KR100950553B1 - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로서, 본 발명의 콘택 형성 방법은, 기판 상에 절연막을 형성하는 단계; 콘택 형성을 위한 포토레지스트 패턴을 이용하여 상기 절연막을 선택적으로 식각함으로써 콘택홀을 형성하는 단계; 및 상기 콘택홀 측벽에 스페이서를 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 콘택 형성 방법은, 포토레지스트 패턴의 DICD를 증가시켜 콘택 낫 오픈 불량을 방지하면서도, 그로 인한 콘택홀 탑부의 CD 증가는 스페이서를 통하여 다시 감소시킴으로써 콘택과 인접하는 금속 배선 간의 브릿지를 방지할 수 있다. 아울러, 새로운 포토 장비 및 건식 식각 장비를 도입할 필요가 없고 콘택홀의 프로파일 불량을 방지할 수 있다.
콘택, 콘택홀, CD, 스페이서

Description

반도체 소자의 콘택 형성 방법{METHOD FOR FORMING CONTACT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택(contact) 형성 방법에 관한 것이다.
DRAM과 같은 반도체 메모리 소자는 다층 구조의 금속 배선으로 이루어지기 때문에, 이러한 다층 구조의 소자 제조에 있어서 상하부의 금속 배선을 상호 연결하기 위한 콘택 형성 공정이 필수적으로 요구된다.
그러나, 최근 반도체 소자의 고집적화에 따라 콘택의 종횡비(aspect ratio) 증가가 불가피하게 되면서 콘택 형성 공정에 여러가지 문제점이 발생하고 있다. 이하, 도1a 내지 도1c를 참조하여 좀더 상세히 설명하기로 한다.
도1a 내지 도1c는 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(미도시됨) 상 에 비트라인 도전막(11a) 및 비트라인 하드마스크(11b)가 적층된 비트라인(11)을 형성한다.
이어서, 비트라인(11)을 포함하는 결과물의 전체 구조 상에 제1 층간 절연막(12)을 형성하고, 제1 층간 절연막(12) 상에 식각 정지막(13) 및 제2 층간 절연막(14)을 형성한다. 이때, 제2 층간 절연막(14)은 반도체 메모리 소자의 셀 영역에 형성되는 캐패시터(미도시됨)을 덮는 정도의 높이로 형성되어야 한다.
이어서, 제2 층간 절연막(14) 상에 콘택 형성을 위한 콘택용 하드마스크(15)를 형성한 후, 콘택용 하드마스크(15) 상에 콘택 예정 영역을 노출시키는 개구부를 갖는 포토레지스트 패턴(17)을 형성한다. 포토레지스트 패턴(17)의 하부에는 노광 공정시 반사 방지를 위한 반사방지막(16)이 개재될 수도 있다.
도1b에 도시된 바와 같이, 포토레지스트 패턴(17)을 식각 마스크로 콘택용 하드마스크(15)를 식각하여 콘택용 하드마스크 패턴(15a)을 형성한다. 이때, 식각이 진행되면서 포토레지스트 패턴(17)이 소정 정도 손실될 수 있다.
도1c에 도시된 바와 같이, 적어도 콘택용 하드마스크 패턴(15a)을 식각 베리어로 제2 층간 절연막(14), 식각 정지막(13), 제1 층간 절연막(12) 및 비트라인 하드마스크(11b)를 식각하여 비트라인 도전막(11a)을 노출시키는 콘택홀(18)을 형성하고, 콘택용 하드마스크 패턴(15a)을 제거한다.
이어서, 본 명세서에서는 도시되지 않았으나 후속 공정으로 콘택홀(18) 내에 도전 물질을 매립하여 콘택(미도시됨)을 형성한 후, 제2 층간 절연막(14) 상에 이 콘택과 접속되는 금속 배선(미도시됨)을 형성한다.
그러나, 상기의 콘택 형성 공정에 있어서, 반도체 소자의 디자인룰(design rule) 감소에 따라 포토레지스트 패턴(17)의 DICD(Develop Inspection Critical Dimension)가 예를 들어, 40nm 이하로 급격히 감소하면서 다음과 같은 문제점이 발생하고 있다.
우선, 포토레지스트 패턴(17)의 DICD 감소에 따라 그 두께 역시 급격히 감소하게 되므로, 이러한 포토레지스트 패턴(17)을 이용하여서는 콘택용 하드마스크(15)를 식각하는 것조차 매우 어렵다.
또한, 포토레지스트 패턴(17)의 DICD는 감소하는 반면, 셀 영역의 캐패시터는 그 정전 용량 확보를 위하여 높이가 증가되고 있으므로 이를 덮는 제2 층간 절연막(14)의 높이도 크게 증가한다. 이는, 콘택홀(18)의 탑(top)부의 CD는 감소하면서 그 깊이는 증가하여야 한다는 것, 즉, 콘택홀(18)의 종횡비 증가가 불가피하다는 것을 의미한다. 그러나, 현재 건식 식각 장비의 특성상 콘택홀(18)의 CD는 탑부에서 바텀(bottom)부로 갈수록 감소하므로 콘택홀(18) 종횡비 증가에 따라 콘택홀(18) 형성을 위한 식각시 콘택 낫오픈(not-open) 불량이 초래되는 문제가 있다(도1c의 점선 참조).
상기의 문제점을 모두 해결할 수 있는 방안으로 포토레지스트 패턴(17)의 DICD를 증가시킴으로써 포토레지스트 패턴(17)의 두께를 증가시키고 콘택 오픈 마진을 확보하는 것을 고려할 수 있다. 그러나, 포토레지스트 패턴(17)의 DICD 증가 및 그에 따른 콘택홀(18) 탑부의 CD 증가는 콘택과 인접하는 금속 배선과의 브릿지(bridge)를 유발하는 문제가 있다. 이러한 문제는 특히, 주변회로 영역의 서브 워드라인 공간을 감소시키기 위하여 워드라인에 직접 금속 배선을 연결시키는 워드라인 스트래핑(wordline strapping) 구조에 있어서 워드라인과 금속 배선의 피치(pitch)가 동일해야 하기 때문에 더욱 빈번하게 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 콘택 낫 오픈 불량을 방지하면서 동시에 콘택과 인접하는 금속 배선 간의 브릿지를 방지할 수 있는 반도체 소자의 콘택 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 콘택 형성 방법은, 기판 상에 절연막을 형성하는 단계; 콘택 형성을 위한 포토레지스트 패턴을 이용하여 상기 절연막을 선택적으로 식각함으로써 콘택홀을 형성하는 단계; 및 상기 콘택홀 측벽에 스페이서를 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 콘택 형성 방법은, 포토레지스트 패턴의 DICD를 증가시켜 콘택 낫 오픈 불량을 방지하면서도, 그로 인한 콘택홀 탑부의 CD 증가는 스페이서를 통하여 다시 감소시킴으로써 콘택과 인접하는 금속 배선 간의 브릿지를 방지할 수 있다. 아울러, 새로운 포토 장비 및 건식 식각 장비를 도입할 필요가 없고 콘택홀의 프로파일 불량을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 비트라인 도전막(21a) 및 비트라인 하드마스크(21b)가 적층된 비트라인(21)을 형성한다.
이어서, 비트라인(21)을 포함하는 결과물의 전체 구조 상에 제1 층간 절연막(22)을 형성하고, 제1 층간 절연막(22) 상에 식각 정지막(23) 및 제2 층간 절연막(24)을 형성한다. 이때, 제2 층간 절연막(24)은 반도체 메모리 소자의 셀 영역에 형성되는 캐패시터(미도시됨)을 덮는 정도의 높이로 형성될 수 있다.
이어서, 제2 층간 절연막(24) 상에 콘택 형성을 위한 콘택용 하드마스크(25)를 형성한 후, 콘택용 하드마스크(25) 상에 포토레지스트 패턴(27)을 형성한다. 이때, 포토레지스트 패턴(27)의 개구부는 콘택 예정 영역을 노출시키되 디자인룰에 정의된 콘택 CD보다 더 큰 CD를 갖도록 형성된다. 따라서, 최근 디자인룰의 감소에도 불구하고 포토레지스트 패턴(27) 형성 공정시 새로운 포토 장비를 도입할 필요가 없고, 포토레지스트 패턴(27)의 두께를 확보할 수 있어 후속 콘택용 하드마스크(25) 식각을 용이하게 수행할 수 있다. 이 포토레지스트 패턴(27)의 하부에는 노광 공정시 반사 방지를 위한 반사방지막(26)이 개재될 수도 있다.
이어서, 포토레지스트 패턴(27)을 식각 마스크로 콘택용 하드마스크(25)를 식각하여 콘택용 하드마스크(25) 패턴을 형성한다.
도2b에 도시된 바와 같이, 적어도 콘택용 하드마스크(25) 패턴을 식각 베리어로 제2 층간 절연막(24), 식각 정지막(23), 제1 층간 절연막(22) 및 비트라인 하드마스크(21b)를 식각하여 비트라인 도전막(21a)을 노출시키는 콘택홀(28)을 형성한다. 이때, 콘택홀(28) 탑부의 CD(W1)는 전술한 포토레지스트 패턴(27)의 개구부 CD에 대응하여 디자인룰에 정의된 CD보다 더욱 크게 형성된다. 단, 콘택홀(28) 탑부의 CD(W1)는 인접하는 콘택홀과 접하지 않는 정도의 값을 가져야 한다.
따라서, 본 콘택홀(28) 형성을 위한 식각 공정 수행시 식각 타겟(즉, 제2 층간 절연막(24), 식각 정지막(23), 제1 층간 절연막(22) 및 비트라인 하드마스크(21b))이 크고 콘택홀(28) 탑부에서 바텀부로 갈수록 CD가 감소하더라도 콘택 오픈 마진이 증가하여 콘택 낫 오픈 불량을 방지할 수 있다. 이는, 새로운 건식 식각 장비를 도입할 필요성이 없음을 의미한다.
단, 도2b의 공정 결과에 따라 콘택홀(28) 탑부의 CD가 증가한 상태에서 후속 공정(콘택 및 금속 배선 형성 공정)을 수행하는 경우, 콘택과 인접하는 금속 배선 간의 브릿지가 초래될 수 있으므로 이를 방지하기 위하여 이하의 도2c 및 도2d에 도시된 공정을 추가적으로 수행하여야 한다.
도2c에 도시된 바와 같이, 콘택홀(28)을 포함하는 결과물의 전면에 스페이서용 절연막(29)을 형성함으로써 콘택홀(28) 탑부의 CD(W2)를 감소시킨다. 이때, 스페이서용 절연막(29)의 형성은 콘택홀(28) 탑부의 CD(W2)가 디자인룰에 정의된 콘 택 CD 정도로 감소하는 두께(예를 들어, 수백Å)가 될 때까지 수행된다. 스페이서용 절연막(29)으로는 산화막(예를 들어, O3-USG막, PETEOS막, BPSG막, PSG막 등)을 이용할 수 있다. 이때, 콘택홀(28) 바텀부는 스페이서용 절연막(29)에 의하여 덮일 수 있다.
도2d에 도시된 바와 같이, 콘택홀(28) 바텀부의 스페이서용 절연막(29)을 제거함으로써, 콘택홀(28)의 측벽에 콘택홀(28) 탑부의 CD(W2)는 유지하면서 비트라인 도전막(21a)을 노출시키는 스페이서(29a)를 형성한다. 이때, 콘택홀(28) 바텀부의 스페이서용 절연막(29) 제거는 전면 건식 식각으로 수행된다. 이러한 전면 건식 식각시 균일도(uniformity) 향상을 위하여 선택적으로 평탄화 공정을 함께 수행할 수도 있다. 평탄화 공정은 터치(touch) CMP 방식으로 수행되는 것이 바람직하며, 그 타겟은 500~1500Å 정도가 되는 것이 바람직하다.
이어서, 본 명세서에서는 도시되지 않았으나, 후속 공정으로 탑부의 CD(W2)가 감소된 콘택홀(28) 내에 도전 물질을 매립하여 콘택(미도시됨)을 형성한 후, 제2 층간 절연막(24) 상에 이 콘택과 접속되는 금속 배선(미도시됨)을 형성한다.
본 명세서에서는 비트라인과 금속 배선을 연결시키는 콘택 형성 방법을 일례로 하여 설명을 수행하였으나, 이에 한정되는 것은 아니며 깊은 콘택 구조가 요구되는 모든 반도체 소자의 제조에 적용 가능하다. 특히, 본 발명은 콘택이 조밀하게 형성되지 않는 영역에 적용되는 것이 바람직하다. 이는 전술한 바와 같이, 콘택홀 탑부의 CD가 커져서 인접하는 콘택홀과 접하게 될 수 있기 때문이다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1c는 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 공정 단면도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 비트라인 22 : 제1 층간 절연막
23 : 식각 정지막 24 : 제2 층간 절연막
25 : 콘택용 하드마스크 26 : 반사방지막
27 : 포토레지스트 패턴 28 : 콘택홀
29a : 스페이서

Claims (15)

  1. 소정 목표 CD를 갖는 콘택을 형성하는 방법으로서,
    기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 콘택 형성을 위한 포토레지스트 패턴을 형성하되, 개구부의 CD가 상기 목표 CD보다 더 큰 값을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 절연막을 식각함으로써 콘택홀을 형성하는 단계; 및
    상기 콘택홀 측벽에 스페이서를 형성하되, 상기 콘택홀의 CD를 상기 목표 CD까지 감소시키는 두께로 상기 스페이서를 형성하는 단계
    를 포함하는 반도체 소자의 콘택 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 기판은 비트라인 도전막 및 비트라인 하드마스크가 적층된 비트라인을 포함하고,
    상기 콘택홀 형성 단계는,
    상기 절연막 및 상기 비트라인 하드마스크를 관통하여 상기 비트라인 도전막을 노출시키도록 수행되는
    반도체 소자의 콘택 형성 방법.
  4. 제1항에 있어서,
    상기 포토레지스트 패턴 하부에는 상기 콘택홀 형성을 위한 식각 베리어로 작용하는 하드마스크가 개재되는
    반도체 소자의 콘택 형성 방법.
  5. 제1항에 있어서,
    상기 스페이서 형성 단계는,
    상기 콘택홀을 포함하는 결과물의 전면에 상기 콘택홀의 CD를 상기 목표 CD까지 감소시키는 두께로 스페이서용 절연막을 형성하는 단계; 및
    상기 콘택홀 바텀부의 상기 스페이서용 절연막을 제거하는 단계를 포함하는
    반도체 소자의 콘택 형성 방법.
  6. 제5항에 있어서,
    상기 스페이서용 절연막은 산화물 계열의 막으로 이루어지는
    반도체 소자의 콘택 형성 방법.
  7. 제6항에 있어서,
    상기 스페이서용 절연막은 O3-USG막, PETEOS막, BPSG막 또는 PSG막으로 이루어지는
    반도체 소자의 콘택 형성 방법.
  8. 삭제
  9. 제1항 또는 제5항에 있어서,
    상기 두께는 수백Å 이하인
    반도체 소자의 콘택 형성 방법.
  10. 제5항에 있어서,
    상기 콘택홀 바텀부의 상기 스페이서용 절연막 제거 단계는,
    전면 건식 식각 방식으로 수행되는
    반도체 소자의 콘택 형성 방법.
  11. 제5항 또는 제10항에 있어서,
    상기 콘택홀 바텀부의 상기 스페이서용 절연막 제거 단계 후에,
    평탄화 공정을 수행하는 단계를 더 포함하는
    반도체 소자의 콘택 형성 방법.
  12. 제11항에 있어서,
    상기 평탄화 공정은,
    터치 CMP 방식으로 수행되는
    반도체 소자의 콘택 형성 방법.
  13. 제12항에 있어서,
    상기 터치 CMP는,
    500~1500Å을 연마 타겟으로 하여 수행되는
    반도체 소자의 콘택 형성 방법.
  14. 제1항에 있어서,
    상기 목표 CD는 인접하는 콘택과 접하지 않는 정도의 값을 갖는
    반도체 소자의 콘택 형성 방법.
  15. 제3항에 있어서,
    상기 스페이서 형성 단계 후에,
    상기 콘택홀을 매립하는 메탈콘택을 형성하는 단계
    를 더 포함하는 반도체 소자의 콘택 형성 방법.
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