KR20080098177A - 반도체 소자 및 그 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 소자의 특성 열화를 방지할 수 있도록 하기 위하여, 주변회로부에 MOS 형 레저부아 캐패시터(Reservoir capacitor)와 캐패시터형 레저부아 캐패시터를 형성함으로써 소자의 고집적화 및 동작의 고속화를 가능하게 하는 기술이다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃.

도 2a 내지 도 2f 는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

11 : 제1 층간절연막 13 : 저장전극 콘택홀

15 : 저장전극 콘택플러그 17 : 식각장벽층

19 : 저장전극용 산화막 21 : 저장전극 영역

23 : 저장전극용 도전층 25 : 감광막

27 : 셀부의 저장전극

29 : 캐패시터형 레저부아 캐패시터의 저장전극

31 : 유전체막 33 : 플레이트전극용 도전층

35 : 제2 층간절연막 37 : 감광막패턴

38 : 플레이트 전극 39 : 제3 층간절연막

41 : 금속배선 제1 콘택홀 43 : 금속배선 제2 콘택홀

45 : 제1 콘택플러그 47 : 제2 콘택플러그

100 : 셀부 200 : 주변회로부

300 : 셀부의 저장전극 영역

400 : 캐패시터형 레저부아 캐패시터의 저장전극 영역

500 : 금속배선 제1 콘택영역 600 : 금속배선 제2 콘택영역

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로서, 특히 캐패시터 형성공정을 이용하여 레저부아 캐패시터(Reservoir capacitor)를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.

일반적으로, 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 소자는 수많은 미세 소자로 이루어져 있으며, 이와 같은 미세 소자를 동작시키기 위해 내부 전압(Internal voltage)을 생성하여 이를 사용한다.

수많은 미세 소자의 동작을 위한 내부 전압의 사용은 필연적으로 노이즈가 발생함으로 큰 용량의 레저부아 캐패시터(Reservoir capacitor)를 형성하여 노이즈의 발생을 억제한다.

이러한 레저부아 캐패시터는 많은 미세 소자가 형성된 주변회로영역에 위치하며, 주로 모스(MOS)형 캐패시터(이하, "MOS형 레저부아 캐패시터" 라 함)로 형성하고 있다.

캐패시터에 대한 정전용량(C: Capacitance)은 다음의 수학식 1과 같이 나타 낼 수 있다. 수학식 1에서 ε는 두 전극 사이에 위치한 유전체막의 종류에 의해 결정되는 유전율이며, d는 두 전극이 떨어진 거리이고, A는 두 전극의 평면적을 의미한다. 수학식 1에서 알 수 있듯이, 유전율(ε)이 큰 유전체막을 사용할수록, 두 전극 사이의 거리(d)를 줄일수록, 그리고 두 전극의 면적(A)을 증가시킴으로써 캐패시터의 정전용량을 증가시킬 수 있다.

최근 반도체 소자의 제조 기술이 발전하면서 셀 영역에서 MOSFET(Metal oxide semiconductor field effect transistor)가 차지하는 평면적은 점점 감소하여 채널의 길이도 짧아지고 있다. 결국, 줄어든 채널 길이로 인하여 단 채널 효과(Short channel effect) 및 소오스/드레인 펀치쓰루(Punch-through) 현상에 의한 영향을 배제하기 어렵다. 반도체 소자의 디자인 룰 축소에 따른 채널 길이 감소를 극복하기 위하여, 트랜지스터의 채널이 형성될 영역에 리세스(Recess) 구조를 형성하여 채널 길이, 즉 레저부아 캐패시터의 표면적을 증가시킬 수 있다.

그러나, 반도체 소자의 고집적화로 셀 영역뿐만 아니라 주변회로 영역의 소자의 크기도 점점 줄어들고 있어 레저부아 캐패시터(Reservoir capacitor)의 면적도 감소하고 있다. 레저부아 캐패시터의 면적 축소는 캐패시터의 정전용량을 감소시켜 내부 전압의 사용에 따른 노이즈 발생 억제 능력이 저하된다.

그리고, 반도체소자의 고집적화 및 고속화에 따라 반도체소자의 고주파수 동 작시 반전모드 ( inversion mode ) 또는 축적모드 ( accumulation mode ) 를 사용하는 MOS 캐패시터에 있어서 전자 이동도 ( Electron mobility ) 보다 빠른 높은 고주파 구동 ( high frequency operation ) 시 효과적인 캐패시티 ( Effective capacity ) 가 감소한다.

이로 인하여, MOS 형 레저부아 캐패시터의 정전용량 ( capacitance ) 이 줄어드는 현상이 유발되고, 반도체소자의 특성이 열화되는 결과를 초래한다.

본 발명은 MOS 형 레저부아 캐패시터(Reservoir capacitor) 외에 캐패시터 형성공정시 주변회로부에 레저부아 캐패시터 ( 이하, "캐패시터형 레저부아 캐패시터" 라 함 ) 를 제공하여 정전용량을 증가시키고 그에 따른 반도체 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그 형성방법을 제공하는 것을 그 목적으로 한다.

본 발명에 따른 반도체 소자는,

반도체기판의 주변회로부에 MOS 형 레저부아 캐패시터와,

상기 MOS 형 레저부아 캐패시터와 병렬 연결되는 주변회로부 상의 캐패시터형 레저부아 캐패시터를 포함하는 것과,

상기 MOS 형 레저부아 캐패시터는 리세스 게이트 구조로 형성한 것과,

상기 레저부아 캐패시터들의 병렬 연결은 상기 캐패시터형 레저부아 캐패시터의 저장전극에 접속되는 금속배선을 통하여 형성한 것과,

상기 캐패시터형 레저부아 캐패시터는 스택형태 또는 삼차원형태로 형성한 것을 특징으로 한다.

또한, 본 발명에 따른 반도체소자의 형성방법은,

MOS 형 레저부아 캐패시터가 형성된 반도체기판 상부에 저장전극 콘택플러그가 구비되는 제1 층간절연막을 형성하는 공정과,

전체표면상부에 저장전극 영역이 정의된 저장전극용 산화막을 형성하는 공정과,

상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 형성하는 공정과,

상기 저장전극 영역 및 레저부아 캐패시터의 저장전극 영역에 감광막을 패터닝하는 공정과,

상기 감광막을 마스크 및 식각장벽으로 저장전극용 도전층을 식각하여 셀부에 저장전극을 형성하는 동시에 주변회로부에 캐패시터형 레저부아 캐패시터의 저장전극을 형성하는 공정과,

후속 공정으로 유전체막 및 플레이트전극을 형성하여 캐패시터를 형성하는 공정을 포함하는 것과,

상기 저장전극용 산화막 형성 공정 전에 식각장벽층을 형성하는 공정을 더 포함하는 것과,

상기 감광막의 패터닝 공정은 전체표면상부에 감광막을 도포하는 공정과, 상기 주변회로부의 감광막 두께만큼 상기 감광막을 노광하는 공정과, 상기 감광막 을 현상하여 상기 셀부의 저장전극 영역 내에 매립되어 비노광된 감광막을 남기고 주변회로부의 감광막을 패터닝하는 공정을 포함하는 것과,

상기 플레이트전극 형성 공정 후

상기 금속배선 콘택 공정으로 상기 플레이트전극에 접속되는 제1 콘택플러그와 상기 캐패시터형 레저부아 캐패시터의 저장전극과 접속되는 제2 콘택플러그를 형성하는 공정을 더 포함하는 것과,

상기 플레이트전극 형성 공정 후 상기 캐패시터형 레저부아 캐패시터의 저장전극과 접속되는 금속배선을 형성하는 공정을 더 포함하는 것과,

상기 플레이트전극 형성 공정 후 상기 캐패시터형 레저부아 캐패시터의 저장전극과 접속되는 금속배선을 이용하여 상기 MOS 형 레저부아 캐패시터와 병렬 연결하는 공정을 더 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 1 은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃으로서, 셀부(100) 및 주변회로부(200)를 개략적으로 도시한 것이다.

도 1 을 참조하면, 셀부(100)는 저장전극 영역(300)을 도시하고, 주변회로부(200)는 캐패시터형 레저부아 캐패시터의 저장전극 영역(400)과 금속배선 콘택 영역(500,600)을 도시한다.

여기서, 캐패시터형 레저부아 캐패시터의 저장전극 영역(400)은 일측이 플레이트전극 영역과 중첩되고 타측은 중첩되지않도록 형성되어, 일측에 제1 콘택영 역(500)이 형성되고 타측에 제2 콘택영역(600)이 형성된다. 즉, 캐패시터형 레저부아 캐패시터의 저장전극 영역(400)은 플레이트전극 마스크의 일측이 중첩되고 타측이 비중첩되도록 형성된 것이다.

후속 공정인 금속배선 콘택 공정시 제1 콘택영역(500)은 플레이트전극에 접속되고, 제2 콘택영역(600)은 캐패시터형 레저부아 캐패시터의 저장전극에 접속된다.

도 2a 내지 도 2f 는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도로서, A-A' 절단면을 따라 좌측에 셀부(100)를 도시하고 우측에 주변회로부(200)를 도시한 것이다.

도 2a를 참조하면, 반도체기판상의 셀부(도 1의 100)에 게이트를 형성하며 주변회로부(도 1 의 200)에 MOS 형 레저부아 캐패시터를 형성한다.

이때, 상기 게이트 및 레저부아 캐패시터는 채널길이 및 저장전극의 표면적을 증가시키기 위하여 리세스 형태로 형성하는 것이 바람직하다.

그 다음, 랜딩플러그가 형성된 하부절연층을 형성하고, 셀부(100)에 랜딩플러그를 통하여 반도체기판에 접속되는 비트라인을 형성하며, 주변회로부(200)에 랜딩플러그를 통하여 반도체기판에 접속되는 콘택패드를 형성한다. 이때, 주변회로부(200)의 콘택패드는 셀부(100)의 비트라인 형성 공정시 비트라인과 동일한 높이로 형성한다.

전체표면상부에 제1 층간절연막(11)을 형성하고 이를 통하여 랜딩플러그에 접속되는 저장전극 콘택홀(13)을 형성한 다음, 이를 매립하는 저장전극 콘택플러 그(15)를 형성한다.

전체표면상부에 식각장벽층(17)및 저장전극용 산화막(19)을 순차적으로 형성한다. 이때, 식각장벽층(17)은 질화막으로 형성한다.

그리고, 저장전극 마스크를 이용한 사진식각공정으로 저장전극용 산화막(19)을 식각하여 식각장벽층(17)을 노출시키는 저장전극 영역(21)을 정의한다.

한편, 본 발명의 다른 실시예에서는 상기한 랜딩플러그 또는 비트라인 형성 공정 없이 반도체기판에 접속되는 저장전극 콘택플러그(15)를 형성할 수도 있다.

도 2b를 참조하면, 저장전극 영역(21)을 포함한 전체표면상부에 저장전극용 도전층(23)을 형성한다.

도 2c를 참조하면, 주변회로부(200)의 저장전극용 도전층(23) 상부에 감광막(25)패턴을 형성한다.

이때, 감광막(25)패턴은 다음과 같은 방법으로 형성한다.

먼저, 저장전극 영역(21)을 매립하는 감광막을 전체표면상부에 도포한다. 도 1 의 캐패시터형 레저부아 캐패시터의 저장전극 영역(400)을 정의하는 캐패시터형 레저부아 캐패시터 노광마스크를 이용하여 노광 및 현상 공정을 실시함으로써 주변회로부(200)에 감광막(25)패턴을 형성하는 동시에 셀부(100)의 저장전극 영역(21)에 매립된 감광막(25)을 형성한다. 여기서, 감광막(25)의 노광 공정은 주변회로부에 도포된 감광막 두께만큼 실시하여, 상기 셀부의 저장전극 영역 내에 매립되어 감광막을 비노광된 상태로 남기는 것이다. 감광막(25)의 노광 공정 조건은 당업자의 반복된 실험으로 적당한 조건을 발견할 수 있다.

도 2d를 참조하면, 감광막(25)을 마스크 및 식각장벽으로 하여 저장전극용 도전층(23)을 식각한 다음, 감광막(25)을 제거하여 셀부(100)에 저장전극(27)을 형성하는 동시에 주변회로부(200)에 캐패시터형 레저부아 캐패시터의 저장전극(29)을 형성한다.

이때, 저장전극용 도전층(23)의 식각공정은 에치백 공정을 이용하여 실시한다.

그 다음, 전체표면상부에 유전체막(31)을 형성하고 그 상부에 플레이트전극용 도전층(33)을 형성한다.

도 2e를 참조하면, 전체표면상부에 제2 층간절연막(35)을 형성하고 평탄화시킨다.

그리고, 제2 층간절연막(35) 상부에 감광막패턴(37)을 형성한다. 이때, 감광막패턴(37)은 플레이트 전극 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.

도 2f를 참조하면, 감광막패턴(37)을 마스크로 하여 제2 층간절연막(35) 및 플레이트전극용 도전층(33)을 식각하여 플레이트전극(38)을 형성함으로써 셀부(100)에 캐패시터를 형성하고 주변회로부(200)에 캐패시터형 레저부아 캐패시터를 형성한다.

이때, 제2 층간절연막(35)의 식각공정은 플레이트전극용 도전층(33)과의 식각선택비 차이를 이용하여 실시하고, 플레이트전극용 도전층(33)의 식각공정은 유전체막(31)과의 식각선택비 차이를 이용하여 실시한다.

그 다음, 전체표면상부에 제3 층간절연막(39)을 형성한다.

그리고, 금속배선 콘택마스크를 이용한 사진식각공정으로 저장전극용 산화막(19)을 노출시키는 금속배선 제1 콘택홀(41) 및 제2 콘택홀(43)을 형성한다.

이때, 금속배선 제1 콘택홀(41)은 도 1 에 도시된 금속배선 제1 콘택영역(500)에 형성된 것이고, 금속배선 제2 콘택홀(43)은 도 1 에 도시된 금속배선 제2 콘택영역(600)에 형성된 것이다.

그 다음, 제1 및 제2 콘택홀(41,43)을 매립하는 제1 콘택플러그(45) 및 제2 콘택플러그(47)를 형성한다.

후속 공정으로 상기 제2 콘택플러그(47)에 접속되는 금속배선을 MOS 형 레저부아 캐패시터와 병렬 연결한다.

한편, 본 발명의 다른 실시예는 랜딩플러그 또는 비트라인 형성 공정 없이 실시하는 것이다.

본 발명의 또 다른 실시예는 캐패시터형 레저부아 캐패시터를 도 2f 에 도시된 스택형이 아닌 삼차원적인 구조로 형성한 것이다.

본 발명에 따른 반도체 소자 및 그 형성방법은, MOS 형 레저부아 캐패시터가 형성된 반도체기판에 캐패시터 형성공정을 이용하여 레저부아 캐패시터를 형성하고 이들을 병렬 연결하여 캐패시터의 용량을 증가시킴으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하여 반도체소자의 고집적화 및 반도체소자 동작의 고속화를 가능하게 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

1. 반도체기판의 주변회로부에 MOS 형 레저부아 캐패시터와,

   상기 MOS 형 레저부아 캐패시터와 병렬 연결되는 주변회로부 상의 캐패시터형 레저부아 캐패시터를 포함하는 것을 특징으로 하는 반도체소자.
2. 제 1 항에 있어서,

   상기 MOS 형 레저부아 캐패시터는 리세스 게이트 구조로 형성한 것을 특징으로 하는 반도체소자.
3. 제 1 항에 있어서,

   상기 레저부아 캐패시터들의 병렬 연결은 상기 캐패시터형 레저부아 캐패시터의 저장전극에 접속되는 금속배선을 통하여 형성한 것을 특징으로 하는 반도체소자.
4. 제 1 항에 있어서,

   상기 캐패시터형 레저부아 캐패시터는 스택형태 또는 삼차원형태로 형성한 것을 특징으로 하는 반도체소자.
5. MOS 형 레저부아 캐패시터가 형성된 반도체기판 상부에 저장전극 콘택플러그 가 구비되는 제1 층간절연막을 형성하는 공정과,

   전체표면상부에 저장전극 영역이 정의된 저장전극용 산화막을 형성하는 공정과,

   상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 형성하는 공정과,

   상기 저장전극 영역 및 레저부아 캐패시터의 저장전극 영역에 감광막을 패터닝하는 공정과,

   상기 감광막을 마스크 및 식각장벽으로 저장전극용 도전층을 식각하여 셀부에 저장전극을 형성하는 동시에 주변회로부에 캐패시터형 레저부아 캐패시터의 저장전극을 형성하는 공정과,

   후속 공정으로 유전체막 및 플레이트전극을 형성하여 캐패시터를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
6. 제 5 항에 있어서,

   상기 저장전극용 산화막 형성 공정 전에 식각장벽층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
7. 제 5 항에 있어서,

   상기 감광막의 패터닝 공정은

   전체표면상부에 감광막을 도포하는 공정과,

   상기 주변회로부의 감광막 두께만큼 상기 감광막을 노광하는 공정과,

   상기 감광막을 현상하여 상기 셀부의 저장전극 영역 내에 매립되어 비노광된 감광막을 남기고 주변회로부의 감광막을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
8. 제 5 항에 있어서,

   상기 플레이트전극 형성 공정 후

   상기 금속배선 콘택 공정으로 상기 플레이트전극에 접속되는 제1 콘택플러그와 상기 캐패시터형 레저부아 캐패시터의 저장전극과 접속되는 제2 콘택플러그를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
9. 제 5 항에 있어서,

   상기 플레이트전극 형성 공정 후 상기 캐패시터형 레저부아 캐패시터의 저장전극과 접속되는 금속배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
10. 제 5 항에 있어서,

    상기 플레이트전극 형성 공정 후 상기 캐패시터형 레저부아 캐패시터의 저장전극과 접속되는 금속배선을 이용하여 상기 MOS 형 레저부아 캐패시터와 병렬 연결하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.

Images