KR20080091942A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20080091942A
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 주변회로 영역에 형성되는 캐패시터의 접촉 면적을 확보하기 위해, 주변회로 영역의 반도체 기판에 하부전극으로 사용될 활성영역을 형성하는 단계와, 소정영역의 활성영역을 식각하여 제 1 리세스를 형성하는 단계와, 제 1 리세스 저부를 식각하여 제 2 리세스를 형성하여 벌브형 리세스 구조를 형성하는 단계와, 벌브형 리세스 구조를 포함한 활성영역 상부에 유전체막으로 사용될 게이트 절연막을 형성하는 단계와, 게이트 절연막 상부에 상부전극으로 사용될 게이트 도전층을 형성하는 단계를 포함하여, 캐패시터의 접촉면적을 증가시켜 충분한 정전용량을 확보할 수 있는 기술이다.
레저부아 캐패시터(Reservoir capacitor), 정전용량

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 소자의 레저부아 캐패시터(Reservoir capacitor) 형성방법에 관한 기술이다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 소자는 수많은 미세 소자로 이루어져 있으며, 이와 같은 미세 소자를 동작시키기 위해 내부 전압(Internal voltage)을 생성하여 이를 사용한다.
한편, 내부 전압 사용에 의해 필연적으로 노이즈가 발생하여 전압 준위(voltage level)가 불안정해 진다. 따라서, 커패시터 용량이 큰 레저부아 커패시터(Reservoir capacitor)를 형성하여 노이즈의 발생을 억제한다. 이러한 레저부아 커패시터는 미세 소자가 형성된 주변 회로영역(peripheral)에 형성하며, 주로 모스(MOS)형 커패시터에 적용한다.
그런데, 반도체 소자가 고집적화됨에 따라 레저부아 캐패시터의 크기가 감소하거나, 동작 주파수가 높아지면서 정전용량 확보에 어려움이 있다.
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, 셀 영역(C)과 주변회로 영역(P)이 정의된 반도체 기판(10)에 소자분리막(12)을 형성하여 활성영역(14)을 정의한다.
그 다음, 셀 영역(C)의 상기 활성영역(14)에 벌브형 리세스(미도시)를 형성하고, 전체 표면 상부에 게이트 절연막(16)을 형성한다.
그 다음, 상기 게이트 절연막(16) 상부에 게이트 도전막(18)을 형성한다.
여기서, 주변회로 영역(P)의 상기 활성영역(14)은 하부전극으로 사용되고, 상기 게이트 절연막(16)은 유전체막으로 사용되며, 상기 게이트 도전막(18)은 상부전극으로 사용되어 레저부아 캐패시터 구조를 형성한다.
일반적으로 캐패시터에 대한 정전용량(C: Capacitance)은 다음의 수학식 1과 같이 나타낼 수 있다. 수학식 1에서 ε는 두 전극 사이에 위치한 유전체막의 종류에 의해 결정되는 유전율이며, d는 두 전극이 떨어진 거리이고, A는 두 전극의 평면적을 의미한다.
즉, 수학식 1에서 알 수 있듯이, 두꺼운 두께의 유전율(ε)이 큰 유전체막을 사용하는 경우, 두 전극 사이의 거리(d)가 짧은 경우, 또는 두 전극의 접촉 면적(A)이 증가하는 경우에 캐패시터의 정전용량을 증가시킬 수 있다.
Figure 112007027442347-PAT00001
레저부아 캐패시터는 유전체막의 두께나, 유전체의 비유전 상수가 고정되어 있는 경우에는, 두 전극의 접촉 면적이 증가하여 정전 용량을 제어한다.
한편, 반도체 소자가 점차 고집적화됨에 따라 셀 영역뿐만 아니라 주변회로 영역의 면적이 감소하면서, 캐패시터 정전 용량을 제어하기 위한 레저부아 캐패시터의 접촉 면적을 확보하는데 제약이 있다.
그 결과, 내부 전압의 사용에 따른 레저부아 캐패시터의 노이즈 발생 억제 능력이 저하되어 정보 처리 시간(turnaround time)이 증가하는 등 소자 특성이 열화 된다.
본 발명은 주변회로 영역에 형성되는 캐패시터의 접촉 면적을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은,
주변회로 영역의 반도체 기판에 하부전극으로 사용될 활성영역을 형성하는 단계와,
소정영역의 상기 활성영역을 식각하여 제 1 리세스를 형성하는 단계와,
상기 제 1 리세스 저부를 식각하여 제 2 리세스를 형성하여 벌브형 리세스 구조를 형성하는 단계와,
상기 벌브형 리세스 구조를 포함한 상기 활성영역 상부에 유전체막으로 사용될 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막 상부에 상부전극으로 사용될 게이트 도전층을 형성하는 단계
를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 있어서,
상기 제 1 리세스 형성 단계는 셀 영역에서 게이트 예정영역의 활성영역을 식각하여 리세스를 형성하는 공정과 동일하게 이루어지는 것과,
상기 제 2 리세스 형성단계에서의 식각공정은 등방성 식각방법으로 수행하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조방법에 있어서,
주변회로 영역의 반도체 기판에 하부전극으로 사용될 활성영역을 형성하는 단계와,
소정영역의 상기 활성영역을 식각하여 상부 리세스를 형성하는 단계와,
상기 상부 리세스 저부를 식각하여 하부 리세스를 형성하는 단계와,
상기 상부 및 하부 리세스를 포함한 상기 활성영역 상부에 유전체막으로 사용될 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막 상부에 상부전극으로 사용될 게이트 도전층을 형성하는 단계를 포함하되,
상기 상부 리세스의 선폭은 상기 하부 리세스의 선폭 보다 크게 형성하는 것을 특징으로 한다.
그리고, 본 발명에 있어서, 상기 상부 리세스 형성 단계는
상기 활성영역 상부에 상기 소정영역을 노출시키는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 활성영역을 등방성 식각하여 상기 상부 리세스를 형성하는 단계와,
상기 감광막 패턴을 제거하는 단계를 포함하는 것과,
상기 하부 리세스 형성 단계는 셀 영역에서 게이트 예정영역의 활성영역을 식각하여 리세스를 형성하는 공정과 동일하게 이루어지는 것과,
상기 하부 리세스 형성 단계에서의 식각공정은 이방성 식각방법으로 수행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 2a를 참조하면, 셀 영역(C)과 주변회로 영역(P)이 정의된 반도체 기판(100) 상부에 패드 산화막(미도시), 패드 질화막(미도시)을 순차적으로 형성한다.
그 다음, 활성영역을 정의하는 마스크를 이용한 사진 식각공정으로 상기 패 드 질화막, 상기 패드 산화막 및 소정깊이의 상기 반도체 기판(100)을 식각하여 소자분리용 트렌치(미도시)를 형성한다.
그 다음, 상기 소자분리용 트렌치의 측벽 및 바닥에 대한 측벽 산화공정을 진행하여 측벽 산화막(미도시)을 형성한다.
그 다음, 상기 측벽 산화막을 포함한 전면에 라이너 산화막(미도시), 라이너 질화막(미도시)을 형성한다.
그 다음, 상기 라이너 질화막 상부에 상기 소자분리용 트렌치를 완전히 갭필하도록 절연막, 예컨데 고밀도 플라즈마(HDP; High Density Plasma) 산화막을 형성한다.
그 다음, 상기 패드 질화막이 노출되도록 평탄화 공정을 수행하고, 상기 패드 질화막 및 상기 패드 산화막을 제거하여 소자분리막(102)을 형성함으로써 활성영역(104)을 정의한다.
이때, 주변회로 영역(P)의 상기 활성영역(104)은 후속에서 형성될 레저부아 캐패시터의 하부 전극으로 사용되는 것이 바람직하다.
도 2b를 참조하면, 셀 영역(C) 및 주변회로 영역(P)에서 소정영역의 상기 활성영역(104)을 식각하여 제 1 리세스(106a)를 형성한다.
이때, 셀 영역(C)의 상기 제 1 리세스(106a)는 게이트 예정영역에 형성하는 것이 바람직하며, 본 발명의 실시예에서는 주변회로 영역(P)의 상기 제 1 리세스(106a)를 4개 형성한 경우를 예를 들어 도시하였으나, 이에 한정하지 않고 주변회로 영역(P)의 상기 제 1 리세스(106a)를 4개 이상 형성하여 접촉면적을 증가시킬 수 있다.
도 2c를 참조하면, 상기 제 1 리세스(106a) 저부를 식각하여 제 2 리세스(106b)를 형성함으로써 벌브형 리세스(106)를 완성한다.
이때, 상기 제 1 리세스(106a) 식각공정은 등방성 식각방법으로 수행하는 것이 바람직하다.
도 2d를 참조하면, 상기 벌브형 리세스(106)를 포함한 상기 반도체 기판(100) 상부에 게이트 절연막(108)을 형성한다.
이때, 상기 게이트 절연막(108)은 유전상수를 가지는 막, 예컨대 산화막으로 형성하는 것이 바람직하며, 주변회로 영역(P)의 상기 게이트 절연막(108)은 레저부아 캐패시터의 유전막으로 사용되는 것이 바람직하다.
도 2e를 참조하면, 상기 게이트 절연막(108) 상부에 게이트 도전막(110)을 형성한다.
이때, 상기 게이트 도전막(110)은 폴리실리콘층으로 형성하는 것이 바람직하며, 주변회로 영역(P)의 상기 게이트 도전막(110)은 레저부아 캐패시터의 상부 전극으로 사용되는 것이 바람직하다.
도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 3a를 참조하면, 셀 영역(C)과 주변회로 영역(P)이 정의된 반도체 기판(200) 상부에 패드 산화막(미도시), 패드 질화막(미도시)을 순차적으로 형성한다.
그 다음, 활성영역을 정의하는 마스크를 이용한 사진 식각공정으로 상기 패드 질화막, 상기 패드 산화막 및 소정깊이의 상기 반도체 기판(200)을 식각하여 소자분리용 트렌치(미도시)를 형성한다.
그 다음, 상기 소자분리용 트렌치의 측벽 및 바닥에 대한 측벽 산화공정을 진행하여 측벽 산화막(미도시)을 형성한다.
그 다음, 상기 측벽 산화막을 포함한 전면에 라이너 산화막(미도시), 라이너 질화막(미도시)을 형성한다.
그 다음, 상기 라이너 질화막 상부에 상기 소자분리용 트렌치를 완전히 갭필하도록 절연막, 예컨데 고밀도 플라즈마(HDP; High Density Plasma) 산화막을 형성한다.
그 다음, 상기 패드 질화막이 노출되도록 평탄화 공정을 수행하고, 상기 패드 질화막 및 상기 패드 산화막을 제거하여 소자분리막(202)을 형성함으로써 활성영역(204)을 정의한다.
이때, 주변회로 영역(P)의 상기 활성영역(204)은 후속에서 형성될 레저부아 캐패시터의 하부 전극으로 사용되는 것이 바람직하다.
도 3b를 참조하면, 상기 반도체 기판(200) 상부에 주변회로 영역(P)의 소정영역을 노출시키는 제 1 감광막 패턴(206)을 형성한다.
그 다음, 상기 제 1 감광막 패턴(206)을 마스크로 주변회로 영역(P)의 상기 활성영역(204)을 식각하여 상부 리세스(208a)를 형성한다.
이때, 상기 활성영역(204) 식각공정은 등방성 식각방법으로 수행하는 것이 바람직하다.
그 다음, 상기 제 1 감광막 패턴(206)을 제거한다.
도 3c를 참조하면, 상기 반도체 기판(200) 상부에 셀 영역(C) 및 주변회로 영역(P)의 소정영역을 노출시키는 제 2 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 제 2 감광막 패턴을 마스크로 셀 영역(C)의 상기 활성영역(204)을 식각하여 리세스(210)를 형성하고, 상기 주변회로 영역(P)의 상기 상부 리세스(208a) 저부를 식각하여 하부 리세스(208b)를 형성한다.
이때, 상기 리세스(210)는 게이트 예정영역에 형성하는 것이 바람직하며, 상기 상부 리세스(208a)는 상기 하부 리세스(208b)의 선폭보다 크게 형성하는 것이 바람직하다. 그리고, 상기 하부 리세스(208b)의 선폭은 상기 게이트 예정영역의 선폭, 즉 상기 리세스(210)의 선폭과 동일하게 형성하는 것이 바람직하다. 또한, 상기 활성영역(204) 식각공정은 이방성 식각방법으로 수행하는 것이 바람직하다.
그 다음, 상기 제 2 감광막 패턴을 제거한다.
도 3d를 참조하면, 전체 표면 상부에 게이트 절연막(212)을 형성한다.
이때, 상기 게이트 절연막(212)은 유전상수를 가지는 막, 예컨대 산화막으로 형성하는 것이 바람직하며, 주변회로 영역(P)의 상기 게이트 절연막(212)은 레저부아 캐패시터의 유전막으로 사용되는 것이 바람직하다.
도 3e를 참조하면, 상기 게이트 절연막(212) 상부에 게이트 도전막(214)을 형성한다.
이때, 상기 게이트 도전막(214)은 폴리실리콘층으로 형성하는 것이 바람직하 며, 주변회로 영역(P)의 상기 게이트 도전막(214)은 레저부아 캐패시터의 상부 전극으로 사용되는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 레저부아 캐패시터 형성영역에 벌브형 리세스나 상부가 하부보다 넓은 리세스 구조를 형성함으로써 레저부아 캐패시터의 상부전극과 하부전극 간의 접촉면적을 확보할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은 주변회로 영역에 형성되는 캐패시터 형성영역에 벌브형 리세스나 상부가 하부보다 넓은 리세스 구조를 형성함으로써 캐패시터의 접촉면적을 증가시켜 충분한 정전용량을 확보할 수 있는 효과를 제공한다.
그리고, 본 발명은 셀 영역의 리세스 구조를 주변회로 영역의 캐패시터에 적용함으로써 공정을 단순할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 주변회로 영역의 반도체 기판에 하부전극으로 사용될 활성영역을 형성하는 단계;
    상기 활성영역을 식각하여 제 1 리세스를 형성하는 단계;
    상기 제 1 리세스 저부를 식각하여 제 2 리세스를 형성하여 벌브형 리세스 구조를 형성하는 단계;
    상기 벌브형 리세스 구조를 포함한 상기 활성영역 상부에 유전체막으로 사용될 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상부에 상부전극으로 사용될 게이트 도전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 리세스 형성 단계는 셀 영역에서 게이트 예정영역의 활성영역을 식각하여 리세스를 형성하는 공정과 동일하게 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 2 리세스 형성단계에서의 식각공정은 등방성 식각방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 주변회로 영역의 반도체 기판에 하부전극으로 사용될 활성영역을 형성하는 단계;
    상기 활성영역을 식각하여 상부 리세스를 형성하는 단계;
    상기 상부 리세스 저부를 식각하여 하부 리세스를 형성하는 단계;
    상기 상부 및 하부 리세스를 포함한 상기 활성영역 상부에 유전체막으로 사용될 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상부에 상부전극으로 사용될 게이트 도전층을 형성하는 단계를 포함하되,
    상기 상부 리세스의 선폭은 상기 하부 리세스의 선폭 보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 상부 리세스 형성 단계는
    상기 활성영역 상부에 상기 소정영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 활성영역을 등방성 식각하여 상기 상부 리세스를 형성하는 단계; 및
    상기 감광막 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서, 상기 하부 리세스 형성 단계는 셀 영역에서 게이트 예정 영역의 활성영역을 식각하여 리세스를 형성하는 공정과 동일하게 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서, 상기 하부 리세스 형성 단계에서의 식각공정은 이방성 식각방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR1020070035055A KR20080091942A (ko) 2007-04-10 2007-04-10 반도체 소자의 제조방법

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