KR20070017593A - 리세스 게이트 트랜지스터 제조방법 - Google Patents

리세스 게이트 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 리세스 게이트 트랜지스터 제조방법에 관한 것으로, 활성영역에만 리세스 게이트 영역을 형성하기 위해, 활성영역과 소자분리 영역 상부에 식각선택비가 다른 두 물질층을 사용하여 식각함으로써 전극층 물질을 매립할 때 발생되는 심(seam)에 의한 LPC SAC 페일을 방지하도록 하는 기술이다.
리세스, 트랜지스터

Description

리세스 게이트 트랜지스터 제조방법{Method for manufacturing recess gate transitor}
도 1a 내지 도 1c는 종래기술에 따른 리세스 게이트 트랜지스터 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트 트랜지스터 제조방법을 도시한 공정 단면도.
본 발명은 모스 트랜지스터에 관한 것으로, 보다 상세하게는 게이트가 리세스형으로 형성된 리세스 게이트 트랜지스터의 제조방법에 관한 것이다.
DRAM 등과 같은 반도체 메모리 소자가 고집적화됨에 따라 메모리 셀이 점차 미세화되고 있다. 그에 따라, 미세화된 메모리 셀에서 소정의 셀 캐패시턴스를 확보하고, 셀 트랜지스터 특성을 향상시키기 위한 노력이 다양하게 시도되었다.
메모리 셀이 미세화됨에 따라 보다 작은 사이즈의 셀 트랜지스터가 요구되고 있다. 이와같은 미세화에 대응하여 특성면에 있어서 문제가 없는 셀 트랜지스터를 구현하기 위하여 확산층에서의 불순물 농도를 제어하는 방법이 많이 시도되었다.
그러나, 채널의 길이가 감소함에 따라 반도체 소자 제조공정 중에 다양한 열처리 공정들을 거치면서 트랜지스터의 확산층 깊이를 제어하는 것이 어렵고, 유효 채널 길이가 줄어들고 문턱 전압(Threshold voltage)이 감소함으로써 단채널 효과(Short channel effect)가 현저하게 발생되어 셀 트랜지스터의 동작에 심각한 문제가 야기된다.
이와 같은 문제를 해결하기 위한 방법으로서, 반도체 기판 표면에 트렌치를 형성하고, 트렌치 내에 트랜지스터의 게이트 전극을 형성하는 리세스 채널을 갖는 게이트형 트랜지스터가 제안되었다. 리세스 채널을 갖는 게이트형 트랜지스터는 게이트 전극을 트렌치 내에 형성함으로써 소스와 드레인간의 거리를 길게하여 유효 채널 길이를 증가시킬 수 있으므로 단채널 효과를 줄일 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 리세스 게이트 트랜지스터 제조방법을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이 소자분리막(13)이 구비된 반도체 기판(11) 상부에 리세스 게이트 마스크 패턴(15)을 형성하고, 상기 리세스 게이트 마스크 패턴(15)을 마스크로 상기 반도체 기판(11)을 식각하여 리세스 게이트 영역(17)을 형성한 후, 상기 리세스 게이트 마스크 패턴(15)을 제거한다.
이때, 상기 소자분리막(13)의 소정영역(A)이 식각되는 것을 볼 수 있다.
그 다음, 도 1b에 도시된 바와 같이 상기 리세스 게이트 영역(17)을 매립하는 폴리실리콘층(19)을 형성한다.
여기서, 상기 폴리실리콘층(19)에 심(seam)(B)이 형성되는 것을 볼 수 있다.
그 다음, 도 1c에 도시된 바와 같이, 상기 폴리실리콘층(19) 상부에 게이트 도전층(미도시) 및 하드마스크층(미도시)을 적층한다.
그 다음, 상기 적층된 구조물 상부에 감광막(미도시)을 도포하고, 게이트 마스크(미도시)로 상기 감광막을 노광 및 현상하여 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 감광막 패턴을 마스크로 상기 적층된 구조물을 식각하여 게이트(21)를 형성한다.
상술한 종래 기술에 따른 리세스 게이트 트랜지스터 제조방법에서, 게이트 마스크가 오정렬되어 상기 게이트(21)의 측벽에 심(seam)(B)이 위치되는 경우, 후속 LPC(Landing Plug Contact) SAC(Self Align Contact) 식각 공정시 SAC 페일이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 활성영역과 소자분리 영역의 상부에 식각선택비가 다른 두 물질을 사용하여 식각함으로써 활성영역에만 리세스 게이트 영역을 형성하여 LPC SAC 페일을 방지할 수 있도록 하는 리세스 게이트 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 리세스 게이트 트랜지스터 제조방법은 (a) 패드 절연막이 구비된 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; (b) 소자분리막을 소정 두께 식각한 후, 식각된 부분에 하드마스크용 제 1 폴리실리콘층을 형성하는 단계; (c) 리세스 게이트 마스크를 이용한 사진 식 각 공정으로 패드 절연막을 식각하여 반도체 기판을 노출시키는 패드 절연막 패턴을 형성하는 단계; (d) 패드 절연막 패턴 사이를 매립하는 하드마스크용 제 2 폴리실리콘층을 형성하는 단계; (e) 패드 절연막 패턴을 제거하여 하드마스크용 제 1 폴리실리콘층 및 하드마스크용 제 2 폴리실리콘층으로 리세스 게이트 영역을 정의하는 하드마스크층을 형성하는 단계; 및 (f) 하드마스크층을 마스크로 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트 트랜지스터 제조방법을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(101) 상부에 패드 질화막(103)을 형성하고, 상기 패드 절연막(103)이 구비된 상기 반도체 기판(101)을 소자분리용 마스크(미도시)로 식각하여 소자분리용 트렌치(미도시)를 형성한다.
그 다음, 상기 소자분리용 트렌치를 소자분리용 절연막(미도시)으로 매립하고, 상기 소자분리용 절연막을 식각하여 활성영역을 정의하는 소자분리막(105)을 형성한다.
그 다음, 상기 소자분리막(105)을 소정 두께로 식각한 후, 전체 표면 상부에 하드마스크용 제 1 폴리실리콘층(107)을 증착한다.
그리고, 상기 하드마스크용 제 1 폴리실리콘층(107)을 에치백하여 상기 패드 절연막(103)을 노출시킨다.
도 2b에 도시된 바와 같이, 전체 표면 상부에 감광막(미도시)을 도포하고, 리세스 게이트 마스크(미도시)로 상기 감광막을 노광 및 현상하여 감광막 패턴(109)을 형성하되, 상기 감광막 패턴(109)이 리세스 게이트 영역을 덮도록 형성한다.
이때, 상기 감광막 패턴(109)은 네가티브 감광막 또는 포지티브 감광막을 사용하되, 네가티브 감광막을 사용하는 것이 바람직하다.
그 다음, 도 2c에 도시된 바와 같이 상기 감광막 패턴(109)을 마스크로 상기 패드 절연막(103)을 식각하여 콘택 영역(미도시)의 상기 반도체 기판(101)을 노출시키는 패드 절연막 패턴(111)을 형성한 후, 상기 감광막 패턴(109)을 제거한다.
이때, 상기 하드마스크용 제 1 폴리실리콘층(107)과 상기 패드 절연막(103)의 식각선택비 차이로 인해, 상기 하드마스크용 제 1 폴리실리콘층(107)은 소정 두께만 식각된다.
그 다음, 도 2d에 도시된 바와 같이 상기 패드 절연막 패턴(111)을 노출시키며 상부구조가 평탄화된 하드마스크용 제 2 폴리실리콘층(113)을 형성함으로써 상기 하드마스크용 제 1 폴리실리콘층(107) 및 상기 하드마스크용 제 2 폴리실리콘층(113)으로 구성된 하드마스크층(114)을 형성한다.
여기서, 상기 하드마스크용 제 2 폴리실리콘층(113)은 상기 패드 절연막 패턴(111) 사이를 매립하는 폴리실리콘층(미도시)을 전면에 형성하고 상기 패드 절연막(111)이 노출되도록 평탄화 식각하여 형성한 것이다.
이때, 상기 평탄화 식각은 CMP(Chemical Mechanical Polishing) 또는 에치백 공정으로 수행하는 것이 바람직하다.
그 다음, 도 2e에 도시된 바와 같이 상기 패드 절연막 패턴(111)을 제거하여 상기 하드마스크층(114) 사이의 활성영역을 노출시킨다.
그 다음, 상기 하드마스크층(114)을 마스크로 상기 반도체 기판(101)을 식각하여 리세스 게이트 영역(115)을 형성한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 리세스 게이트 트랜지스터 제조방법은 활성영역과 소자분리 영역 상부에 식각선택비가 다른 두 물질층을 사용하여 식각함으로써 활성영역에만 리세스 게이트 영역을 형성하여 전극층 물질을 매립할 때 발생되는 심에 의한 LPC SAC 페일을 방지할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. (a) 패드 절연막이 구비된 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    (b) 상기 소자분리막을 소정 두께 식각한 후, 식각된 부분에 하드마스크용 제 1 폴리실리콘층을 형성하는 단계;
    (c) 리세스 게이트 마스크를 이용한 사진 식각 공정으로 상기 패드 절연막을 식각하여 상기 반도체 기판을 노출시키는 패드 절연막 패턴을 형성하는 단계;
    (d) 상기 패드 절연막 패턴 사이를 매립하는 하드마스크용 제 2 폴리실리콘층을 형성하는 단계;
    (e) 상기 패드 절연막 패턴을 제거하여 상기 하드마스크용 제 1 폴리실리콘층 및 상기 하드마스크용 제 2 폴리실리콘층으로 리세스 게이트 영역을 정의하는 하드마스크층을 형성하는 단계; 및
    (f) 상기 하드마스크층을 마스크로 상기 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 리세스 게이트 트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 (c)단계에서 상기 하드마스크용 제 1 폴리실리콘층은 소정 두께만 식각되는 것을 특징으로 하는 리세스 게이트 트랜지스터 제조방법.
  3. 제 1 항에 있어서, 상기 (d)단계는 전체 표면 상부에 상기 하드마스크용 제 2 폴리실리콘층을 형성하고, 상기 패드 절연막 패턴을 노출시키는 평탄화 식각공정을 더 포함하는 것을 특징으로 하는 리세스 게이트 트랜지스터 제조방법.
  4. 제 3 항에 있어서, 상기 평탄화 식각공정은 상기 패드 절연막 패턴과 상기 하드마스크용 제 2 폴리실리콘층의 식각선택비 차이를 이용하는 것을 특징으로 하는 리세스 게이트 트랜지스터 제조방법.
  5. 제 3 항에 있어서, 상기 평탄화 식각공정은 CMP 또는 에치백 공정으로 수행하는 것을 특징으로 하는 리세스 게이트 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
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