KR100844939B1 - 미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조방법 - Google Patents

미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조 방법에 관한 것으로, 상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 반도체 기판상에 게이트 절연막, 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 순차적으로 형성하는 단계; 제1 영역의 반도체 기판을 노출시키도록 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 초기 게이트 라인을 형성하는 단계; 상기 초기 게이트 라인이 형성된 결과물의 전체 구조 상부에 층간 절연용 제1 절연막을 형성하는 단계; 상기 게이트 하드마스크용 절연막이 드러날 때까지 평탄화 공정을 수행하는 단계; 및 상기 제1 영역과 중첩되지 않는 제2 영역의 반도체 기판을 노출시키도록 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 상기 초기 게이트 라인보다 작은 폭을 갖는 최종 게이트 라인을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 제조방법은, 미세 선폭의 게이트 라인 형성시 게이트 라인의 쓰러짐을 방지하여 게이트 라인 간 붙는 현상을 방지할 수 있다.
게이트 라인, 쓰러짐 현상, 미세 선폭, 층간 절연막

Description

미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH GATE LINE OF FINE LINE WIDTH}
도1은 종래 기술에 따른 게이트 라인 형성 방법 및 그 문제점을 설명하기 위한 도면.
도2 내지 도4는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면.
도5 및 도6은 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 분리막
23 : 게이트 절연막 24 : 게이트 전극용 폴리실리콘막
25 : 게이트 전극용 텅스텐막 26 : 게이트 하드마스크용 질화막
27 : 제1 포토레지스트 패턴 28,33 : 게이트스페이서용 제1 질화막
29,34 : 층간절연용 제1 산화막 30,35 : 제2 포토레지스트 패턴
31,36 : 게이트스페이서용 제2 질화막 32,37 : 층간절연용 제2 산화막
200 : 초기 게이트 라인 200′,200˝: 최종 게이트 라인
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 요구되는 회로 선폭이 점차 감소하면서, 회로 선폭을 결정하는 게이트 라인 선폭을 미세화하는 것이 최근 중요한 이슈가 되고 있다. 특히, 게이트 라인과 후속 비트라인(bitlline) 및/또는 스토리지노드(storage node) 간의 절연을 위하여 게이트 라인 형성 후 수행되는 층간 절연막 형성 공정, SAC(Self Aligned Contact) 공정 등에서의 공정 마진(margin)을 확보하기 위하여, 1 기가(Giga) 디램(DRAM) 이상의 메모리 용량을 가지는 반도체 제품에서는 0.1㎛ 이하의 게이트 라인 선폭을 요구한다.
반면, 게이트 라인 선폭의 감소에 따른 게이트 저항의 증가를 막기 위하여 게이트 라인의 높이는 증가되고 있는 추세이다.
도1은 종래 기술에 따른 게이트 라인 형성 방법 및 그 문제점을 설명하기 위한 도면이다. 여기서, 도1의 (a)는 게이트 라인이 형성된 반도체 소자의 평면도이고, 도1의 (b)는 (a)의 A-A′ 단면도이다.
도1을 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 반도체 기 판(11)의 활성 영역(11a)을 한정한다.
이어서, 반도체 기판(11) 상에 게이트 절연막(13)을 형성한다.
이어서, 게이트 절연막(13) 상에 게이트 전극용 폴리실리콘막(14), 게이트 전극용 텅스텐막(15) 및 게이트 하드마스크용 질화막(16)을 순차적으로 형성한 후, 마스크 및 식각 공정으로 이를 패터닝하여 게이트 라인(100)을 형성한다.
본 도면에는 도시되지 않았으나, 후속 공정으로 게이트 라인(100) 양측의 반도체 기판(11) 활성영역(11a) 내에는 접합 영역이 형성되어 후속 비트라인 또는 스토리지 노드와 콘택된다.
이와 같은 게이트 라인 형성 공정에 있어서, 전술한 바와 같이 게이트 라인의 선폭은 점차 감소되는 반면 그 높이는 점차 증가하기 때문에, 일부 게이트 라인이 쓰러져 인접하는 게이트 라인과 붙는 현상이 발생하게 되고(도1의 점선 부분 참조), 그에 따라 소자 불량을 초래하는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 미세 선폭의 게이트 라인 형성시 게이트 라인의 쓰러짐을 방지하여 게이트 라인 간 붙는 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 반도체 기판상에 게이트 절연막, 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 순차적으로 형성하는 단계; 제1 영역의 반도체 기판을 노출시키도록 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 초기 게이트 라인을 형성하는 단계; 상기 초기 게이트 라인이 형성된 결과물의 전체 구조 상부에 층간 절연용 제1 절연막을 형성하는 단계; 상기 게이트 하드마스크용 절연막이 드러날 때까지 평탄화 공정을 수행하는 단계; 및 상기 제1 영역과 중첩되지 않는 제2 영역의 반도체 기판을 노출시키도록 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 상기 초기 게이트 라인보다 작은 폭을 갖는 최종 게이트 라인을 형성하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 또다른 반도체 소자의 제조 방법은, 반도체 기판상에 게이트 절연막, 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 순차적으로 형성하는 단계; 제1 영역의 반도체 기판을 노출시키도록 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 초기 게이트 라인을 형성하는 단계; 상기 초기 게이트 라인이 형성된 결과물의 전체 구조 상부에 층간 절연용 제1 절연막을 형성하는 단계; 및 상기 제1 영역과 중첩되지 않는 제2 영역의 반도체 기판을 노출시키도록 상기 층간 절연용 제1 절연막, 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 상기 초기 게이트 라인보다 작은 폭을 갖는 최종 게이트 라인을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
이때, 본 발명의 설명에 있어서 단면도 및/또는 평면도를 이용하기로 하며, 단면도 및 평면도를 동시에 이용하는 경우 (a)는 각 도면의 평면도를 나타내고, (b)는 (a)의 A-A′ 단면도를 나타낸다.
도2 내지 도4는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
도2에 도시된 바와 같이, 반도체 기판(21)에 소자 분리막(22)을 형성하여 반도체 기판(21)의 활성 영역(21a)을 한정한다.
이어서, 반도체 기판(21) 상에 게이트 절연막(23)을 형성한다.
이어서, 게이트 절연막(23) 상에 게이트 전극용 폴리실리콘막(24), 게이트 전극용 텅스텐막(25) 및 게이트 하드마스크용 질화막(26)을 순차적으로 형성한다.
이어서, 게이트 하드마스크용 질화막(26) 상에 게이트 패터닝을 위한 제1 포토레지스트 패턴(27)을 형성한다. 이때, 제1 포토레지스트 패턴(27)은 후속 스토리지노드가 콘택될 영역의 반도체 기판(21)을 노출시키도록 형성된다.
이어서, 제1 포토레지스트 패턴(27)을 식각 베리어로 게이트 하드마스크용 질화막(26), 게이트 전극용 텅스텐막(25) 및 게이트 전극용 폴리실리콘막(24)을 순차적으로 식각하여, 후속 스토리지 노드가 콘택될 영역의 반도체 기판(21)을 노출시키는 초기 게이트 라인(200)을 형성한다.
도3에 도시된 바와 같이, 제1 포토레지스트 패턴(27)을 제거한다.
이어서, 결과물의 전면에 질화막을 증착한 후 블랭킷(blanket) 식각을 수행하여, 초기 게이트 라인(200)의 양 측벽에 게이트 스페이서용 제1 질화막(28)를 형성한다.
이어서, 결과물의 전체 구조 상부에 층간 절연용 제1 산화막(29)을 형성한 후, 게이트 하드마스크용 질화막(26)이 드러날 때까지 평탄화 공정(예를 들어, CMP(Chemical Mechanical Polishing) 공정 또는 에치백(etch back) 공정)을 수행한다.
이어서, 평탄화된 결과물 상부에 게이트 패터닝을 위한 제2 포토레지스트 패턴(30)을 형성한다. 이때, 제2 포토레지스트 패턴(30)은 후속 비트라인이 콘택될 영역의 반도체 기판(21)을 노출시키도록 형성된다.
도4에 도시된 바와 같이, 제2 포토레지스트 패턴(30)을 식각 베리어로 게이트 하드마스크용 질화막(26), 게이트 전극용 텅스텐막(25) 및 게이트 전극용 폴리실리콘막(24)을 순차적으로 식각하여 최종 게이트 라인(200′)을 형성한다. 이때, 최종 게이트 라인(200′)의 폭은 초기 게이트 라인(200)의 폭에 비하여 훨씬 감소되어 있음을 알 수 있다.
이어서, 최종 게이트 라인(200′)의 노출된 측벽에 게이트 스페이서용 제2 질화막(31)을 형성한 후, 결과물의 전체 구조 상부에 층간 절연용 제2 산화막(32)을 형성한다.
이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 게이트 하드마스크 용 질화막(26)이 드러날 때까지 평탄화 공정(예를 들어, CMP 공정 또는 에치백 공정)을 수행한다.
결과적으로, 미세 선폭의 최종 게이트 라인(200′) 양측벽에는 제1 및 제2 질화막(28, 31)으로 이루어진 게이트 스페이서가 형성되고, 최종 게이트 라인(200′) 사이의 반도체 기판(21) 상에는 제1 및 제2 산화막(29, 32)이루어진 층간 절연막이 형성된다.
이와 같이, 도2 내지 도4에 도시된 공정을 통하여 게이트 라인 형성을 위한 식각 공정과 게이트 라인 사이를 매립하는 층간 절연막 형성 공정을 교대로 수행함으로써, 게이트 라인의 쓰러짐 없이 미세 선폭을 갖는 게이트 라인 형성이 가능하다.
도5 및 도6은 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이다. 여기서, 본 발명의 제2 실시예에 따른 반도체 소자의 제조는 전술한 도2에 도시된 공정과 동일한 공정을 수행한 후, 연속하여 도5 및 도6의 공정을 수행함으로써 이루어진다. 따라서, 도2에 도시된 공정의 상세한 설명은 생략하기로 하며, 도2와 대응되는 부분은 동일한 도면부호를 사용하기로 한다.
도2의 공정을 수행하여 반도체 기판(21) 상에 초기 게이트 라인(200)을 형성한 후, 도5에 도시된 바와 같이, 제1 포토레지스트 패턴(27)을 제거한다(도2 참조).
이어서, 초기 게이트 라인(200)의 양 측벽에 게이트 스페이서용 제1 질화막(33)를 형성한다.
이어서, 결과물의 전체 구조 상부에 초기 게이트 라인(200)을 덮는 두께의 층간 절연용 제1 산화막(34)을 형성한다.
이어서, 층간 절연용 제1 산화막(34) 상에 게이트 패터닝을 위한 제2 포토레지스트 패턴(35)을 형성한다. 이때, 제2 포토레지스트 패턴(35)은 후속 비트라인이 콘택될 영역의 반도체 기판(21)을 노출시키도록 형성된다.
도6에 도시된 바와 같이, 제2 포토레지스트 패턴(35)을 식각 베리어로 제1 산화막(34), 게이트 하드마스크용 질화막(26), 게이트 전극용 텅스텐막(25) 및 게이트 전극용 폴리실리콘막(24)을 순차적으로 식각하여 최종 게이트 라인(200˝)을 형성한다. 이때, 최종 게이트 라인(200˝)의 폭은 초기 게이트 라인(200)의 폭에 비하여 훨씬 감소되어 있음을 알 수 있다.
이어서, 식각된 제1 산화막(34) 및 최종 게이트 라인(200˝)의 노출된 측벽에 게이트 스페이서용 제2 질화막(36)을 형성한 후, 결과물의 전체 구조 상부에 층간 절연용 제2 산화막(37)을 형성한다.
이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 게이트 하드마스크용 질화막(26)이 드러날 때까지 평탄화 공정(예를 들어, CMP 공정 또는 에치백 공정)을 수행한다.
결과적으로, 미세 선폭의 최종 게이트 라인(200˝) 양측벽에는 제1 및 제2 질화막(33, 36)으로 이루어진 게이트 스페이서가 형성되고, 최종 게이트 라인(200˝) 사이의 반도체 기판(21) 상에는 제1 및 제2 산화막(34, 37)이루어진 층간 절연막이 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 본 발명은 반도체 기판의 활성 영역을 소정 깊이 식각하여 형성된 리세스 상에 게이트를 형성하는 리세스 게이트 공정에도 적용이 가능하다.
상술한 본 발명에 의한 반도체 소자의 제조방법은, 미세 선폭의 게이트 라인 형성시 게이트 라인의 쓰러짐을 방지하여 게이트 라인 간 붙는 현상을 방지할 수 있다.

Claims (11)

  1. 반도체 기판상에 게이트 절연막, 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 순차적으로 형성하는 단계;
    제1 영역의 반도체 기판을 노출시키도록 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 초기 게이트 라인을 형성하는 단계;
    상기 초기 게이트 라인이 형성된 결과물의 전체 구조 상부에 층간 절연용 제1 절연막을 형성하는 단계;
    상기 게이트 하드마스크용 절연막이 드러날 때까지 평탄화 공정을 수행하는 단계; 및
    상기 제1 영역과 중첩되지 않는 제2 영역의 반도체 기판을 노출시키도록 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 상기 초기 게이트 라인보다 작은 폭을 갖는 최종 게이트 라인을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 반도체 기판상에 게이트 절연막, 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 순차적으로 형성하는 단계;
    제1 영역의 반도체 기판을 노출시키도록 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 초기 게이트 라인을 형성하는 단계;
    상기 초기 게이트 라인이 형성된 결과물의 전체 구조 상부에 층간 절연용 제1 절연막을 형성하는 단계; 및
    상기 제1 영역과 중첩되지 않는 제2 영역의 반도체 기판을 노출시키도록 상기 층간 절연용 제1 절연막, 상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 선택적으로 식각하여 상기 초기 게이트 라인보다 작은 폭을 갖는 최종 게이트 라인을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 영역은 스토리지 노드가 콘택될 영역이고,
    상기 제2 영역은 비트라인이 콘택될 영역인
    반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 게이트 전극용 도전막은 폴리실리콘막 및 텅스텐막이 적층된 구조를 갖 는
    반도체 소자의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 초기 게이트 라인 형성 단계 후에,
    상기 초기 게이트 라인의 양측벽에 게이트 스페이서용 제1 절연막을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 최종 게이트 라인 형성 단계 후에,
    상기 최종 게이트 라인의 노출된 측벽에 게이트 스페이서용 제2 절연막을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 게이트 스페이서용 제1 절연막 및 상기 게이트 스페이서용 제2 절연막 은 질화막으로 이루어진
    반도체 소자의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 최종 게이트 라인 형성 단계 후에,
    결과물의 전체 구조 상부에 층간 절연용 제2 절연막을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 층간 절연용 제1 절연막 및 상기 층간 절연용 제2 절연막은 산화막으로 이루어진
    반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 평탄화 공정은 CMP 또는 에치백으로 수행되는
    반도체 소자의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 최종 게이트 라인은 리세스 게이트인
    반도체 소자의 제조 방법.
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