KR100390917B1 - 플레시 메모리소자의 제조방법 - Google Patents
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Abstract
본 발명은 플레시 메모리소자의 제조방법에 관한 것으로, 실리콘기판상에 터널산화막, 플로팅 게이트, ONO막, 컨트롤게이트 및 하드 마스크 질화막을 순차적으로 형성하는 단계; 상기 하드마스크 질화막, 컨트롤게이트, ONO막 및 플로팅게이트를 순차적으로 패터닝하는 단계; 패터닝된 구조의 측면에 실링질화막을 형성하는 단계; 전체 구조의 상면에 제1절연막을 증착하고, 이를 선택적으로 패터닝하여 스페이서를 형성하는 단계; 상기 전체 구조의 상면에 제2절연막, 제3절연막, 제4절연막을 증착하여 평탄화시키는 단계; 상기 제4절연막상에 금속콘택영역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 제4, 3 및 2절연막을 선택적으로 패터닝하여 상기 실리콘기판을 노출시키는 콘택홀을 형성하는 단계; 및 상기 전체 구조에 산화공정을 실시하는 단계; 를 포함하여 구성되는 것을 특징으로한다.
Description
본 발명은 플레쉬 메모리소자의 제조방법에 관한 것으로서, 보다 상세하게는 터널산화막의 특성을 개선시킬 수 있는 플레시 메모리소자의 제조방법에 관한 것이다.
일반적으로, 플래시 메모리 프로그래밍 및 소거 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그램 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 메모리 소자이다.
이러한 플래시 소자는 대체로 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래시 메모리 소자는 실리콘 기판상에 형성된 박막의 터널 산화막과, 절연막의 개재하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다.
한편, 종래에는 플래시 메모리 소자의 크기가 작아짐에 따라 저항이 작은 텅스텐 게이트전극의 필용성이 증대되었다. 이러한 텅스텐은 산화공정에 노출되면 급격한 산화를 일으켜서 패턴이 블로우업(blow-up)되는 문제점이 있다. 이러한 텅스텐의 이상 산화를 방지하게 위해 산화 방지용 실링(SEALING) 질화막을 형성하거나, 텅스텐은 산화되지 않고 하부층인 폴리실리콘만 산화되도록 선택적 산화를 실시하여야 하는 제약이 따른다.
이러한 선택적산화와 함께 산화방지용 실링질화막을 이용한 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 1 내지 3은 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 플래시 메모리소자의 제조방법은, 도 1에 도시된 바와같이, 실리콘기판(1)의 셀 영역부(a)상에 터널산화막(3a), 플로팅 게이트용 폴리실리콘층 (5), ONO막(7), 컨트롤 게이트용 폴리실리콘층(9), 텅스텐층(11) 및 하드 마스크 질화막(13)을 순차적으로 증착한다.
또한, 셀주변부(b)쪽에는 저전압 또는 고전압 게이트산화막(3b), 컨트롤 게이트용 폴리실리콘층(9), 텅스텐 또는 질화텅스텐막(11) 및 하드 마스크 질화막 (13)이 셀부(a)쪽과 동시에 형성한다.
이어서, 상기 막들을 선택적으로 패터닝하여 셀부(a) 및 셀주변부(b)쪽에 게이트패턴(미도시)을 형성한다. 이때, 상기 셀부(a)쪽은 ONO막(7)에서 식각진행이 정지된다.
이어서, 셀주변부(b)의 저전압 및 고전압 게이트산화막(3b)의 식각 데미지를 완화시키기 위해 1차 선택적산화공정을 실시하여 상기 폴리실리콘층(9)의 측면에 선택적산화막(9a)을 형성한다.
그다음, 셀주변부(b)쪽을 감광막패턴(미도시)으로 덮고, 셀부(a)쪽의 상기 ONO막(7) 및 플로팅 게이트용 폴리실리콘층(5)을 선택적으로 패터닝한다.
이어서, 상기 터널산화막(3a)의 측벽의 식각 데미지를 완화시키기 위해 2차 선택적 산화공정을 실시하여 상기 플로팅게이트용 폴리실리콘층(5)측면에 제2선택적 산화막(9b)을 형성한다.
그다음, 도 2에 도시된 바와같이, 전체 구조의 상면에 산화 방지용 실링 질화막(15)을 증착하고, 상기 셀 영역부(a) 및 셀 주변 영역부(b)의 산화방지용 실링질화막(15)을 이방성 식각하여 스페이서 형태를 갖춘 산화 방지용 실링 질화막 패턴(15a)을 형성한다.
이어서, 도 3에 도시된 바와 같이, 상기 셀 주변부(b)는 포토 레지스트 패턴(17)으로 덮고, 상기 셀 영역부(a)는 상기 터널산화막(3) 표면이 노출되도록 플로팅게이트용 폴리실리콘층(5)과 ONO막(7)을 선택적으로 식각하여 일정 모양으로 패터닝된 플로팅 게이트용 폴리실리콘층 패턴(5a)과 ONO막 패턴(7a)을 형성한다.
그 다음, 도면에는 도시하지 않았지만, 상기 실리콘 기판(1)의 셀부(a) 표면에 붕소나 비소같은 이온을 주입하여 소오스 및 드레인(미도시)을 형성한다.
이후, 후속 열공정을 포함한 스페이서(미도시) 형성공정등을 진행하여 플래시 메모리 소자를 완성한다.
그러나, 상기 종래 기술에 따른 플래시 메모리 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있다.
종래기술에 따른 플레시메모리소자의 제조방법에 있어서는, 셀주변부(b)의 저전압 및 고전압 게이트산화막(3b)의 식각 데미지를 완화시키기 위해 1차 선택적산화공정을 실시한후 상기 셀부(a)에 위치하는 상기 막들을 게이트패턴용 마스크(미도시)로 선택적으로 패터닝한후 터널산화막(3)측벽의 식각 데미지를 완화시키기 위해 또한번의 선택적 산화공정을 실시한다.
이때, 선택적 산화공정은 수소리치(hydrogen-rich) 분위기에서 실시하므로 이때 유입되는 수소는 게이트산화막이나 터널산화막으로 이동하여 트랩사이트(trapsite) 등을 형성한다.
따라서, 이러한 수소유입은 터널산화막에 트래핑되어 플레시메모리소자와 같은 비휘발성 소자에서 특히 중요한 산화막의 특성을 열화시키는 원인이 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 금속콘택식각시에 산화공정을 실시하여 우수한 특성을 갖는 터널산화막을 가진 플레시 메모리소자의 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 3은 종래기술에 따른 플레시 메모리소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4 내지 도 9는 본 발명에 따른 플레시 메모리소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 실리콘 기판 33a : 터널산화막
35 : 플로팅 게이트용 폴리실리콘층 37 : ONO막
39 : 컨트롤 게이트용 폴리실리콘층 41 : 텅스텐막
43 : 하드마스크용 질화막 45 : 실링질화막
47, 51 : 소오스/드레인 49a : 질화막스페이서
53 : 질화막 55 : IPO막
57 : BPSG막 59 : 금속콘택홀
상기 목적을 달성하기 위한 본 발명에 따른 플레시 메모리소자의 제조방법 은, 실리콘기판상에 터널산화막, 플로팅 게이트, ONO막, 컨트롤게이트 및 하드 마스크 질화막을 순차적으로 형성하는 단계; 상기 하드마스크 질화막, 컨트롤게이트, ONO막 및 플로팅게이트를 순차적으로 패터닝하는 단계; 패터닝된 구조의 측면에 실링질화막을 형성하는 단계; 전체 구조의 상면에 제1절연막을 증착하고, 이를 선택적으로 패터닝하여 스페이서를 형성하는 단계; 상기 전체 구조의 상면에 제2절연막, 제3절연막, 제4절연막을 증착하여 평탄화시키는 단계; 상기 제4절연막상에 금속콘택영역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 제4, 3 및 2절연막을 선택적으로 패터닝하여 상기 실리콘기판을 노출시키는 콘택홀을 형성하는 단계; 및 상기 전체 구조에 산화공정을 실시하는 단계; 를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 플레시메모리소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 4 내지 도 9은 본 발명에 따른 플레시 메모리소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 플레시 메모리소자의 제조방법은, 도 4에 도시된 바와같이, 먼저 실리콘기판(31)의 셀부(a)쪽에 터널산화막(33a), 플로팅 게이트용 폴리실리콘층(35), ONO막(37), 컨트롤 게이트용 폴리실리콘층 (39), 텅스텐 또는 질화텅스텐막(41) 및 하드 마스크 질화막(43)을 순차적으로 증착한다.
또한, 셀주변부(b)쪽에는 저전압 또는 고전압 게이트산화막(33b), 컨트롤 게이트용 폴리실리콘층(39), 텅스텐 또는 질화텅스텐막(41) 및 하드 마스크 질화막 (43)이 셀부(a)쪽과 동시에 형성한다.
이어서, 상기 막들을 선택적으로 패터닝하여 셀부(a) 및 셀주변부(b)쪽에 게이트패턴(미도시)을 형성한다. 이때, 상기 셀부(a)쪽은 ONO막(37)에서 식각진행이 정지된다. 이후, 기존에는 후속 게이트 식각시의 데미지를 완화시키기 위해 수소-리치 분위기에서 선택적 산화공정을 실시하였으나, 본 발명에서는 선택적산화공정을 실시하지 않는다.
그다음, 도 5 및 도 6에 도시된 바와같이, 전체 구조의 상면에, 후속공정에서 텅스텐이 산화되는 것을 방지하기 위해 LDD임플란트 공정시에 임플란트 데미지 스크린 역할을 하기 위한 실링질화막(45)을 형성한후 이를 패터닝하여 실링질화막패턴(45a)을 형성한다음 셀주변부(b)의 게이트패턴의 양측 아래의 실리콘기판(31)에 LDD (또는 DDD) 임플란트를 실시하여 LDD영역(45)을 형성한다. 이때, 상기 실링질화막 패턴(45a)은 후속 LDD 임플란트를 위한 스크린막 역할을 한다. 또한, 실링질화막패턴(45a)은 20 내지 130 Å 두께범위에서 형성한다.
이어서, 도 7에 도시된 바와같이, 셀부(a)쪽의 하드마스크 질화막패턴(43)을 마스크로 상기 ONO막(41) 및 플로팅게이트용 폴리실리콘층(39)을 선택적으로 패터닝한후 셀부(a)쪽의 게이트패턴양측아래의 실리콘기판(31)내에 소오스 및 드레인 임플란트를 실시하여 셀부(a)의 소오스/드레인(47)을 형성한다. 이때, 기존에는 터널산화막(33a)의 식각 데미지를 방지하기 위해 또 한번의 선택적 산화공정을 추가로 실시하였다.
그다음, 전체 구조의 상면에 스페이서용 질화막(49)을 증착하고, 질화막(49)과 상기 실링질화막(45)을 선택적으로 패터닝하여 상기 셀부(a)와 주변부(b)의 측벽에 질화막스페이서(49a)를 형성한다. 이때, 질화막스페이서(49a)는 300 내지 1800 Å 두께범위에서 형성한다.
이어서, 도 8에 도시된 바와같이, 셀주변부(b)쪽의 게이트패턴 양측아래의 실리콘기판(31)내에 소오스/드레인(51)을 형성하고, 셀주변부(b)를 포함한 전체 구조의 상면에 질화막(53), 층간폴리산화막(IPO; Inter-Poly-Oxide)(55) 및 BPSG막(57)을 순차적으로 증착한후 상기 BPSG막(57)을 플로우(flow)시킨다.
그다음, 상기 BPSG막(57)상에 감광막(미도시)을 도포하고, 상기 감광막을 포토리소그라피공정기술을 이용한 노광 및 현상공정을 통해 선택적으로 패터닝하여 콘택홀 형성영역을 한정하는 감광막패턴(미도시)을 형성한다.
이어서, 도 9에 도시된 바와같이, 상기 감광막패턴(미도시)를 마스크로 상기BPSG막(57), IPO막(55)과 질화막(53)을 순차적으로 패터닝하여 상기 소오스 및 드레인(47) 및 (51)을 노출시키는 금속콘택홀(59)을 형성한다.
그다음, 질화막스페이서(49a) 하부에 산화막의 언더컷을 형성하기 위해 불산 또는 BOE용액에서 일정시간동안 습식세정공정을 실시한다. 이때, 상기 습식세정공정은 후속 산화공정전에 50-100 : 1 HF용액 또는 100-300 : 1 BOE용액에서 10 - 150 초동안 진행한다.
이어서, 금속콘택식각 공정중에 발생할 수 있는 기판 손실에 의한 소오스/드레인 임플란트의 도우즈량의 손실을 보상하기 위해 플러그 임플란트를 실시한다.
그다음, 셀부(a)의 터널산화막(33a)과 셀주변부(33b)의 저전압 또는 고전압 게이트산화막(33b)의 식각데미지를 보상하고, 우수한 특성을 확보하기 위해 산화공정을 실시한다.
이때, 산화공정은 750 내지 1000 ℃ 온도와 압력은 0.1 내지 760 Torr 범위내에서 실시한다. 또한, 산화공정시의 산소가스는 5 내지 20 SLM의 범위에서 플로우하고, 산화공정시의 두께는, 모니터링 두께를 기준으로 할때, 20 내지 300 Å 범위로 형성한다.
그리고, 산화공정시의 로딩온도는 300 내지 600 ℃ 범위내에서 조절하고, 로딩시 질소 유량은 2 내지 30 SLM 범위이다. 한편, 주요 산화온도로의 램프 온도는 1 내지 100 ℃/분 의 범위내이다.
또한, 스오스/드레인 형성후 증착하는 질화막의 두께는 100 내지 700 Å 범위에서 형성하고, IPO막의 증착두께는 500 내지 3500 Å 범위내로 한다.
그리고, 상기 BPSG막의 두께는 4000 내지 14000 Å 이고, 이 막의 증착 온도는 750 내지 875 ℃ 범위이고, 증착 시간은 5 내지 75분이다.
한편, 금속콘택식각후 산화공정을 진행한 다음 Ti/TiN을 증착하기 전에 세정공정을 진행한다. 이때, 상기 세정공정은 50 내지 100 : 1 HF용액 또는 100 내지 300 : 1 BOE용액에서 10 내지 150 초동안 실시하는 것이 바람직하다.
도 3a 및 3b 각각은 셀부(a)와 셀주변부(b)에서의 콘택 식각후에 실시하는 산화공정동안 산화가스의 이동경로를 나타낸 것이다.
즉, 콘택 식각을 할때, BPSG, IPO 및 질화막을 차례로 식각하면서 활성영역에서 남아 있는 산화막이 존재할 수 있고, 또는 과도한 식각에 의해 기판 손실이 발생할 수도 있다.
이렇게 되면, 후속 산화공정동안에 셀부와 셀주변부의 측면에 있는 질화막스페이서(49)의 하부의 언더컷 산화막을 통해서 산화가스가 원활하게 이동할 수 있어서 터널산화막 이나 고전압 또는 저전압 산화막의 식각 데미지가 완활될 수 있다.
결국, 튼튼한 산화막 측벽의 형성이 가능하다. 또한, 산화공정시에 수소의 유입이 없어서 터널산화막이나 게이트산화막의 열화의 원인을 제거할 수 있다.
더우기, 반도체소자의 디자인룰이 감소함에 따라 표면채널 PMOS의 형성이 불가피한데 이를 위해 PMOS지역에 주입된 보론이 선택적 산화를 위한 고온공정동안 게이트산화막을 거쳐 채널쪽으로 침투하게 된다.
이는 결국 게이트산화막 특성의 급격한 열화를 유발하게 된다. 그러나, 2회의 고온의 선택적 산화공정을 1회의 일반적인 산화공정으로 대체할 수 있는 것은이러한 보론 침투(Boron Penetration)에 대한 안정성을 증대시키기 때문에 훨씬 수월하게 트랜지스터의 셋업(set-up)이 가능하다.
상기에서 설명한 바와같이, 본 발명에 따른 플레시 메모리소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 플레시 메모리소자의 제조방법에 있어서는, 셀주변부의 게이트 식각공정이나 셀주변부의 게이트 식각공정시에 저전압 또는 고전압 게이트산화막이나 터널산화막의 측벽이 식각데미지를 받기 때문에 금속콘택 식각후 산화공정을 진행하는 동안 그 부분은 다른 지역에 비해 스트레스를 완화시켜 에너지를 낮추기 위해 산화가 용이하다.
또한, 본 발명에서의 일반적인 산화공정을 통해 얻어지는 산화막은 기존의 2회에 걸쳐 선택적 산화공정을 통해 확보된 산화막보다 우수한 특성의 확보가 가능하다. 이는 산화막내 수소에 의해 생성되는 트랩 사이트(trap site)의 형성 가능성이 없기 때문이다.
그리고, 부수적으로 플러그 임플란트 실시후 도우즈의 활성화를 의해 실시하는 후속 RTP공정이 콘택식각 후에 실시하는 산화공정으로 대체가 가능하므로 전체적인 공정수의 감소에 의한 원가 절감효과가 있다.
더우기, 디바이스의 디자인룰이 감소함에 따라 표면채널 PMOS의 형성이 불가피한데 이를 위해 PMOS지역에 주입된 보론이, 종래와 같이, 선택적 산화공정을 위한 고온공정동안 게이트산화막을 거처 채널쪽으로 침투하게 되므로써 게이트산화막특성의 급격한 열화를 유발하게 된다.
그러나, 종래에 실시하던 2회의 고온의 선택적 산화공정을 1회의 일반 산화공정으로 대체하여 이러한 보론침투에 대한 안정성을 증대시킬 수 있으므로 훨씬 트랜지스터의 셋업(set-up)이 가능하다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (11)
- 실리콘기판상에 터널산화막, 플로팅 게이트, ONO막, 컨트롤게이트 및 하드 마스크 질화막을 순차적으로 형성하는 단계;상기 하드마스크 질화막, 컨트롤게이트, ONO막 및 플로팅게이트를 순차적으로 패터닝하는 단계;패터닝된 구조의 측면에 실링질화막을 형성하는 단계;전체 구조의 상면에 제1절연막을 증착하고, 이를 선택적으로 패터닝하여 스페이서를 형성하는 단계;상기 전체 구조의 상면에 제2절연막, 제3절연막, 제4절연막을 증착하여 평탄화시키는 단계;상기 제4절연막상에 금속콘택영역을 한정하는 감광막패턴을 형성하는 단계;상기 감광막패턴을 마스크로 상기 제4, 3 및 2절연막을 선택적으로 패터닝하여 상기 실리콘기판을 노출시키는 콘택홀을 형성하는 단계; 및상기 전체 구조에 산화공정을 실시하는 단계; 를 포함하여 구성되는 것을 특징으로하는 플레시 메모리소자의 제조방법.
- 제1항에 있어서, 상기 산화공정단계전에 50-100 : 1 HF용액 또는 100-300 : 1 BOE용액에서 10 - 150 초동안 습식세정공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 플레시 메모리소자의 제조방법.
- 제1항에 있어서, 제1절연막과 제2절연막은 질화막이고, 제3절연막은 IPO (Inter-Poly-Oxide)을 포함한 산화막 계열물질이고, 제4절연막은 BPSG막인 것을특징으로하는 플레시 메모리소자의 제조방법.
- 제1항에 있어서, 상기 스페이서는 300 내지 1800 Å 두께로 형성하는 것을특징으로하는 플레시 메모리소자의 제조방법.
- 제1항에 있어서, 상기 금속콘택홀을 형성하는 단계후에 소오스/드레인 임플란트의 도우즈량의 손실을 보상하기 위한 플러그 임플란트를 실시하는 단계를 더 포함하는 것을 특징으로하는 플레시 메모리소자의 제조방법.
- 제1항에 있어서, 상기 산화공정은 750 내지 1000 ℃ 온도와 0.1 내지 760 Torr 범위의 압력 및 5 내지 20 SLM의 산소가스 유량범위에서 플로우시켜 진행하는 것을 특징으로하는 플레시 메모리소자의 제조방법.
- 제1항에 있어서, 상기 산화공정시의 두께는 20 내지 300 Å 범위로 형성하는 것을 특징으로하는 플레시 메모리소자의 제조방법.
- 제1항에 있어서, 상기 산화공정시의 로딩온도는 300 내지 600 ℃이고, 로딩시 질소 유량은 2 내지 30 SLM 이며, 산화온도로의 램프 온도는 1 내지 100 ℃/분 의 범위내로 조절하는 것을 특징으로하는 플레시 메모리소자의 제조방법.
- 제3항에 있어서, 제2질화막의 두께는 100 내지 700 Å이고, IPO막의 증착두께는 500 내지 3500 Å 범위이며, BPSG막의 두께는 4000 내지 14000 Å인 것을 특징으로하는 플레시 메모리소자의 제조방법.
- 제3항에 있어서, BPSG막의 증착 온도는 750 내지 875 ℃ 범위이고, 증착 시간은 5 내지 75분인 것을 특징으로하는 플레시 메모리소자의 제조방법.
- 제1항에 있어서, 상기 산화공정을 진행한후 50 내지 100 : 1 HF용액 또는 100 내지 300 : 1 BOE용액에서 10 내지 150 초동안 세정공정을 실시하는 것을특징으로하는 플레시 메모리소자의 제조방법.
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