KR100672153B1 - 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 게이트 산화막과 폴리실리콘막과 질화막을 하고 이들을 패터닝하여 폴리 게이트를 형성하는 단계와, 상기 폴리 게이트 측면에 스페이서를 형성하는 단계와, 상기 전표면상에 희생 질화막을 형성하고 전면에 층간절연막을 형성하는 단계와, 상기 질화막이 노출되도록 상기 층간절연막과 상기 폴리 게이트상에 형성된 희생 질화막을 평탄 제거하는 단계와, 상기 질화막을 제거함과 동시에 상기 희생 질화막 상부를 제거하는 단계와, 상기 질화막의 제거로 노출된 측면에 절연막 스페이서를 형성하고 상기 희생 산화막이 제거된 부분에 절연막을 채우는 단계와, 상기 질화막이 제거된 부분에 텅스텐 게이트를 형성하는 단계를 포함하여 이루어진다.
텅스텐 게이트 전극, 스페이서, 소오스 콘택
Description
도 1a 내지 도 1i는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2j는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
17 : 폴리 게이트 19 : 희생 질화막
22 : 절연막 측벽 23 : 텅스텐 게이트
25 : 소오스 콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자들 중에서 플래쉬 메모리 소자는 전원이 차단된 상태에서도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖는다. 따라서, 컴퓨터에 사 용되는 메모리 카드 등에 널리 사용되고 있다.
플래쉬 메모리 소자의 단위 셀로서 플로팅 게이트용 도전막과 컨트롤 게이트용 도전막이 차례로 적층된 구조를 갖는 메모리 셀이 널리 알려져 있다. 상기 플로팅 게이트용 도전막과 컨트롤 게이트용 도전막으로서 폴리실리콘이 널리 사용되며, 특히 컨트롤 게이트용 도전막으로서 폴리실리콘막과 텅스텐 실리사이드(WSix)의 이중 구조가 주로 사용되고 있다.
그러나, 플래쉬 메모리 소자의 집적도가 증가함에 따라 폴리실리콘막/텅스텐 실리사이드막 구조에서는 저항 확보가 어려우며, 저항 확보를 위하여 두께를 증가시키는 경우 인트라 커패시턴스(intra-capacitance)가 증가되어 게이트간 간섭(interference)이 커지는 문제가 있다.
이에, 상기 텅스텐 실리사이드막(WSix) 대신에 배리어(barrier)막인 텅스텐 나이트라이드(WN)막과 텅스텐(W)막을 적층한 다음, RIE(Reactive Ion Etching) 방식으로 상기 텅스텐막과 텅스텐 나이트라이드막과 하부층을 식각하여 게이트를 형성하는 방법이 도입되었다.
이 같이 RIE(Reactive Ion Etching) 방법으로 게이트를 형성할 경우, 게이트 형성 완료 후 게이트 측벽에 스페이서(spacer) 형성시 텅스텐이 산화됨으로 인하여 스페이서 증착에 어려움이 있고, 열적 마진(thermal margin) 부족으로 게이트의 신뢰성이 열화되는 문제가 발생된다.
이에, RIE 방법을 대신할 다마신(damascene) 방법이 제안되었다.
다마신 방법은 반도체 기판상에 터널 산화막과 플로팅 게이트용 폴리실리콘막과 층간유전막을 형성하고, 사진 식각 공정으로 층간유전막과 플로팅 게이트용 폴리실리콘막과 터널 산화막을 패터닝한 후에, 전면을 덮는 층간절연막을 형성하고, 상기 층간절연막에 상기 층간유전막을 노출하는 트렌치를 형성한 다음, 상기 트렌치내에 컨트롤 게이트용 폴리실리콘막과 배리어막과 텅스텐막을 증착하고, 상기 층간절연막이 노출되도록 전면을 CMP하여 게이트를 형성하는 방법이다.
그러나, 상기 트렌치 식각시 오정렬(misalign)이 발생될 경우 플로팅 게이트와 컨트롤 게이트간 커플링 비(coupling ratio)가 감소되게 되므로 소자의 스피드가 저하되고 소자 동작에 필요한 전압이 높아지는 문제점이 있다.
또한, 메모리 소자의 집적도가 높아지고 게이트 폭(gate width)이 감소함에 따라서 상기 트렌치 폭도 감소되게 되는데, 좁은 트렌치내에 컨트롤 게이트용 폴리실리콘막과 배리어막을 형성한 후에 텅스텐막을 증착해야 하므로 텅스텐막의 갭필 특성이 매우 열악한 문제점이 있다.
본 발명은 전술한 종래 기술의 문제점들을 해결하기 위하여 안출한 것으로써, 게이트 저항 및 게이트간 간섭(Interference)을 줄일 수 있는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 플로팅 게이트와 컨트롤 게이트간 커플링비를 향상시키어 소자의 동작 속도를 향상시키고 소자 동작에 필요한 전압을 낮추는데 있다.
본 발명의 또 다른 목적은 텅스텐의 고온 노출을 방지하여 텅스텐 산화로 인한 소자 신뢰성 열화를 방지하는데 있다.
본 발명의 또 다른 목적은 텅스텐막 갭필 특성을 향상시키는데 있다.
본 발명에 따른 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법은 (a)반도체 기판상에 게이트 산화막과 폴리실리콘막과 질화막을 하고 이들을 패터닝하여 폴리 게이트를 형성하는 단계와, (b)상기 폴리 게이트 측면에 스페이서를 형성하는 단계와, (c)상기 전표면상에 희생 질화막을 형성하고 전면에 층간절연막을 형성하는 단계와, (d)상기 질화막이 노출되도록 상기 층간절연막과 상기 폴리 게이트상에 형성된 희생 질화막을 평탄 제거하는 단계와, (e)상기 질화막을 제거함과 동시에 상기 희생 질화막 상부를 제거하는 단계와, (f)상기 질화막의 제거로 노출된 측면에 절연막 스페이서를 형성하고 상기 희생 산화막이 제거된 부분에 절연막을 채우는 단계와, (g)상기 질화막이 제거된 부분에 텅스텐 게이트를 형성하는 단계를 포함한다.
바람직하게, 상기 폴리 게이트를 형성하는 단계는 상기 질화막상에 하드마스크를 형성하는 단계와, 상기 하드마스크를 패터닝하는 단계와, 상기 패터닝된 하드마스크를 마스크로 상기 질화막과 폴리실리콘막과 게이트 산화막을 식각하는 단계와, 상기 하드마스크막을 제거하는 단계로 이루어짐을 특징으로 한다.
바람직하게, 상기 하드마스크막은 알파 카본막인 것을 특징으로 한다.
바람직하게, 상기 하드마스크막을 500~2000Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 하드마스크막을 산소 플라즈마를 이용하여 제거하는 것을 특징으로 한다.
바람직하게, 상기 질화막을 500~2000Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 (d) 단계는 상기 희생 질화막이 노출되도록 화학적기계적연마 공정으로 상기 층간절연막을 평탄 제거하는 단계와, 상기 폴리 게이트상에 형성된 희생 질화막이 완전히 제거되도록 추가 화학적기계적 연마 공정을 실시하는 단계로 이루어짐을 특징으로 한다.
바람직하게, 상기 추가 화학적기계적 연마 공정시 상기 희생 질화막 하부의 상기 질화막을 200~500Å까지 제거하는 것을 특징으로 한다.
바람직하게, 상기 (e) 단계에서 인산용액을 사용하여 상기 질화막 및 희생 질화막을 제거하는 것을 특징으로 한다.
바람직하게, 상기 (f)단계는 전면에 절연막을 증착하여 상기 희생 산화막이 제거된 부분을 상기 절연막으로 채우는 단계와, 상기 절연막을 에치백하여 상기 질화막 제거로 노출된 측면에 절연막 스페이서를 형성하는 단계로 이루어짐을 특징으로 한다.
바람직하게, 상기 절연막을 50~300Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 절연막을 질화막 또는 산화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 (f) 단계 이후 (g) 단계를 실시하기 전에 콘택 영역의 층간절연막과 희생 질화막을 제거하여 콘택홀을 형성하는 단계를 더 포함하며, 상기 (g) 단계에서 상기 텅스텐 게이트 형성시 상기 콘택홀내에 텅스텐을 매립하여 콘택을 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명의 제 1 실시예에 따른 반도체 소자 제조를 위해서는 먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널 산화막(11)과 플로팅 게이트용 제 1 폴리실리콘막(12)과 층간유전막(13)과 컨트롤 게이트용 제 2 폴리실리콘막(14)과 질화막(15)을 차례로 형성하고, 상기 질화막(15)상에 하드마스크막(16)을 형성한다.
상기 질화막(15)은 500~2000Å의 두께로 형성하고, 상기 하드마스크막(16)은 500~2000Å의 두께의 알파 카본막으로 형성하는 것이 바람직하다.
알파 카본막으로 구성되는 하드마스크막(16)은 상기 터널 산화막(11), 제 1 폴리실리콘막(12), 층간유전막(13), 제 2 폴리실리콘막(14) 및 질화막(15)에 대하여 4 내지 10 정도의 식각 선택비를 갖는 물질로, 이후 게이트 식각 공정시 상기 질화막(15)의 두께를 균일하게 유지시키는 역할을 한다.
이어, 상기 하드마스크막(16)상에 포토레지스트(PR)를 도포하고 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다.
그런 다음, 도 1b에 도시하는 바와 같이 상기 패터닝된 포토레지스트(PR)를 식각 마스크로 하는 식각 공정으로 상기 하드마스크막(16)을 패터닝한 후, 상기 포토레지스트(PR)를 제거한다.
그리고 나서, 도 1c에 도시하는 바와 같이 상기 패터닝된 하드마스크막(16)을 마스크로 상기 질화막(15)과 제 2 폴리실리콘막(14)과 층간유전막(13)과 제 1 폴리실리콘막(12)과 터널 산화막(11)을 식각하여 폴리 게이트(17)를 형성한다. 상기 하드마스크막(16)은 하부 피식각층에 대하여 4~10 정도의 식각 선택비를 가지므로 상기 폴리 게이트 식각 공정시 식각 마진을 충분히 확보할 수 있다.
상기 폴리 게이트 식각 공정시 상기 하드마스크막(16)도 함께 식각되게 되며, 일부는 식각되지 않고 질화막(15)상에 잔류하게 된다.
이어, 산소 플라즈마(O2 plasma)를 사용하여 잔류 하드마스크막(16)을 제거한다.
그런 다음, 전면에 소오스 및 드레인 불순물 이온을 주입하여 상기 폴리 게이트(17) 양측 반도체 기판(10)내에 소오스 및 드레인 접합(미도시)을 형성한다.
그리고, 도 1d에 도시하는 바와 같이 전면에 산화막(18)을 증착하고 에치백(etchback)하여 콘택 형성 영역의 폴리 게이트(17) 측면에 스페이서(18a)를 형성한다.
상기 에치백 공정시 폴리 게이트(17)간 간격이 좁은 부분에서는 산화막(18)이 식각되지 않고 그대로 남게 되는 반면, 게이트(17)간 간격이 넓은 콘택 영역에서는 산화막(18) 식각이 진행되어 스페이서(18a)가 형성되게 된다.
이어, 반도체 기판(10)의 전표면상에 희생 질화막(19)을 증착한 후, 도 1e에 도시하는 바와 같이 전면에 HDP(High Density Plasma) 산화막을 증착하여 층간절연막(20)을 형성한다.
그런 다음, 도 1f에 도시하는 바와 같이 LSS(Low Selective Slurry) 및 HSS(High Selective Slurry)를 이용하여 상기 희생 질화막(19)이 노출되도록 상기 층간절연막(20)을 CMP하고, 계속해서 상기 폴리 게이트(17) 위에 형성된 희생 질화막(19)이 제거될 수 있도록 오버(over) CMP를 실시한다.
상기 오버 CMP시 상기 폴리 게이트(17) 상의 희생 질화막(19)이 완전히 제거될 수 있도록 희생 질화막(19) 하부의 질화막(15)을 200~500Å 까지 제거한다.
이어서, 도 1g에 도시하는 바와 같이 인산(H3PO4) 용액에 딥 아웃(dip out)하여 상기 질화막(15)을 제거하여 상기 산화막(18)의 상부 측면을 노출시킨다. 이 때, 희생 질화막(19)의 상부도 일정 두께 제거되어 홈(21)이 형성되게 된다.
그런 다음, 도 1h에 도시하는 바와 같이 전면에 50~300Å의 두께로 질화막 또는 산화막을 증착하여 절연막을 형성하고 상기 절연막을 블랭킷 에치하여 상기 노출된 산화막(18) 측면에 절연막 측벽(22)을 형성하고, 절연막으로 상기 홈(21)을 채운다.
이어, 도 1i에 도시하는 바와 같이 전면에 배리어막과 텅스텐막을 차례로 증착하고, 상기 산화막(18) 및 층간절연막(20)이 노출되도록 전면을 CMP하여 텅스텐 게이트(23)를 형성한다.
상기 텅스텐막 증착시 CVD(Chemical Vapor Deposition), PNL(Pulsed Nucleation Layer), ALD(Atomic Layer Deposition) 방법 중 어느 하나를 사용하고, 상기 배리어막으로는 WN막, Ti/TiN막, Ta/TaN막 중 어느 하나를 사용하는 것이 좋다.
이로써, 제 2 폴리실리콘막(14)과 텅스텐 게이트(23)로 구성되는 컨트롤 게이트가 완성된다.
이후, 도면에는 도시하지 않았지만 전면에 상부 층간절연막을 형성하고 사진 식각 공정으로 상기 콘택 영역의 반도체 기판(10)이 노출되도록 상기 상부 층간절연막과 층간절연막(20)과 희생 질화막(19)을 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀내에 도전막을 매립하여 소오스 콘택을 형성한다.
이상으로 본 발명의 제 1 실시예에 따른 반도체 소자 제조를 완료한다.
도 2a 내지 도 2j는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도이다.
상기 제 2 실시예와 상기 제 1 실시예의 차이점은 상기 제 1 실시예에서는 텅스텐 게이트를 형성한 이후에 소오스 콘택을 형성하는 반면, 제 2 실시예에서는 텅스텐 게이트와 소오스 콘택을 동시에 형성한다는 점이다.
절연막 측벽(22)을 형성하기까지의 공정(도 2a 내지 도 2h 참조)은 상기 제 1 실시예의 도 1a 내지 도 1h에 도시된 공정과 동일하므로, 별도의 설명은 생략한다.
도 2a 내지 도 2h에 도시된 공정들을 완료한 후에는 도 2i에 도시하는 바와 같이 사진 식각 공정으로 콘택 영역의 층간절연막(20)과 희생 질화막(19)을 선택적으로 식각하여 소오스 콘택홀(24)을 형성한다.
그런 다음, 도 2j에 도시하는 바와 같이 전면에 배리어막과 텅스텐막을 증착하고 상기 산화막(18) 및 층간절연막(20)이 노출되도록 전면을 CMP하여 상기 제 2 폴리실리콘막(14)상에 텅스텐 게이트(23)를 형성하고, 상기 소오스 콘택홀(24)내에 소오스 콘택(25)을 형성한다.
상기 텅스텐막 증착시 CVD(Chemical Vapor Deposition), PNL(Pulsed Nucleation Layer), ALD(Atomic Layer Deposition) 방법 중 어느 하나를 사용하고, 상기 배리어막으로는 WN막, Ti/TiN막, Ta/TaN막 중 어느 하나를 사용하는 것이 좋다.
그런 다음, 후속 공정 진행을 위하여 상부 층간절연막(26)을 형성한다.
이상으로, 본 발명의 제 2 실시예에 따른 반도체 소자 제조를 완료한다.
이 같이, 제 2 실시예에서는 제 1 실시예와 달리 텅스텐 게이트와 소오스 콘택을 동시에 형성할 수 있으므로 공정 스텝수를 줄일 수 있는 효과가 있다.
또한, 텅스텐막 CMP시 게이트 패턴간 간격이 넓은 콘택 영역에 소오스 콘택이 위치되어, 기판 전체적으로 텅스텐막이 균일한 분포를 이루게 된다. 따라서, 텅스텐막 CMP 공정시 글로벌 평탄화를 이룰 수 있다.
이상의 실시예에서는 플래쉬 메모리 소자 제조방법에 대해서만 언급하였으나, 본 발명은 플래쉬 메모리 소자 제조에 한정되는 것이 아니라 텅스텐 게이트를 갖는 모든 반도체 소자 제조에 적용 가능함을 밝혀 둔다.
본 발명은 다음과 같은 효과가 있다.
첫째, 알파 카본막을 하드마스크로 사용하여 질화막을 균일한 두께로 유지시킬 수 있으므로 질화막이 제거되는 부분에 형성되는 텅스텐 게이트의 두께 균일도를 향상시킬 수 있다.
둘째, 텅스텐 게이트를 균일한 두께로 형성할 수 있으므로 게이트 저항의 균일도를 향상시킬 수 있다.
셋째, 플로팅 게이트와 컨트롤 게이트간 오버랩 면적을 증가시킬 수 있으므로 커플링비를 향상시킬 수 있다. 따라서, 소자의 스피드를 향상시킬 수 있다.
넷째, 텅스텐 게이트를 형성하기 전에 스페이서를 형성하여 텅스텐 게이트의 고온 노출을 막을 수 있으므로 텅스텐 산화로 인한 소자 신뢰성 열화를 방지할 수 있다.
다섯째, 기존의 텅스텐 실리사이드에 비하여 낮은 저항을 갖는 텅스텐을 사용하므로 게이트 저항을 줄일 수 있다.
여섯째, 게이트 저항을 낮추기 위하여 게이트의 높이를 높이지 않아도 되므로 게이트간 간섭(Interference)을 줄일 수 있다.
일곱째, 텅스텐 게이트와 소오스 콘택을 동시에 형성할 수 있으므로 공정 스텝수를 감소시킬 수 있다.
여덟째, 텅스텐막 CMP시 게이트 패턴간 간격이 넓은 콘택 영역에 소오스 콘택이 위치되어, 기판 전체적으로 텅스텐막이 균일한 분포를 이루게 된다. 따라서, 텅스텐막 CMP 공정시 글로벌 평탄화를 이룰 수 있다.
Claims (13)
- (a) 반도체 기판상에 게이트 산화막과 폴리실리콘막과 질화막을 형성하고 이들을 패터닝하여 폴리 게이트를 형성하는 단계;(b) 상기 폴리 게이트 측면에 스페이서를 형성하는 단계;(c) 상기 스페이서를 포함한 전체 표면상에 희생 질화막을 형성하고 전면에 층간절연막을 형성하는 단계;(d) 상기 질화막이 노출되도록 상기 층간절연막과 상기 폴리 게이트상에 형성된 희생 질화막을 평탄 제거하는 단계;(e) 상기 질화막을 제거함과 동시에 상기 희생 질화막 상부를 제거하는 단계;(f) 상기 질화막의 제거로 노출된 측면에 절연막 스페이서를 형성하고 상기 희생 질화막이 제거된 부분에 절연막을 채우는 단계; 및(g) 상기 질화막이 제거된 부분에 텅스텐 게이트를 형성하는 단계를 포함하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 폴리 게이트를 형성하는 단계는상기 질화막상에 하드마스크를 형성하는 단계;상기 하드마스크를 패터닝하는 단계;상기 패터닝된 하드마스크를 마스크로 상기 질화막과 폴리실리콘막과 게이트 산화막을 식각하는 단계; 및상기 하드마스크막을 제거하는 단계로 이루어짐을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 2항에 있어서,상기 하드마스크막은 알파 카본막인 것을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 2항에 있어서,상기 하드마스크막을 500~2000Å의 두께로 형성하는 것을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 2항에 있어서,상기 하드마스크막을 산소 플라즈마를 이용하여 제거하는 것을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 질화막을 500~2000Å의 두께로 형성하는 것을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (d) 단계는 상기 희생 질화막이 노출되도록 화학적기계적연마 공정으로 상기 층간절연막을 평탄 제거하는 단계; 및상기 폴리 게이트상에 형성된 희생 질화막이 완전히 제거되도록 추가 화학적기계적 연마 공정을 실시하는 단계로 이루어짐을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 7항에 있어서,상기 추가 화학적기계적 연마 공정시 상기 희생 질화막 하부의 상기 질화막을 200~500Å 까지 제거하는 것을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (e) 단계에서 인산용액을 사용하여 상기 질화막 및 희생 질화막을 제거하는 것을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (f)단계는 전면에 절연막을 증착하여 상기 희생 질화막이 제거된 부분을 상기 절연막으로 채우는 단계; 및상기 절연막을 에치백하여 상기 질화막 제거로 노출된 측면에 절연막 스페이서를 형성하는 단계로 이루어짐을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 10항에 있어서,상기 절연막을 50~300Å의 두께로 형성하는 것을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 10항에 있어서,상기 절연막을 질화막 또는 산화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (f) 단계 이후 (g) 단계를 실시하기 전에 콘택 영역의 층간절연막과 희생 질화막을 제거하여 콘택홀을 형성하는 단계를 더 포함하며, 상기 (g) 단계에서 상기 텅스텐 게이트 형성시 상기 콘택홀내에 텅스텐을 매립하여 콘택을 형성하는 것을 특징으로 하는 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법.
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