JP5160738B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP5160738B2 JP5160738B2 JP2005363477A JP2005363477A JP5160738B2 JP 5160738 B2 JP5160738 B2 JP 5160738B2 JP 2005363477 A JP2005363477 A JP 2005363477A JP 2005363477 A JP2005363477 A JP 2005363477A JP 5160738 B2 JP5160738 B2 JP 5160738B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- nitride film
- manufacturing
- semiconductor device
- tungsten
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 150000004767 nitrides Chemical class 0.000 claims description 72
- 229910052721 tungsten Inorganic materials 0.000 claims description 49
- 239000010937 tungsten Substances 0.000 claims description 49
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 27
- 239000011229 interlayer Substances 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 239000010410 layer Substances 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 238000009827 uniform distribution Methods 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Description
本発明は、半導体素子の製造方法に係り、特に、タングステンゲート電極を有する半導体素子の製造方法に関するものである。
半導体メモリ素子の一つであるフラッシュメモリ素子は、電源が遮断された状態でもメモリセルに保存された情報が消滅されない特性を持つ。したがって、コンピュータに使用されるメモリカードなどに広く用いられている。
フラッシュメモリ素子の単位セルとして、フローティングゲート用導電膜とコントロールゲート用導電膜が順次積層された構造を持つメモリセルが公知されている。前記フローティングゲート用導電膜とコントロールゲート用導電膜としてポリシリコンが広く用いられており、特にコントロールゲート用導電膜としてポリシリコン膜とタングステンシリサイド（ＷＳｉＸ）の二重構造が主に用いられている。
ところが、フラッシュメモリ素子の集積度が増加するにつれてポリシリコン膜／タングステンシリサイド膜の構造では抵抗の確保が難しく、抵抗確保のために厚さを増加させる場合、イントラキャパシタンスが増加してゲート間の干渉が大きくなるという問題がある。
そこで、前記タングステンシリサイド膜（ＷＳｉＸ）の代わりにバリア膜としてのタングステンナイトライド（ＷＮ）膜とタングステン（Ｗ）膜を積層した後、ＲＩＥ方式で前記タングステン膜と前記タングステンナイトライド膜と下部層をエッチングしてゲートを形成する方法が導入された。
このようにＲＩＥ法でゲートを形成する場合、ゲート形成完了の後、ゲート側壁にスペーサ形成の際にタングステンが酸化することによりスペーサの蒸着に難しさがあり、熱的マージンの不足によりゲートの信頼性が劣化するという問題が発生する。
このため、ＲＩＥ法に代えるダマシン(damascene：ダマスコ織風の波紋)方法が提案された。
ダマシン方法は、半導体基板上にトンネル酸化膜とフローティングゲート用ポリシリコン膜と層間誘電膜を形成し、フォトエッチング工程によって層間誘電膜とフローティングゲート用ポリシリコン膜とトンネル酸化膜をパターニングした後、全面を覆う層間絶縁膜を形成し、前記層間絶縁膜に前記層間誘電膜を露出させるトレンチを形成した後、前記トレンチ内にコントロールゲート用ポリシリコン膜とバリア膜とタングステン膜を蒸着し、前記層間絶縁膜が露出するように全面をＣＭＰ（化学機械的研磨）してゲートを形成する方法である。
ところが、前記トレンチエッチングの際にミスアラインが発生する場合、フローティングゲートとコントロールゲート間のカップリング比が減少するので、素子のスピードが低下し、素子動作に必要な電圧が高くなるという問題点がある。
また、メモリ素子の高集積化やゲート幅の減少に伴って前記トレンチの幅も減少するが、狭いトレンチ内にコントロールゲート用ポリシリコン膜とバリア膜を形成した後、タングステン膜を蒸着しなければならないので、タングステン膜のギャップフィル特性に非常に劣るという問題点がある。
本発明の目的は、ゲート抵抗およびゲート間の干渉を減らすことが可能なタングステンゲート電極を有する半導体素子の製造方法を提供することにある。
また、本発明の別の目的は、タングステンの高温露出を防止してタングステン酸化による素子信頼性の劣化を防止することにある。
上記目的を達成するために、本発明は、（ａ）半導体基板上にゲート酸化膜とポリシリコン膜と窒化膜を形成し、これらをパターニングしてポリゲートを形成する工程と、（ｂ）前記ポリゲートの側面にスペーサを形成する工程と、（ｃ）前記全表面上に犠牲窒化膜を形成し、全面に層間絶縁膜を形成する工程と、（ｄ）前記窒化膜が露出するように、前記層間絶縁膜と前記ポリゲート上に形成された犠牲窒化膜を平坦除去する工程と、（ｅ）前記窒化膜を除去すると同時に、前記犠牲窒化膜の上部を除去する工程と、（ｆ）前記窒化膜の除去により露出した側面に窒化膜スペーサを形成し、前記犠牲窒化膜が除去された部分に絶縁膜を充填する工程と、（ｇ）前記窒化膜が除去された部分にタングステンゲートを形成する工程とを含む、タングステンゲート電極を有する半導体素子の製造方法を提供する。
好ましくは、前記ポリゲートを形成する工程は、前記窒化膜上にハードマスクを形成する工程と、前記ハードマスクをパターニングする工程と、前記パターニングされたハードマスクをマスクとして前記窒化膜とポリシリコン膜とゲート酸化膜をエッチングする工程と、前記ハードマスク膜を除去する工程とからなることを特徴とする。
好ましくは、前記ハードマスク膜は、アルファカーボン膜であることを特徴とする。
好ましくは、前記ハードマスク膜を５００Å〜２０００Åの厚さに形成することを特徴とする。
好ましくは、前記ハードマスク膜を酸素プラズマを用いて除去することを特徴とする。
好ましくは、前記窒化膜を５００Å〜２０００Åの厚さに形成することを特徴とする。
好ましくは、前記（ｄ）工程は、前記犠牲窒化膜が露出するように化学的機械的研磨工程で前記層間絶縁膜を平坦除去する工程と、前記ポリゲート上に形成された犠牲窒化膜が完全に除去されるように更なる化学的機械的研磨工程を行う工程とからなることを特徴とする。
好ましくは、前記更なる化学的機械的研磨（ＣＭＰ）工程の際に前記犠牲窒化膜の下部の前記窒化膜を２００Å〜５００Åまで除去することを特徴とする。
好ましくは、前記（ｅ）工程でリン酸溶液を用いて前記窒化膜および前記犠牲窒化膜を除去することを特徴とする。
好ましくは、前記（ｆ）工程は、全面に窒化膜を蒸着し、前記犠牲窒化膜が除去された部分を前記窒化膜で充填する工程と、前記窒化膜をエッチバックし、前記窒化膜の除去により露出した側面に窒化膜スペーサを形成する工程とからなることを特徴とする。
好ましくは、前記絶縁膜を５０Å〜３００Åの厚さに形成することを特徴とする。
好ましくは、前記絶縁膜を窒化膜または酸化膜を用いて形成することを特徴とする。
好ましくは、前記（ｆ）工程の後、（ｇ）工程を行う前に、コンタクト領域の層間絶縁膜と犠牲窒化膜を除去してコンタクトホールを形成する工程をさらに含み、前記（ｇ）工程で前記タングステンゲート形成の際に前記コンタクトホール内にタングステンを埋め立ててコンタクトを形成することを特徴とする。
本発明は、次の効果がある。
１）タングステンゲートを均一な厚さに形成することができるので、ゲート抵抗の均一度を向上させることができる。
２）タングステンゲートを形成する前に、スペーサを形成してタングステンゲートの高温露出を防ぐことができるので、タングステン酸化による素子信頼性の劣化を防止することができる。
３）既存のタングステンシリサイドに比べて低い抵抗を有するタングステンを使用するので、ゲート抵抗を減らすことができる。
４）ゲート抵抗を低めるためにゲートの高さを高めなくてもよいので、ゲート間の干渉を減らすことができる。
５）タングステンゲートとソースコンタクトを同時に形成することができるので、工程のステップ数を減少させることができる。
６）タングステン膜のＣＭＰの際にゲートパターン間の間隔が広いコンタクト領域にソースコンタクトが位置し、基板全体的にタングステン膜が均一な分布をなす。したがって、タングステン膜のＣＭＰ工程の際にグローバル平坦化を実現することができる。
以下、添付図面を参照して本発明の好適な実施形態を詳細に説明する。ところが、これらの実施形態は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施形態は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。なお、本発明の範囲は、特許請求の範囲によって理解されるべきである。
図１〜図３は、本発明の第１の実施形態に係る半導体素子の製造工程断面図である。
本実施形態に係る半導体素子のためには、まず、図１（ａ）に示すように、半導体基板１０上にトンネル酸化膜１１、フローティングゲート用第１ポリシリコン膜１２、層間誘電膜１３、コントロールゲート用第２ポリシリコン膜１４および窒化膜１５を順次形成し、前記窒化膜１５上にハードマスク膜１６を形成する。
前記窒化膜１５は５００Å〜２０００Åの厚さに形成し、前記ハードマスク膜１６は厚さ５００Å〜２０００Åのアルファカーボン膜で形成することが好ましい。
アルファカーボン膜からなるハードマスク膜１６は、前記トンネル酸化膜１１、第１ポリシリコン膜１２、層間誘電膜１３、第２ポリシリコン膜１４および窒化膜１５に対して４〜１０程度のエッチング選択比を持つ物質であって、以後のゲートエッチング工程の際に前記窒化膜１５の厚さを均一に維持させる役割をする。
次に、前記ハードマスク膜１６上にフォトレジストＰＲを塗布し、露光および現像工程で前記フォトレジストＰＲをパターニングする。
その後、図１（ｂ）に示すように、前記パターニングされたフォトレジストＰＲをエッチングマスクとするエッチング工程で前記ハードマスク膜１６をパターニングした後、前記フォトレジストＰＲを除去する。
その後、図１（ｃ）に示すように、前記パターニングされたハードマスク膜１６をマスクとして前記窒化膜１５、第２ポリシリコン膜１４、層間誘電膜１３、第１ポリシリコン膜１２およびトンネル酸化膜１１をエッチングしてポリゲート１７を形成する。前記ハードマスク膜１６は、下部の被エッチング層に対して４〜１０程度のエッチング選択比を持つので、前記ポリゲートエッチング工程の際にエッチングマージンを十分確保することができる。
前記ポリゲートエッチング工程の際に前記ハードマスク膜１６も共にエッチングされ、一部はエッチングされないで窒化膜１５上に残留する。
次に、酸素プラズマ(Ｏ２plasma)を用いて残留ハードマスク膜１６を除去する。
その次、全面にソースおよびドレイン不純物イオンを注入して前記ポリゲート１７の両側の半導体基板１０内にソースおよびドレイン接合（図示せず）を形成する。
その後、図２（ａ）に示すように、全面に酸化膜１８を蒸着した後、エッチバックしてコンタクト形成領域のポリゲート１７の側面にスペーサ１８ａを形成する。
前記エッチバック工程の際に、ポリゲート１７間の間隔が狭い部分では酸化膜１８がエッチングされないでそのまま残る反面、ゲート１７間の間隔が広いコンタクト領域では酸化膜１８のエッチングが行われてスペーサ１８ａが形成される。
次いで、半導体基板１０の全表面上に犠牲窒化膜１９を蒸着した後、図２（ｂ）に示すように、全面にＨＤＰ(High Density Plasma)酸化膜を蒸着して層間絶縁膜２０を形成する。
その後、図２（ｃ）に示すように、ＬＳＳ(Low Selective Slurry)およびＨＳＳ(High Selective Slurry)を用いて、前記犠牲窒化膜１９が露出するように前記層間絶縁膜２０をＣＭＰし、引き続き前記ポリゲート１７上に形成された犠牲窒化膜１９が除去できるようにオーバー(over)ＣＭＰを行う。
前記オーバーＣＭＰの際、ポリゲート１７上の犠牲窒化膜１９が完全に除去できるように、犠牲窒化膜１９の下部の窒化膜１５を２００Å〜５００Åまで除去する。
次に、図３（ａ）に示すように、リン酸（Ｈ３ＰＯ４）溶液にディップアウト(dip out)して前記窒化膜１５を除去することにより、前記酸化膜１８の上部側面を露出させる。この際、犠牲窒化膜１９の上部も一定の厚さだけ除去されて溝２１が形成される。
その後、図３（ｂ）に示すように、全面に５０Å〜３００Åの厚さに窒化膜または酸化膜を蒸着して絶縁膜を形成し、前記絶縁膜をブラケットエッチして、前記露出した酸化膜１８の側面に絶縁膜側壁２２を形成し、絶縁膜で前記溝２１を充填する。
次いで、図３（ｃ）に示すように、全面にバリア膜とタングステン膜を順次蒸着し、前記酸化膜１８および層間絶縁膜が露出するように全面をＣＭＰしてタングステンゲート２３を形成する。
前記タングステン膜の蒸着の際にＣＶＤ(Chemical Vapor Deposition)、ＰＮＬ(Pulsed Nucleation Layer)およびＡＬＤ(AtomicLayer Deposition)法のいずれか一つを使用し、前記バリア膜としてはＷＮ膜、Ｔｉ／ＴｉＮ膜、Ｔａ／ＴａＮ膜のいずれか一つを使用することがよい。
これにより、第２ポリシリコン膜１４とタングステンゲート２３からなるコントロールゲートが完成される。
その後、図面には示していないが、全面に上部層間絶縁膜を形成し、フォトエッチング工程によって前記コンタクト領域の半導体基板１０が露出するように前記上部層間絶縁膜と前記層間絶縁膜２０と前記犠牲窒化膜１９を選択的に除去してコンタクトホールを形成し、前記コンタクトホール内に導電膜を埋め立ててソースコンタクトを形成する。
以上、本発明の第１の実施形態に係る半導体素子の製造を完了する。
図４〜図７は本発明の第２の実施形態に係る半導体素子の製造工程断面図である。
前記第１の実施形態との差異点は、第１の実施形態においてはタングステンゲートを形成した後ソースコンタクトを形成する反面、この第２の実施形態ではタングステンゲートとソースコンタクトを同時に形成することにある。
絶縁膜側壁２２を形成するまでの工程（図４〜図６参照）は、前記第１の実施形態の図１〜図３に示した工程と同様なので、別途の説明は省略する。
図４〜図６に示す工程を完了後、図７（ａ）に示すように、フォトエッチング工程によってコンタクト領域の層間絶縁膜２０と犠牲窒化膜１９を選択的にエッチングしてソースコンタクトホール２４を形成する。
その後、図７（ｂ）に示すように、全面にバリア膜とタングステン膜を蒸着し、前記酸化膜１８および層間絶縁膜２０が露出するように全面をＣＭＰして前記第２ポリシリコン膜１４上にタングステンゲート２３を形成し、前記ソースコンタクトホール２４内にソースコンタクト２５を形成する。
前記タングステン膜の蒸着の際にＣＶＤ、ＰＮＬおよびＡＬＤ法のいずれか一つを使用し、前記バリア膜としてはＷＮ膜、Ｔｉ／ＴｉＮ膜およびＴａ／ＴａＮ膜のいずれか一つを使用することがよい。
その後、後続工程を進むために、上部層間絶縁膜２６を形成する。以上、本発明の第２の実施形態に係る半導体素子の製造を完了する。
このように、第２の実施形態では、第１の実施形態とは異なり、タングステンゲートとソースコンタクトを同時に形成することができるので、工程のステップ数を減らすことができるという効果がある。
また、タングステン膜のＣＭＰの際にゲートパターン間の間隔が広いコンタクト領域にソースコンタクトが位置し、基板全体的にタングステン膜が均一な分布をなす。したがって、タングステン膜のＣＭＰ工程の際にグローバル平坦化を実現することができる。
以上の実施例ではフラッシュメモリ素子の製造方法についてのみ言及したが、本発明は、フラッシュメモリ素子の製造に限定されるのではなく、タングステンゲートを有する全ての半導体素子の製造に適用可能であることを明かしておく。
１７ ポリゲート
１９ 犠牲窒化膜
２２ 絶縁膜側壁
２３ タングステンゲート
２５ ソースコンタクト
１９ 犠牲窒化膜
２２ 絶縁膜側壁
２３ タングステンゲート
２５ ソースコンタクト
Claims (13)
- （ａ）半導体基板上にゲート酸化膜とポリシリコン膜と窒化膜を形成し、これらをパターニングしてポリゲートを形成する工程と、
（ｂ）前記ポリゲートの側面にスペーサを形成する工程と、
（ｃ）前記全表面上に犠牲窒化膜を形成し、全面に層間絶縁膜を形成する工程と、
（ｄ）前記窒化膜が露出するように、前記層間絶縁膜と前記ポリゲート上に形成された犠牲窒化膜を平坦除去する工程と、
（ｅ）前記窒化膜を除去すると同時に、前記犠牲窒化膜の上部を除去する工程と、
（ｆ）前記窒化膜の除去により露出した側面に窒化膜スペーサを形成し、前記犠牲窒化膜が除去された部分に絶縁膜を充填する工程と、
（ｇ）前記窒化膜が除去された部分にタングステンゲートを形成する工程とを含むことを特徴とするタングステンゲート電極を有する半導体素子の製造方法。 - 前記ポリゲートを形成する工程は、
前記窒化膜上にハードマスクを形成する工程と、
前記ハードマスクをパターニングする工程と、
前記パターニングされたハードマスクをマスクとして前記窒化膜と前記ポリシリコン膜と前記ゲート酸化膜をエッチングする工程と、
前記ハードマスク膜を除去する工程とからなることを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記ハードマスク膜は、アルファカーボン膜であることを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記ハードマスク膜を５００Å〜２０００Åの厚さに形成することを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記ハードマスク膜を酸素プラズマを用いて除去することを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記窒化膜を５００Å〜２０００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記（ｄ）工程は、
前記犠牲窒化膜が露出するように化学的機械的研磨工程で前記層間絶縁膜を平坦除去する工程と、
前記ポリゲート上に形成された犠牲窒化膜が完全に除去されるように更なる化学的機械的研磨工程を行う工程とからなることを特徴とする請求項１に記載のタングステンゲート電極を有する半導体素子の製造方法。 - 前記更なる化学的機械的研磨工程の際に前記犠牲窒化膜の下部の前記窒化膜を２００Å〜５００Åまで除去することを特徴とする請求項７に記載のタングステンゲート電極を有する半導体素子の製造方法。
- 前記（ｅ）工程でリン酸溶液を用いて前記窒化膜および前記犠牲窒化膜を除去することを特徴とする請求項１に記載のタングステンゲート電極を有する半導体素子の製造方法。
- 前記（ｆ）工程は、
全面に窒化膜を蒸着し、前記犠牲窒化膜が除去された部分を前記窒化膜を充填する工程と、
前記窒化膜をエッチバックし、前記窒化膜の除去により露出した側面に窒化膜スペーサを形成する工程と、
からなることを特徴とする請求項１に記載のタングステンゲート電極を有する半導体素子の製造方法。 - 前記絶縁膜を５０Å〜３００Åの厚さに形成することを特徴とする請求項１０に記載のタングステンゲート電極を有する半導体素子の製造方法。
- 前記絶縁膜を窒化膜または酸化膜を用いて形成することを特徴とする請求項１０に記載のタングステンゲート電極を有する半導体素子の製造方法。
- 前記（ｆ）工程の後、（ｇ）工程を行う前に、コンタクト領域の層間絶縁膜と犠牲窒化膜を除去してコンタクトホールを形成する工程をさらに含み、前記（ｇ）工程で前記タングステンゲート形成の際に前記コンタクトホール内にタングステンを埋め立ててコンタクトを形成することを特徴とする請求項１に記載のタングステンゲート電極を有する半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050044219A KR100672153B1 (ko) | 2005-05-25 | 2005-05-25 | 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법 |
| KR10-2005-0044219 | 2005-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006332584A JP2006332584A (ja) | 2006-12-07 |
| JP5160738B2 true JP5160738B2 (ja) | 2013-03-13 |
Family
ID=37443841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005363477A Expired - Fee Related JP5160738B2 (ja) | 2005-05-25 | 2005-12-16 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7390714B2 (ja) |
| JP (1) | JP5160738B2 (ja) |
| KR (1) | KR100672153B1 (ja) |
| CN (1) | CN100492605C (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672164B1 (ko) * | 2005-12-20 | 2007-01-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100672721B1 (ko) * | 2005-12-29 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리의 제조방법 |
| KR100822592B1 (ko) | 2007-03-23 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
| US8105948B2 (en) * | 2008-02-14 | 2012-01-31 | Magic Technologies, Inc. | Use of CMP to contact a MTJ structure without forming a via |
| KR100972713B1 (ko) * | 2008-04-08 | 2010-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8211762B1 (en) * | 2009-07-30 | 2012-07-03 | Micron Technology, Inc. | Non-volatile memory |
| CN102530831B (zh) * | 2010-12-27 | 2014-05-21 | 上海丽恒光微电子科技有限公司 | Mems器件的制作方法 |
| US9768070B1 (en) * | 2016-05-20 | 2017-09-19 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126757A (ja) * | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3602722B2 (ja) * | 1997-06-30 | 2004-12-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH1140780A (ja) * | 1997-07-17 | 1999-02-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3530104B2 (ja) * | 2000-04-19 | 2004-05-24 | 沖電気工業株式会社 | 半導体集積回路装置の製造方法 |
| FR2810157B1 (fr) * | 2000-06-09 | 2002-08-16 | Commissariat Energie Atomique | Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene |
| US6888198B1 (en) * | 2001-06-04 | 2005-05-03 | Advanced Micro Devices, Inc. | Straddled gate FDSOI device |
| KR100393229B1 (ko) | 2001-08-11 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬된 게이트 구조를 포함하는 불휘발성 메모리장치 제조 방법 및 이에 의한 불휘발성 메모리 장치 |
| JP2005045053A (ja) * | 2003-07-23 | 2005-02-17 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR100672762B1 (ko) * | 2003-10-29 | 2007-01-22 | 주식회사 하이닉스반도체 | 리버스 게이트 공정을 이용한 반도체소자의 제조 방법 |
| US7052972B2 (en) * | 2003-12-19 | 2006-05-30 | Micron Technology, Inc. | Method for forming sublithographic features during the manufacture of a semiconductor device and a resulting in-process apparatus |
-
2005
- 2005-05-25 KR KR1020050044219A patent/KR100672153B1/ko not_active IP Right Cessation
- 2005-12-06 US US11/164,804 patent/US7390714B2/en active Active
- 2005-12-16 JP JP2005363477A patent/JP5160738B2/ja not_active Expired - Fee Related
- 2005-12-23 CN CNB2005101362250A patent/CN100492605C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060122172A (ko) | 2006-11-30 |
| KR100672153B1 (ko) | 2007-01-19 |
| JP2006332584A (ja) | 2006-12-07 |
| US20060270152A1 (en) | 2006-11-30 |
| US7390714B2 (en) | 2008-06-24 |
| CN100492605C (zh) | 2009-05-27 |
| CN1870231A (zh) | 2006-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5160738B2 (ja) | 半導体素子の製造方法 | |
| US20090212345A1 (en) | Semiconductor Device and Method for Manufacturing the Same | |
| JP2002016154A (ja) | 半導体装置及びその製造方法 | |
| JP2006190945A (ja) | 半導体素子のランディングプラグコンタクト形成方法 | |
| TWI582841B (zh) | 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置 | |
| JP2005175420A (ja) | Ｎａｎｄフラッシュ素子の製造方法 | |
| US20090068829A1 (en) | Method of manufacturing semiconductor device | |
| JP2005064506A (ja) | 自己整列型１ビットｓｏｎｏｓセル及びその形成方法 | |
| KR100941865B1 (ko) | 반도체 소자의 제조방법 | |
| KR100580118B1 (ko) | 반도체 소자의 게이트 전극 패턴 형성방법 | |
| KR20100008942A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100830591B1 (ko) | 개구부들을 포함하는 반도체 소자의 형성 방법 | |
| US20070134877A1 (en) | Method of forming gate of flash memory device | |
| JPH11330431A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2009049138A (ja) | 半導体装置の製造方法 | |
| KR100894771B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100639467B1 (ko) | 플래시 메모리 소자의 소자 분리 영역 형성 방법 | |
| KR100314809B1 (ko) | 반도체 소자의 대머신 게이트 형성방법 | |
| KR101002519B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100597090B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100612566B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100772677B1 (ko) | 반도체 소자의 제조방법 | |
| KR100547247B1 (ko) | 반도체 메모리 소자 제조방법 | |
| KR100875048B1 (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081006 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121015 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121213 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151221 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |