KR100772677B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100772677B1
KR100772677B1 KR1020050054610A KR20050054610A KR100772677B1 KR 100772677 B1 KR100772677 B1 KR 100772677B1 KR 1020050054610 A KR1020050054610 A KR 1020050054610A KR 20050054610 A KR20050054610 A KR 20050054610A KR 100772677 B1 KR100772677 B1 KR 100772677B1
Authority
KR
South Korea
Prior art keywords
film
contact plug
semiconductor device
forming
manufacturing
Prior art date
Application number
KR1020050054610A
Other languages
English (en)
Other versions
KR20060134705A (ko
Inventor
김재홍
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050054610A priority Critical patent/KR100772677B1/ko
Publication of KR20060134705A publication Critical patent/KR20060134705A/ko
Application granted granted Critical
Publication of KR100772677B1 publication Critical patent/KR100772677B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 드레인 컨택 플러그와 금속배선 간의 비접속을 방지하여 소자의 동작 신뢰성을 향상시킬 수 있는 낸드 플래시 메모리 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 제1 컨택홀이 형성된 제1 층간 절연막이 형성된 기판을 제공하는 단계와, 상기 제1 컨택홀 내부에 고립되도록 제1 컨택 플러그를 형성하는 단계와, 상기 제1 컨택홀 내측벽의 일부가 노출되도록 상기 제1 컨택 플러그를 리세스시키는 단계와, 리세스된 상기 제1 컨택 플러그 상부에 접착층을 형성하는 단계와, 상기 제1 층간 절연막을 식각하여 제2 컨택홀을 형성하는 단계와, 상기 제2 컨택홀에 의해 형성된 단차를 따라 배리어막을 증착하는 단계와, 상기 제2 컨택홀 내부에 고립되도록 상기 배리어막 상부에 제2 컨택 플러그를 형성하는 단계와, 상기 제2 컨택 플러그를 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막을 식각하여 상기 제2 컨택 플러그와 상기 접착층을 노출시키는 단계와, 상기 제2 층간 절연막 내부에 상기 제2 컨택 플러그 및 상기 접착층과 각각 접속되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 낸드 플래시 메모리 소자, 드레인 컨택 플러그, 소스 컨택 플러그, 배리어막, 금속배선

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 낸드(NAND) 플래시 메모리 소자의 금속배선 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자의 금속배선 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 111 : 기판 2, 112 : 플로팅 게이트
3, 113 : 유전체막 4, 114 : 컨트롤 게이트
5, 115 : 텅스텐 실리사이드층 6, 116 : 하드 마스크
7, 117 : 게이트 전극 8, 118 : ILD막
119 : 폴리 실리콘막 9, 119a : 드레인 컨택 플러그
10, 122 : 배리어막 11, 120 : TiSix
121a : 접착층(TiAlN) 12, 123 : 텅스텐
12a, 123a : 소스 컨택 플러그 13, 124 : ILD막
14, 125 : 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 0.60㎛ 테크놀로지(technology) 이하의 낸드(NAND) 플래시 메모리 소자의 금속배선 형성방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 낸드 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold Voltage, Vt)을 제어함으로써 이루어진다.
낸드 플래시 메모리 소자에서는 금속배선을 통해 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층, 예컨대 접합영역인 소스 영역 및 드레인 영역으로 전달하는 역할을 수행하는데, 금속배선과 이러한 소스 및 드레인 영역을 전기적으로 접속시키기 위해서 컨택 플러그(contact plug)가 필요하게 된다.
낸드 플래시 메모리 소자에서 컨택 플러그로는 크게 소오스 컨택 플러그(SouRce ConTact Plug, SRCT)와 드레인 컨택 플러그(DRain CoTact Plug, DRCT)가 있다. 소오스 컨택 플러그는 액티브 영역에 형성된 소스 영역과 상부 금속배선을 연결시키고, 드레인 컨택 플러그는 드레인 영역과 상부 금속배선을 전기적으로 연결시킨다.
도 1a 내지 도 1c는 종래기술에 따른 낸드 플래시 메모리 소자의 컨택 플러그 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서, 동일 참조번호는 동일 요소이다.
먼저, 도 1a에 도시된 바와 같이, 게이트 전극(7)과 소스 및 드레인 영역(미도시)이 형성된 기판(1)을 제공한다. 여기서, 게이트 전극(7)은 터널 산화막(미도시), 플로팅 게이트(2), 유전체막(3), 컨트롤 게이트(4), 텅스텐 실리사이드층(5) 및 하드 마스크(6)를 포함한다.
이어서, 게이트 전극(7)을 포함하는 전체 구조 상부에 HDP(High Density Plasma) 산화막으로 ILD(Inter Layer Dielectric)막(8)을 증착한 후 드레인 컨택 마스크(미도시)를 이용한 식각공정을 실시하여 드레인 영역이 노출되는 드레인 컨택홀(미도시)을 형성한다.
이어서, 드레인 컨택홀이 매립되도록 폴리 실리콘막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 드레인 컨택홀 내부에 고립된 드레인 컨택 플러그(9)를 형성한다.
이어서, 소스 컨택 마스크(미도시)를 이용한 식각공정을 실시하여 소스 영역이 노출되는 소스 컨택홀(미도시)을 형성한 후 소스 컨택홀에 의해 형성된 단차를 따라 Ti/TiN막으로 이루어진 배리어막(barrier layer, 10)을 증착한 다음, 어닐공정을 실시한다.
한편, 동도면에서 도시된 바와 같이 배리어막(10)은 드레인 컨택 플러그(9) 상부에도 증착되는데, 이에 따라 배리어막(10) 증착 후 실시되는 어닐공정에 의해 드레인 컨택 플러그(9)의 폴리 실리콘막과 배리어막(10)의 Ti가 서로 반응하여 드레인 컨택 플러그(9)와 배리어막(10) 간의 계면에 TiSix(x는 자연수)층(12)이 형성된다. 여기서, TiSix층(12)을 형성하는 이유는 폴리 실리콘막과 베리어막(10) 간에 저항값을 감소시키기 위함이다. 즉, TiSix층(12)을 통해 폴리 실리콘막과 베리어막(10) 간에 오믹 컨택층(ohmic contact)이 형성되어 저항값을 크게 감소시킬 수 있다.
이어서, 소스 컨택홀이 매립되도록 텅스텐(12)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, CMP 공정을 실시하여 소스 컨택홀 내부 에 고립된 소스 컨택 플러그(12a)를 형성한 후 불필요한 잔류물을 제거하기 위한 세정공정을 실시한다.
이때, 드레인 컨택 플러그(9) 상부에 형성된 TiSix층(12)이 CMP 공정시 발생되는 디슁(dishing) 현상으로 일부 손실되고, 후속 세정공정에 의해 모두 제거된다. 이에 따라, 동도면에 도시된 바와 같이 드레인 컨택 플러그(9) 상부가 움푹 들어간 형상을 갖게 된다.
이어서, 도 1c에 도시된 바와 같이, 소스 컨택 플러그(12a)를 포함하는 전체 구조 상부에 ILD막(13)을 증착한 후 CMP 공정과 포토리소그래피(photolithography) 공정을 순차적으로 실시하여 드레인 컨택 플러그(9) 및 소스 컨택 플러그(12a)를 노출시킨 다음, 금속물질을 증착한 후 CMP 공정을 실시하여 금속배선(14)을 형성한다.
그러나, 금속배선(14)과 드레인 컨택 플러그(9) 간에는 '15'와 같이 보이드(void)가 발생되어 금속배선(14)과 드레인 컨택 플러그(9)가 접속되지 않는 문제가 발생된다. 이는, 도 1b에서 설명한 바와 같이 배리어막(10) 어닐공정에 의해 드레인 컨택 플러그(9) 상부에 형성된 TiSix층(11)이 텅스텐(12) CMP 공정과 세정공정시 제거되어 보이드(15)가 발생되기 때문이다. 더욱이, 도 1c에 도시된 바와 같이 드레인 컨택 플러그(9)의 폭이 ILD막(13) 내부에 형성된 컨택홀의 폭보다 작기 때문에 금속배선(14)이 보이드(15) 내부까지 매립되지 않게 되어 이러한 문제가 더욱 가중된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 드레인 컨택 플러그와 금속배선 간의 비접속을 방지하여 소자의 동작 신뢰성을 향상시킬 수 있는 낸드 플래시 메모리 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1 컨택홀이 형성된 제1 층간 절연막이 형성된 기판을 제공하는 단계와, 상기 제1 컨택홀 내부에 고립되도록 제1 컨택 플러그를 형성하는 단계와, 상기 제1 컨택홀 내측벽의 일부가 노출되도록 상기 제1 컨택 플러그를 리세스시키는 단계와, 리세스된 상기 제1 컨택 플러그 상부에 접착층을 형성하는 단계와, 상기 제1 층간 절연막을 식각하여 제2 컨택홀을 형성하는 단계와, 상기 제2 컨택홀에 의해 형성된 단차를 따라 배리어막을 증착하는 단계와, 상기 제2 컨택홀 내부에 고립되도록 상기 배리어막 상부에 제2 컨택 플러그를 형성하는 단계와, 상기 제2 컨택 플러그를 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막을 식각하여 상기 제2 컨택 플러그와 상기 접착층을 노출시키는 단계와, 상기 제2 층간 절연막 내부에 상기 제2 컨택 플러그 및 상기 접착층과 각각 접속되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자의 컨택 플러그 및 금속배선 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저 도 2a에 도시된 바와 같이, 게이트 전극(117)과 소오스 및 드레인 영역(미도시)이 형성된 반도체 기판(111)이 제공된다. 여기서, 게이트 전극(117)은 설명의 편의를 위해 터널 산화막(미도시), 플로팅 게이트(112), 유전체막(113), 컨트롤 게이트(114), 도전층(115) 및 하드 마스크(116)을 포함한다. 이때, 도전층(115)은 텅스텐 또는 텅스텐 실리사이드층으로 형성하고, 플로팅 게이트(112)와 컨트롤 게이트(114)는 도프트(doped) 또는 언도프트(undoped) 폴리 실리콘막으로 형성하며, 유전체막(113)은 ONO(Oxide/Nitride/Oxide) 구조로 형성한다.
이어서, 게이트 전극(117)의 양측벽에 질화막으로 스페이서(미도시)를 형성한다.
이어서, 스페이서를 포함하는 전체 구조 상부의 단차를 따라 층간 절연막인 ILD막(118)을 형성한다. 이때, ILD막(118)은 산화막 계열의 물질로 형성하되, 바람직하게는 갭 필링(gap filling) 특성이 우수한 HDP 산화막으로 형성한다. 이외에 ILD막(118)은 BPSG(Boron Phosphorus Silicate Glass)막, PECVD(Plasma Enhanced CVD)막, USG(Undoped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막 및 SOG(Spin On Glass)막 중 어느 하나의 단층막으로 형성하거나, 이 들이 적층된 적층막으로 형성할 수도 있다.
이어서, 드레인 컨택 마스크를 이용한 식각공정을 실시하여 드레인 영역이 노출되는 드레인 컨택홀(미도시)을 형성한다.
이어서, 드레인 컨택홀이 매립되도록 드레인 컨택 플러그용 폴리 실리콘막(119)을 증착한다. 이때, 폴리 실리콘막(119)은 도프트(doped) 폴리 실리콘막으로 형성한다. 예컨대, SiH4와 PH3를 이용하여 형성하되, SiH4의 유량은 0.5~5slm, PH3의 유량은 0.001~0.01slm으로 한다. 이때, 퍼니스(furnace) 온도는 400~530℃의 온도범위 내에서 실시한다. 그리고, 폴리 실리콘막(119)의 두께는 도 2b에서 실시되는 후속 리세스(recess) 공정을 고려하여 1000~2000Å의 두께로 증착하는 것이 바람직하다. 이는 폴리 실리콘막(19)의 증착 두께가 두꺼울 수록 리세스 공정의 마진(margin)이 감소하기 때문이다.
이어서, 도 2b에 도시된 바와 같이, CMP 공정 또는 에치백 공정을 실시하여 드레인 컨택홀 내부에 고립된 드레인 컨택 플러그(119a)를 형성한다. 이때, CMP 공정은 ILD막(118)을 연마 장벽층으로 이용하여 ILD막(118)의 상부가 노출될 때 까지 실시한다. 한편, 에치백 공정은 폴리 실리콘막(119)의 식각율을 고려하여 챔버의 압력을 700~900Torr, 바람직하게는 800Torr, 온도를 30~80℃, 바람직하게는 60℃로 유지한 상태에서 CF4 가스와 O2 가스를 이용하여 실시하며, 이때 저주파 파워(low RF power)는 500~800W, 바람직하게는 700W로 하고, 고주파 파워(high RF power)는 300~400W, 바람직하게는 350W로 한다. 그리고, CF4 가스의 유량은 150~250sccm, 바람직하게는 200sccm으로 하고 O2의 유량은 250~350sccm, 바람직하게는 300sccm으로 한다.
이어서, 상기 CMP 공정과 인-시튜(in-situ)로 리세스 공정을 실시하여 선택적으로 드레인 컨택 플러그(119a)를 리세스시킨다. 이때, 리세스 공정은 에치백 공정으로 실시하되, 에치백 공정은 ILD막(118)과 폴리 실리콘막(119) 간의 식각 선택비를 고려하여 선택적으로 드레인 컨택 플러그(119a)가 일정 깊이로 리세스되도록 실시한다. 예컨대, 에치백 공정은 챔버의 압력을 500~600Torr, 바람직하게는 550Torr, 온도를 30~80℃, 바람직하게는 60℃로 유지한 상태에서 CF4 가스와 O2 가스를 이용하여 실시하며, 이때 저주파 파워는 600~800W, 바람직하게는 700W, 고주파 파워는 400~500W, 바람직하게는 450W로 한다. 이때, CF4 가스의 유량은 100~200sccm, 바람직하게는 150sccm으로 하고, O2 가스의 유량은 450~550sccm, 바람직하게는 500sccm으로 한다.
한편, 리세스 공정 전에 시즈링(seasoning) 공정을 실시하는 것이 바람직하다. 챔버 내에 식각가스(etchant gas)를 주입하여 일정한 조건을 만들어 주면 식각가스는 플라즈마 상태로 상 변화한다. 이 것을 이용하여 에치백 공정이 진행된다. 이때, 플라즈마의 안정성이 저하되면, 에치백 공정의 마진을 보장 받을 수가 없다. 이에 시즈닝 공정을 실시하여 플라즈마의 안정성을 확보한다. 시즈닝 공정은 식각장비가 대기상태(idle state), 즉 다음 공정을 진행하기 위하여 챔버 분위기를 바꾸고자 하는 경우 불활성 기체, 보통 기체를 챔버 내부로 유입시켜 일정 시간 챔버 분위기를 질소 분위기로 유지한 다음 사용하고자 하는 식각가스로 챔버 분위기를 변경한 후 일정한 양의 웨이퍼를 진행하여 식각속도를 일정하게 유지하는 과정으로 이루어진다.
이어서, 도 2c에 도시된 바와 같이, 드레인 컨택 플러그(119a)가 리세스된 영역의 일부가 매립되도록 금속 실리사이드층인 TiSix(여기서, x는 1 또는 2)층(120)을 형성한다. 여기서, TiSix층(120)을 형성하는 이유는 이종 물질 간의 저항값을 낮추기 위함이다. 즉, 드레인 컨택 플러그(119a)의 폴리 실리콘막과 후속 공정을 통해 형성될 TiAlN의 비저항값이 다르고 두 물질의 원자 네트워크도 다르기 때문에 두 물질의 중간 물질인 TiSi2를 삽입하여 폴리 실리콘막과 TiAlN의 계면 특성을 개선시켜 이들 간에 저항값이 증가되는 것을 방지하기 위함이다. 한편, TiSix 층(120)은 먼저 리세스된 드레인 컨택 플러그(119a) 상부의 단차를 따라 Ti를 증착한 후 RTP(Rapid Temperature Process) 장비를 이용한 어닐공정을 실시하여 Ti와 드레인 컨택 플러그(119a)의 폴리 실리콘막을 반응시켜 형성한다. 그리고, 미반응된 Ti는 황산과 과수가 4:1~50:1로 혼합된 혼합용액을 이용하여 제거한다. 이때, Ti는 150~250Å의 두께, 바람직하게는 200Å의 두께로 증착하고, 어닐공정은 RTP 장비로 600~700℃의 온도에서 실시하는 것이 바람직하다.
이어서, TiSix층(120) 상부가 완전히 매립되도록 ILD막(118) 상부에 컨택층으로 TiAlN막(121)을 증착한다. 이때, TiAlN막(121)은 스퍼터링(sputtering) 방식으로 형성하되, 증착챔버를 250~350℃의 온도, 바람직하게는 300℃의 온도와 15~21mTorr의 압력, 바람직하게는 18mTorr의 압력으로 유지한 상태에서 6~10kW의 스퍼터링 파워, 바람직하게는 8kW의 스퍼터링 파워를 챔버 내부로 공급하여 실시한다. 이때, 챔버 내부로 공급되는 Ar과 N2 가스의 유량은 각각 5~15sccm, 100~120sccm, 바람직하게는 10sccm, 110sccm로 하고, Ti/Al은 0.75:0.25 비율로 한다.
한편, TiAlN막 대신에 TiSiN막을 사용할 수도 있다.
이어서, 도 2d에 도시된 바와 같이, 텅스텐용 슬러리를 이용한 CMP 공정을 실시하여 도 2b에서 형성된 리세스 영역 내부에 고립되도록 컨택층(121a)을 형성한다. 이때, CMP 공정은 TiAlN막(121)과 ILD막(118) 간의 연마 선택비를 고려하여 실시하되, 1~7psi의 연마압력하에서 기판(111)이 안착되는 턴 테이블(turn table)를 100~600rpm(fee per minute) 정도의 회전속도로 회전시켜 실시한다. 그리고, EPD(End-Point Detector)를 사용하여 ILD막(118)의 노출되는 시점을 감지하여 ILD막(118)의 손상을 최소화한다.
이어서, 도 2e에 도시된 바와 같이, 소스 컨택 마스크를 이용한 식각공정을 실시하여 소스 영역이 노출되는 소스 컨택홀(미도시)을 형성한 후 소스 컨택홀에 의해 형성된 단차를 따라 배리어막(122)을 형성한다. 이때, 배리어막(122)은 Ti/TiN막으로 형성한다.
이어서, 배리어막(122)에 대하여 어닐공정을 실시한다.
이어서, 소스 컨택홀이 매립되도록 금속층으로 텅스텐(123)을 증착한다.
이어서, 도 2f에 도시된 바와 같이, CMP 공정을 실시하여 텅스텐(123)과 배리어막(122)을 연마한다. 이로써, 소스 컨택홀 내부에 고립된 소스 컨택 플러그(123a)가 형성된다.
이어서, 소스 컨택 플러그(123a)를 포함하는 전체 구조 상부에 ILD막(124)을 증착한 후 CMP 공정을 통해 평탄화한다. 이때, ILD막(124)는 ILD막(118)과 동일한 물질로 이루어진다.
이어서, 마스크 공정과 식각공정을 포함하는 포토리소그래피 공정을 실시하여 소스 컨택 플러그(123a)와 컨택층(121a)이 노출되는 컨택홀을 형성한다. 그 다음, 상기 컨택홀이 매립되도록 금속물질을 증착한 후 CMP 공정을 실시한다. 이로써, 상기 컨택홀 내부에 고립되도록 소스 컨택 플러그(123a) 및 컨택층(121a)과 각각 접속되는 금속배선(125)이 형성된다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 드레인 컨택 플러그 상부에 접착층을 형성함으로써 후속 공정을 통해 형성되는 금속배선과 드레인 컨택 플러그 간의 접촉력을 개선시킬 수 있으며, 이를 통해 소자의 동작특성을 개선시켜 수율을 향상시킬 수 있다.

Claims (17)

  1. 제1 컨택홀이 형성된 제1 층간 절연막이 형성된 기판을 제공하는 단계;
    상기 제1 컨택홀 내부에 고립되도록 제1 컨택 플러그를 형성하는 단계;
    상기 제1 컨택홀 내측벽의 일부가 노출되도록 상기 제1 컨택 플러그를 리세스시키는 단계;
    리세스된 상기 제1 컨택 플러그 상부에 금속 실리사이드층을 형성하는 단계;
    상기 제1 컨택홀이 매립되도록 상기 금속 실리사이드층 상부에 접착층을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여 제2 컨택홀을 형성하는 단계;
    상기 제2 컨택홀에 의해 형성된 단차를 따라 배리어막을 증착하는 단계;
    상기 제2 컨택홀 내부에 고립되도록 상기 배리어막 상부에 제2 컨택 플러그를 형성하는 단계;
    상기 제2 컨택 플러그를 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 식각하여 상기 제2 컨택 플러그와 상기 접착층을 노출시키는 단계; 및
    상기 제2 층간 절연막 내부에 상기 제2 컨택 플러그 및 상기 접착층과 각각 접속되는 금속배선을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 컨택 플러그는 폴리 실리콘막으로 이루어진 반도체 소자의 제조방법.
  3. 삭제
  4. 제 2 항에 있어서, 상기 금속 실리사이드층을 형성하는 단계는,
    상기 리세스된 상기 제1 컨택 플러그의 단차를 따라 금속층을 증착하는 단계;
    상기 금속층에 대하여 어닐공정을 실시하여 상기 금속층과 상기 폴리 실리콘막을 반응시키는 단계; 및
    미반응된 상기 금속층을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 금속층은 Ti, Co 및 Ni 중 어느 하나로 이루어진 반도체 소자의 제조방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 어닐공정은 600~700℃의 온도범위 내에서 실시하는 반도체 소자의 제조방법.
  7. 제 2 항에 있어서,
    상기 접착층은 TiAlN막 또는 TiSiN막으로 형성하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 TiAlN막의 조성비는 Ti와 Al가 0.75:0.25인 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 TiAlN막은 스퍼터링 방식으로 증착하되, 상기 스퍼터링 방식은 챔버를 250~350℃의 온도와 15~21mTorr의 압력으로 유지한 상태에서 상기 챔버로 Ar와 N2 가스를 공급하고, 6~10kW의 스퍼터링 파워를 공급하여 실시하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 Ar과 N2의 유량비는 각각 5~15sccm, 100~120sccm인 반도체 소자의 제조방법.
  11. 제 7 항에 있어서, 상기 TiAlN막을 형성하는 단계는,
    리세스된 상기 제1 컨택 플러그를 포함하는 전체 구조 상부의 단차를 따라 상기 TiAlN막을 증착하는 단계; 및
    상기 제1 층간 절연막을 구성하는 산화막과 상기 TiAlN막 간의 연마 선택비를 이용한 연마공정을 실시하여 상기 TiAlN막을 선택적으로 연마하는 단계
    를 포함하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 연마공정은 1~7psi의 연마압력하에서 턴 테이블을 100~600rpm 정도로 회전시켜 실시하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 연마공정은 EPD(End-Point Detector)를 통해 상기 제1 층간 절연막이 노출되는 것을 감지하여 상기 제1 층간 절연막의 손상을 최소화하는 반도체 소자의 제조방법.
  14. 제 2 항에 있어서,
    상기 폴리 실리콘막은 SiH4와 PH3를 이용하여 형성하되, 상기 SiH4의 유량은 0.5~5slm, PH3의 유량은 0.001~0.01slm인 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 폴리 실리콘막은 400~530℃의 온도범위 내에서 형성하는 반도체 소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 배리어막은 Ti/TiN막으로 이루어진 반도체 소자의 제조방법.
  17. 제 1 항에 있어서,
    상기 제1 컨택 플러그는 상기 기판에 형성된 드레인 영역과 접속되고, 상기 제2 컨택 플러그는 상기 기판에 형성된 소스 영역과 접속되는 반도체 소자의 제조방법.
KR1020050054610A 2005-06-23 2005-06-23 반도체 소자의 제조방법 KR100772677B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050054610A KR100772677B1 (ko) 2005-06-23 2005-06-23 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050054610A KR100772677B1 (ko) 2005-06-23 2005-06-23 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060134705A KR20060134705A (ko) 2006-12-28
KR100772677B1 true KR100772677B1 (ko) 2007-11-02

Family

ID=37813042

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050054610A KR100772677B1 (ko) 2005-06-23 2005-06-23 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100772677B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030023844A (ko) * 2001-09-14 2003-03-20 주식회사 하이닉스반도체 강유전체 메모리 소자 및 그 제조 방법
KR20030024301A (ko) * 2001-09-17 2003-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030023844A (ko) * 2001-09-14 2003-03-20 주식회사 하이닉스반도체 강유전체 메모리 소자 및 그 제조 방법
KR20030024301A (ko) * 2001-09-17 2003-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR20060134705A (ko) 2006-12-28

Similar Documents

Publication Publication Date Title
US6593190B2 (en) Non-volatile memory device having a bit line contact pad and method for manufacturing the same
JP4477349B2 (ja) Ｎａｎｄフラッシュメモリ素子の製造方法
US7390714B2 (en) Method of manufacturing semiconductor device having tungsten gates electrode
KR100404560B1 (ko) 반도체 장치의 제조방법
KR100873894B1 (ko) 반도체 장치의 제조 방법
US7892959B2 (en) Method of manufacturing flash memory device with reduced void generation
US20200235220A1 (en) Semiconductor device and manufacturing method thereof
KR100945227B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100772677B1 (ko) 반도체 소자의 제조방법
US20060113610A1 (en) Nonvolatile memory device and method for manufacturing the same
KR20080002057A (ko) 플래시 메모리 소자의 콘택 플러그 형성 방법
KR100771553B1 (ko) 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법
KR100945502B1 (ko) 플래쉬 메모리 소자의 금속배선 형성방법
KR20020084473A (ko) 불휘발성 메모리 장치 및 그 제조방법
KR20080063891A (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR100832004B1 (ko) 낸드 플래시 메모리 소자의 제조방법
KR101044004B1 (ko) 플래쉬 메모리 소자의 금속배선 형성방법
KR20080039097A (ko) 반도체 소자 제조방법
KR20070099980A (ko) 반도체 소자의 제조 방법
KR20020095547A (ko) 불휘발성 메모리 장치의 게이트 구조 및 그 제조방법
KR20070067997A (ko) 반도체 소자의 제조 방법
JP2007067223A (ja) 半導体装置およびその製造方法
KR20070000598A (ko) 불휘발성 반도체 메모리 장치 및 그 제조 방법
KR20090015589A (ko) 반도체 소자의 제조방법
KR20050075178A (ko) 낸드 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee