KR100945502B1 - 플래쉬 메모리 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명에 따른 플래쉬 메모리 소자의 금속배선 형성방법은, 금속배선 물질로서 알루미늄을 적용하는 플래시 메모리 소자의 제조방법으로서, 셀 영역 및 주변회로 영역으로 구획되고 각 영역에 하부 금속배선으로서 알루미늄 배선이 형성된 반도체 기판 상에 식각정지막으로서 비정질 카본막을 형성하는 단계와, 상기 비정질 카본막 상에 절연막을 형성하는 단계와, 상기 비정질 카본막을 식각정지층으로 이용해서 상기 주변회로 영역의 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 저면의 비정질 카본막을 상기 알루미늄 배선이 노출되도록 식각하는 단계와, 상기 콘택홀을 포함한 절연막 상에 상기 알루미늄 배선과 콘택되는 상부 금속배선을 형성하는 단계를 포함한다.
Description
도 1은 종래의 문제점을 나타낸 사진.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체기판 202 : 하부 금속배선용 베리어메탈
204 : 하부 금속배선용 도전물질 206 : 하부 금속배선
208 : 하부 금속배선용 식각정지막 210 : 절연막
212 : 싱부 금속배선용 식각정지막 214 : 제2층간절연막
216 : 상부 금속배선용 베리어메탈 218 : 상부 금속배선용 도전물질
220 : 제1층간절연막 T : 콘택홀
본 발명은 플래쉬 메모리 소자의 금속배선 형성방법에 관한 것으로, 보다 자세하게는, 플래시 메모리에서의 금속배선 형성방법 중, 하부 금속배선 콘택 저항을 확보할 수 있는 플래쉬 메모리 소자의 금속배선 형성방법에 관한 것이다.
주지된 바와 같이, 플래쉬 메모리(flash memory) 소자는 프로그래밍 및 소거(erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다.
이러한 플래쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍과 소거를 수행한다. 또한, 상기 플래쉬 메모리 소자를 동작시킴에 있어서, 플래쉬 이이피롬의 프로그래밍과 소거는 12V/5V의 겸용 전원을 사용하며, 프로그래밍은 외부의 고전압에 의한 열전자(hot electron)를 이용하고, 소거는 F-N(fowler-nordheim) 터널링을 이용한다.
상기와 같은 특성을 갖는 플래쉬 메모리 소자는, 실리콘 기판 상에 형성된 박막의 터널 산화막과, 절연막의 개재하에 적층된 플로팅(floating) 게이트 및 콘트롤(control) 게이트, 노출된 기판 부위에 형성된 소오스/드레인 영역을 포함하여 이루어진다.
일반적으로 플래쉬 메모리 소자는 다수의 셀이 직렬 연결되어 구성된 셀 스트링이 다수 포함된다. 또한, 셀 스트링과 비트라인 사이에 접속된 드레인 선택 트랜지스터와 셀 스트링과 소오스 라인 사이에 접속된 소오스 선택 트랜지스터를 포함한다. 이들 셀 스트링과 선택 트랜지스터는 동일 공정에 의해 형성되며, 소오스 선택 트랜지스터들 사이에 소오스 라인이 형성되고, 드레인 선택 트랜지스터들 사이에 드레인이 형성된다. 그리고, 층간 절연막을 통해 소오스 라인 및 드레인의 소정 영역을 노출시키는 콘택홀이 형성되고, 콘택홀이 매립되도록 플러그가 형성된 후 금속배선이 형성된다.
한편, 상기와 같은 플래시 메모리에서의 비트라인을 이루기 위한 금속배선 의 형성은, 알루미늄 혹은 구리를 이용한 다마신(Damascene) 공정을 적용하고 있는데, 상기 구리를 이용한 다마신 공정은 알루미늄을 이용한 다마신 공정에 비해 EM(Electro migration) 특성이나 소자간 분리 CMP 공정에서의 안정성은 확보되어 있으나, 구리가 가지는 Si 또는 SiO2 내에서의 빠른 확산 속도로 인하여 구리를 적용하기 위한 독립적인 작업 공간과 장비가 필요하다는 단점이 있다.
또한, 상기 Si 또는 SiO2 내에서의 확산 문제가 금속배선 형성시에도 발생하는 문제를 야기시킬 수도 있다. 또한 구리의 경우 알루미늄에 비해 치밀한 막을 형성하기 어려우며, 소자간 분리 공정 진행 후에 표면의 페시베이션(Passivation) 막이 알루미늄의 Al2O3에 비해 안정된 막을 확보하기 어렵다는 단점이 있다.
이에 반해, 알루미늄을 이용한 다마신 공정은 구리에 비해 치밀한 막을 형성가능하고, 표면의 안정된 페시베이션 막을 형성한다던지 SiO2 막과의 접착 특성이 우수하고 구리가 가지고 있는 Si, SiO2 층으로의 확산 문제가 없기 때문에 금속배선막으로 유리한 장점을 가지고 있고, 전기적으로 구리에 비해 EM 특성이 우수하다는 장점이 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 주지한 바와 같은 알루미늄 다마신(Damnscene) 공정을 이용한 금속배선 형성방법은, 알루미늄 다마신 공정으로 하부 금속배선을 형성한 후 상기 하부 금속배선 상에 상부 금속배선을 형성할 때 일반적으로 상기 상부 금속배선의 형성 콘택홀의 식각정지막으로 질화막 또는 산화막 계열의 식각정지막을 사용하게 된다.
그런데, 상부 금속배선 공정의 식각정지막으로 상기와 같은 질화막 또는 산화막의 계열의 식각정지막을 사용하는 공정을 적용하기 위해서는 필수적으로 염소 혹은 불소 계열의 소스 가스를 함유하여야 하며 이러한 할로겐 족 계열의 물질은 상기 알루미늄을 침식하여 도 1에 도시된 바와 같이 상기 알루미늄의 손실을 유발시키게 된다.
그 결과, 상기와 같은 알루미늄의 손실로 인하여 금속배선의 변형이 유발되어 인하여 후속의 하부 금속배선의 콘택 저항이 급격하게 증가하게 된다.
따라서, 본 발명은, 알루미늄 다마신 공정을 이용한 플래시 메모리에서의 비트라인 형성시, 하부 금속배선 콘택의 저항을 감소시킬 수 있는 플래쉬 메모리 소자의 금속배선 형성방법을 제공한다.
본 발명에 따른 플래쉬 메모리 소자의 금속배선 형성방법은, 금속배선 물질로서 알루미늄을 적용하는 플래시 메모리 소자의 제조방법으로서, 셀 영역 및 주변회로 영역으로 구획되고 각 영역에 하부 금속배선으로서 알루미늄 배선이 형성된 반도체 기판 상에 식각정지막으로서 비정질 카본막을 형성하는 단계; 상기 비정질 카본막 상에 절연막을 형성하는 단계; 상기 비정질 카본막을 식각정지층으로 이용해서 상기 주변회로 영역의 절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 저면의 비정질 카본막을 상기 알루미늄 배선이 노출되도록 식각하는 단계; 및 상기 콘택홀을 포함한 절연막 상에 상기 알루미늄 배선과 콘택되는 상부 금속배선을 형성하는 단계;를 포함한다.
상기 하부 금속배선은, 캐패시터와 같은 하부 구조물이 구비된 셀 영역 및 주변회로 영역으로 구획된 반도체 기판 상에 상기 하부구조물을 덮도록 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 질화막 및 절연막을 차례로 형성하는 단계; 상기 절연막, 질화막 및 제1층간절연막을 차례로 식각하여 하부 금속배선용 트렌치를 형성하는 단계; 상기 트렌치 표면을 포함한 기판 전면 상에 하부 금속배선용 베리어메탈을 증착하는 단계; 및 상기 베리어메탈이 증착된 트렌치를 매립하도록 베리어메탈 상에 하부 알루미늄막을 증착하는 단계;상기 알루미늄막 및 베리어메탈을 절연막이 노출될때까지 CMP하는 단계;를 통해 형성된다.
상기 비정질 카본막은 1∼400℃의 온도에서 카본(carbon) 및 수소를 소오스 가스로 이용하여 CVD(chemical vapor deposition)의 방식으로 100∼1000Å의 두께로 형성한다.
상기 절연막은 TEOS, HDP 및 USG 중에서 어느 하나의 막을 이용하여 2000∼5000Å의 두께로 형성한다.
상기 절연막은 스핀-온 형성 또는 CVD 방식을 이용하여 2000∼5000Å의 두께를 갖는 저유전 상수(Low-k) 물질로 형성한다.
상기 비정질 카본막을 식각정지막으로 이용한 절연막의 식각은 염소 또는 불소 계열의 가스를 사용하여 수행한다.
상기 콘택홀 저면의 비정질 카본막의 식각은, O2 플라즈마 식각 공정으로 수 행한다.
상기 콘택홀 저면의 비정질 카본막을 상기 알루미늄 배선이 노출되도록 식각하는 단계 후, 그리고, 상기 콘택홀을 포함한 절연막 상에 상기 알루미늄 배선과 콘택되는 상부 금속배선을 형성하는 단계 전, 상기 콘택홀 내에 대해 습식 세정 공정을 수행하는 단계;를 더 포함한다.
상기 습식 세정 공정은 50∼100℃의 온도에서 H2SO4:H2O2가 100:1∼2:1의 비율을 갖는 세정액을 이용하여 수행한다.
상기 콘택홀 내에 대해 습식 세정 공정을 수행하는 단계 후, 100∼500 ppm의 HF가 포함된 세정액을 이용하여 상기 O2 플라즈마에 의해 산화된 알루미늄을 50∼200Å 제거하는 단계;를 더 포함한다.
상기 콘택홀을 포함한 절연막 상에 상기 알루미늄 배선과 콘택되는 상부 금속배선을 형성하는 단계는, 상기 하부 알루미늄 배선이 노출된 콘택홀을 포함한 주변회로 영역 및 셀 영역의 반도체 기판 상에 상부 금속배선용 베리어 메탈을 형성하는 단계; 및 상기 상부 금속배선용 베리어 메탈이 형성된 콘택홀 내에 금속배선용 도전 물질로 매립하여 상부 금속배선을 형성하는 단계;를 포함한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 알루미늄 다마신 공정을 이용하는 플래시 메모리 소자에서의 금속배선 형성시, 상부 금속배선 콘택 형성 콘택홀의 식각정지막을 비정질 카본막으 로 형성한다.
또한, 상기 식각정지막은 O2 플라스마를 이용하여 제거하고, 상기 O2 플라스마에 의해 발생되는 알루미늄 산화막은 HF가 포함된 세정액을 이용하여 제거한다.
이렇게 하면, 상부 금속배선 형성시 콘택홀의 식각정지막을 질화막 또는 산화막으로 사용하는 종래의 플래쉬 메모리 소자의 금속배선 형성방법과 달리, 비정질 카본막을 식각정지막으로 형성함으로써, 상기 질화막 또는 산화막 사용에 의한 염소 혹은 불소 계열의 소스 가스와 같은 할로겐 족 계열의 물질에 의해 유발되는 하부 금속배선의 알루미늄의 침식을 방지할 수 있어, 그에 따른 하부 금속배선의 손실을 방지할 수 있다.
따라서, 상기와 같이 하부 금속배선의 손실을 방지하여 하부 금속배선의 변형을 방지할 수 있음으로써, 후속의 상부 금속배선 콘택의 저항을 감소시킬 수 있다.
또한, 상기 비정질 카본막의 제거시, O2 플라스마 방식을 사용하고, 상기 O2 플라스마에 의해 발생하는 알루미늄 산화막은 HF가 포함된 세정액을 이용하여 제거함으로써, 안정적인 상부 금속배선 콘택 저항을 확보할 수 있다.
자세하게, 도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 소정의 하부구조물이 형성되고 셀 영역 및 주변회로 영역으로 구획된 반도체 기판(200) 상에 상기 하부구조물을 덮도록 제1층간절연막(220) 을 형성하고, 상기 제1층간절연막(220) 상에 하부 금속배선용 식각정지막(208)인 질화막 및 절연막(210)을 차례로 형성한다.
도 2b를 참조하면, 상기 절연막(210), 하부 금속배선 식각정지용 질화막(208) 및 제1층간절연막(220)을 식각하여 하부 금속배선용 트렌치를 형성하고, 상기 하부 금속배선용 트렌치를 포함한 기판(200) 전면 상에 하부 금속배선용 베리어메탈(202)을 형성한다.
도 2c를 참조하면, 상기 하부 금속배선용 베리어 메탈(202) 상에 상기 하부 금속배선용 트렌치가 매립되도록 하부 금속배선용 도전물질(204)인 알루미늄막을 증착한다.
도 2d를 참조하면, 상기 하부 금속배선용 도전물질(204)인 알루미늄막 및 하부 금속배선용 베리어메탈(202)을 상기 절연막(210)이 노출될때까지 CMP 하여 평탄화시켜 하부 금속배선(206)을 형성한다.
도 2e를 참조하면, 상기 하부 금속배선(206)이 형성된 반도체 기판(200) 상에 상부 금속배선용 식각정지막(212) 및 제2층간절연막(214)을 차례로 형성한다.
이때, 상기 상부 금속배선용 식각정지막(212)은 1∼400℃의 온도에서 카본(carbon) 및 수소 가스를 이용하여 CVD(chemical vapor deposition)의 방식으로 100∼1000Å의 두께로 비정질 카본막(amorphous carbon)으로 형성하도록 한다.
또한, 상기 제2층간절연막(214)은 TEOS, HDP 및 USG 중에서 어느 하나의 막을 이용하여 2000∼5000Å의 두께로 형성할 수도 있다.
게다가, 상기 제2층간절연막(214)은 Spin-on 또는 CVD 방식을 이용하여 2000 ∼5000Å의 두께를 갖는 저유전 상수(Low-k) 물질로 형성할 수도 있다.
도 2f를 참조하면, 상기 주변회로 영역의 제2층간절연막(214)을 염소 및 불소 계열의 소오스 가스를 이용하여 상기 상부 금속배선용 식각정지막(212)이 노출될때까지 식각하여 상부 금속배선용 콘택홀(T)를 형성한다.
도 2g를 참조하면, 상기 상부 금속배선용 콘택홀(T) 내에 노출된 상기 상부 금속배선용 식각정지막(212)을 O2 플라즈마 식각 공정을 이용하여 상기 하부 금속배선(206)이 노출될때까지 식각한다.
그런다음, 상기 상부 금속배선용 콘택홀(T) 내에 대해 상기 식각 공정 후 잔류된 폴리머 및 PR 물질을 제거하기 위해 습식 세정 공정을 수행한다.
이때, 상기 습식 세정 공정은 50∼100℃의 온도에서 H2SO4:H2O2가 100:1∼2:1의 비율을 갖는 세정액을 이용하며, 여기서 상기 습식 세정 공정은 감광 물질은 제거되지만 측벽에 잔류한 식각정지막은 제거되지 않는 조건으로 수행하는 것이 바람직하다.
이어서, 상기 습식 세정 공정 수행 후, 100∼500 ppm의 HF가 포함된 세정액을 이용하여 상기 O2 플라즈마에 의해 산화된 알루미늄을 50∼200Å 정도 제거한다.
그런다음, 상기 콘택홀(T) 표면에 상부 금속배선용 베리어 메탈(216)을 증착하고, 상기 상부 금속배선용 베리어 메탈(216)이 증착된 상부 금속배선용 콘택홀(T)를 매립하도록 기판(200) 전면 상에 상부 금속배선용 도전 물질(218)을 형성한다.
이후, 도시하지는 않았지만, 상기 히부 금속배선용 도전물질 및 상부 금속배선용 베리어 메탈을 상기 제2층간절연막이 노출될때까지 CMP하여 하부 금속배선을 형성한다.
이 경우, 본 발명은 하부 금속배선 형성시 콘택홀의 식각정지막을 질화막 또는 산화막으로 사용하는 종래의 금속배선 형성방법과 달리, 비정질 카본막을 식각정지막으로 형성함으로써, 그에 따라 상기 질화막 또는 산화막 사용에 의한 염소 혹은 불소 계열의 소스 가스와 같은 할로겐 족 계열의 물질에 의해 유발되는 하부 금속배선의 알루미늄의 침식을 방지할 수 있어, 그에 따른 하부 금속배선의 손실을 방지할 수 있다.
따라서, 상기와 같이 상부 금속배선의 손실을 방지하여 상부 금속배선의 변형을 방지할 수 있음으로써, 후속의 하부 금속배선 콘택의 저항을 감소시킬 수 있다.
또한, 상기 비정질 카본막의 제거시, O2 플라스마 방식을 사용하고, 상기 O2 플라스마에 의해 발생하는 알루미늄 산화막은 HF가 포함된 세정액을 이용하여 제거함으로써, 안정적인 하부 금속배선 콘택 저항을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은, 비정질 카본막을 상부 금속배선의 식각정지막으로 형성함으로써, 질화막 또는 산화막을 식각정지막으로 사용함에 의한 염소 혹은 불소 계열의 소스 가스와 같은 할로겐 족 계열의 물질에 의해 유발되는 하부 금속배선인 알루미늄의 침식을 방지할 수 있어, 그에 따른 하부 금속배선의 손실을 방지할 수 있다.
따라서, 본 발명은 상기와 같이 하부 금속배선의 손실을 방지하여 하부 금속배선의 변형을 방지할 수 있음으로써, 후속의 상부 금속배선 콘택의 저항을 감소시킬 수 있다.
또한, 본 발명은 비정질 카본막의 제거시, O2 플라스마 방식을 사용하고, 상기 O2 플라스마에 의해 발생하는 알루미늄 산화막을 HF가 포함된 세정액을 이용하여 제거함으로써, 그에 따른 안정적인 상부 금속배선 콘택 저항을 확보할 수 있다.
Claims (11)
- 금속배선 물질로서 알루미늄을 적용하는 플래시 메모리 소자의 제조방법으로서,셀 영역 및 주변회로 영역으로 구획되고 각 영역에 하부 금속배선으로서 알루미늄 배선이 형성된 반도체 기판 상에 카본(carbon) 및 수소를 소오스 가스로 이용하여 식각정지막으로서 비정질 카본막을 형성하는 단계;상기 비정질 카본막 상에 절연막을 형성하는 단계;상기 비정질 카본막을 식각정지층으로 이용해서 상기 주변회로 영역의 절연막을 식각하여 콘택홀을 형성하는 단계;O2 플라즈마 식각 공정으로 상기 콘택홀 저면의 비정질 카본막을 상기 알루미늄 배선이 노출되도록 식각하는 단계;상기 O2 플라즈마 식각 공정시 상기 알루미늄 배선이 산화되어 형성된 알루미늄 산화막을 제거하는 단계;및상기 콘택홀을 포함한 절연막 상에 상기 알루미늄 배선과 콘택되는 상부 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 하부 금속배선은,캐패시터와 같은 하부 구조물이 구비된 셀 영역 및 주변회로 영역으로 구획된 반도체 기판 상에 상기 하부구조물을 덮도록 제1층간절연막을 형성하는 단계;상기 제1층간절연막 상에 질화막 및 절연막을 차례로 형성하는 단계;상기 절연막, 질화막 및 제1층간절연막을 차례로 식각하여 하부 금속배선용 트렌치를 형성하는 단계;상기 트렌치 표면을 포함한 기판 전면 상에 하부 금속배선용 베리어메탈을 증착하는 단계; 및상기 베리어메탈이 증착된 트렌치를 매립하도록 베리어메탈 상에 하부 알루미늄막을 증착하는 단계;상기 알루미늄막 및 베리어메탈을 절연막이 노출될때까지 CMP하는 단계;를 통해 형성된 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 비정질 카본막은 1∼400℃의 온도에서 CVD(chemical vapor deposition)의 방식으로 100∼1000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 절연막은 TEOS, HDP 및 USG 중에서 어느 하나의 막을 이용하여 2000∼5000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 절연막은 스핀-온 형성 또는 CVD 방식을 이용하여 2000∼5000Å의 두께를 갖는 저유전 상수(Low-k) 물질로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 비정질 카본막을 식각정지막으로 이용한 절연막의 식각은 염소 또는 불소 계열의 가스를 사용하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
- 삭제
- 제 1 항에 있어서,상기 O2 플라즈마 식각 공정으로 상기 콘택홀 저면의 비정질 카본막을 상기 알루미늄 배선이 노출되도록 식각하는 단계 후, 그리고, 상기 O2 플라즈마 식각 공정시 상기 알루미늄 배선의 표면이 산화되어 형성된 알루미늄 산화막을 제거하는 단계 전에,습식 세정 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
- 제 8 항에 있어서,상기 습식 세정 공정은 50∼100℃의 온도에서 H2SO4:H2O2가 100:1∼2:1의 비율을 갖는 세정액을 이용하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 알루미늄 산화막을 제거하는 단계는 100∼500 ppm의 HF가 포함된 세정액을 사용하여 수행되는 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 콘택홀을 포함한 절연막 상에 상기 알루미늄 배선과 콘택되는 상부 금속배선을 형성하는 단계는,상기 하부 알루미늄 배선이 노출된 콘택홀을 포함한 주변회로 영역 및 셀 영역의 반도체 기판 상에 상부 금속배선용 베리어 메탈을 형성하는 단계; 및상기 상부 금속배선용 베리어 메탈이 형성된 콘택홀 내에 금속배선용 도전 물질로 매립하여 상부 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 금속배선 형성방법.
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