KR20080061195A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 하부 단차를 갖는 캡핑막 상에 갭 매립 특성이 우수한 희생절막을 증착한 후 희생절연막과 캡핑막의 동일한 수준의 식각 선택비를 이용한 블랭킷 에치백(Blanket Etchback) 공정으로 캡핑막을 평탄화함으로써, 스웰링(Swelling) 발생 없이 후속 형성되는 도전막을 평탄화하여 후속한 층간절연막의 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 시 SAC 질화막(Self-Aligned Contact Nitride)이 오픈되는 것을 방지함에 따라 터널 절연막의 손상을 방지하여 전압의 누설(leakage) 현상을 방지할 수 있다.
캡핑막, 희생막, 평탄화, 블랭킷 에치백, 도전막, 컨트롤 게이트, 스웰링
Description
도 1a 내지 1d는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 터널 절연막
120 : 전자 저장막 130 : 트렌치
140 : 소자 분리막 150 : 유전체막
160 : 캡핑막 160a : 평탄화된 캡핑막
170 : 희생절연막 180 : 도전막
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 스웰링(Swelling) 발생 없이 도전막을 평탄화할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자는 반도체 기판 상에 적층된 게이트 절연막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성한 후 평탄화한 다음 폴리실리콘막의 외벽 일부가 노출되도록 산화막의 일부를 리세스시켜 소자 분리막을 형성한다. 계속해서, 소자 분리막을 포함한 전체 구조 상에 유전체막을 적층하고, 그 상부에 캡핑막(capping layer) 및 폴리실리콘막을 적층한다. 이후, 마스크를 이용한 게이트 식각 공정으로 폴리실리콘막, 캡핑막, 유전체막 및 폴리실리콘막을 순차적으로 식각하여 게이트 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어지는 게이트를 형성한다.
그러나, 하부 단차에 의해 컨트롤 게이트를 형성하기 위한 폴리실리콘막에도 단차가 전사되어 표면에 굴곡이 심하게 발생하므로 게이트 식각 공정 전에 폴리실리콘막의 표면 굴곡을 제거하는 평탄화 공정을 진행하게 된다. 평탄화 공정은 에치백(Etchback) 공정으로 진행되는데, 이때 폴리실리콘막의 에치백 진행 시 표면 굴곡이 존재하는 지역에서 재증착(Redeposition) 현상이 발생되어 스웰링(Swelling) 현상이 나타나게 된다. 이로 인해 후속한 층간절연막의 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 시 SAC 질화막(Self-Aligned Contact Nitride)까지 오픈되는 위험성을 내재하게 되며, 이 경우 H+ 또는 H20 등의 불순물들이 게이트 트랜지스터의 동작에 영향을 주어 누설(leakage) 현상의 원인이 된다.
본 발명은 컨트롤 게이트용 도전막 증착 전 하부 단차를 갖는 캡핑막 상에 갭 매립 특성이 우수한 희생절연막을 증착하고, 희생절연막과 캡핑막 간 동일한 수준의 식각 선택비를 이용한 평탄화 공정으로 캡핑막을 평탄화함으로써, 스웰링(Swelling) 발생 없이 후속 형성될 컨트롤 게이트용 도전막을 평탄화할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공함에 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 활성 영역에 터널 절연막 및 전자 저장막이 형성되고, 소자 분리 영역에 소자 분리막이 형성되며, 상기 전자 저장막 및 소자 분리막 상에 유전체막이 형성된 반도체 기판이 제공되는 단계, 상기 유전체막 상에 갭핑막을 형성하는 단계, 상기 캡핑막 상에 희생절연막을 형성하는 단계, 상기 캡핑막이 평탄화되도록 상기 희생절연막 및 상기 캡핑막을 식각하기 위한 평탄화 공정을 실시하는 단계, 및 평탄화된 상기 캡핑막 상에 도전막을 형성하는 단계를 포함한다.
상기에서, 희생절연막을 형성하는 단계 이후에 희생절연막의 표면 단차를 완화시키기 위하여 큐어링 공정을 실시하는 단계를 더 포함한다. 소자 분리막은 전자 저장막보다 높이가 낮게 형성된다. 캡핑막은 폴리실리콘막으로 형성한다. 희생절연 막은 BPSG(Boron-Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, USG(Undoped Silicate Galss)막, SOG(Spin On Glass)막 및 산화질화막 중에서 선택되는 어느 하나로 형성한다.
큐어링(Curing) 공정은 300℃ 내지 500℃의 온도로 실시한다. 평탄화 공정은 블랭킷 에치백(Blanket Etchback) 공정으로 실시하며, 캡핑막과 희생절연막의 식각 선택비를 1:1 내지 1:1.5로 하여 실시한다.
블랭킷 에치백 공정은 50sccm 내지 200sccm 량의 CF4 가스를 사용한다. 블랭킷 에치백 공정은 100W 내지 500W의 바이어스 파워, 300W 내지 1000W의 소스 파워로 실시한다. 블랭킷 에치백 공정은 RIE(Reactive Ion Etch), ME-RIE(Magnetically Enhanced Reactive Ion Etch), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance) 또는 Helicon 식각 장비를 이용하여 실시한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 1d는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상의 활성 영역에 터널 절연막(110) 및 플로팅 게이트용 전자 저장막(120)이 형성되고, 소자 분리 영역의 트렌치(130) 내에 전자 저장막(120)보다 낮은 높이를 갖는 소자 분리막(140)이 형성된다. 또한, 소자 분리막(140)을 포함한 전자 저장막(120) 상에 유전체막(150) 및 캡핑막(capping layer; 160)이 형성된다.
여기서, 전자 저장막(120)은 비휘발성 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막(polisilicon layer), 금속막, 폴리실리콘막과 금속막의 적층막 또는 질화막으로 형성될 수 있으며, 바람직하게 폴리실리콘막으로 형성된다. 유전체막(150)은 ONO(Oxide-Nitride-Oxide) 적층 구조로 형성될 수 있다. 캡핑막(160)은 폴리실리콘막으로 형성한다. 캡핑막(160)은 후속한 공정에서 셀렉트 트랜지스터 및 주변회로 영역의 트랜지스터의 전자 저장막(120)을 일부 노출시키기 위하여 유전체막(150)의 일부를 식각하는 콘택(contact) 식각 공정 시 마스크로 사용하기 위하여 형성된다. 이때, 캡핑막(160)은 하부 단차가 전사되어 상부 표면이 심한 굴곡을 갖는다.
도 1b를 참조하면, 캡핑막(160) 상에 희생절연막(170)을 형성한다. 희생절연막(170)은 후속한 공정에서 캡핑막(160)과의 식각 선택비를 이용한 에치백(Etchback) 공정을 통해 캡핑막(160)을 평탄화하기 위하여 형성한다.
희생절연막(170)은 갭 매립 특성이 우수한 BPSG(Boron-Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, USG(Undoped Silicate Galss)막, SOG(Spin On Glass)막 및 산화질화막 중에서 선택되는 어느 하나로 형성한다. 이 때, 갭 필 특성이 우수한 희생절연막(170)에 의해 상부 표면의 단차가 어느 정도 완화된다.
그런 다음, 희생절연막(170)이 형성된 반도체 기판(100)에 큐어링(Curing) 공정을 더 실시한다. 큐어링 공정은 300℃ 내지 500℃의 온도로 실시한다. 이로써, 희생절연막(170)이 치밀화되면서 상부 표면의 단차가 완화되어 표면의 평탄화가 이루어진다.
도 1c를 참조하면, 캡핑막(160)이 평탄화되도록 희생절연막(170) 및 캡핑막(160)을 식각하기 위한 평탄화 공정을 실시한다. 평탄화 공정은 블랭킷 에치백(Blanket Etchback) 공정으로 실시하며, RIE(Reactive Ion Etch), ME-RIE(Magnetically Enhanced Reactive Ion Etch), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance) 또는 Helicon 식각 장비를 이용하여 실시한다.
여기서, 블랭킷 에치백 공정은 캡핑막(160)과 희생절연막(170)의 식각 선택비를 거의 동일한 수준으로 하여 실시하며, 바람직하게 캡핑막(160)과 희생절연막(170)의 식각 선택비를 1:1 내지 1:1.5로 하여 실시한다. 이 경우, 블랭킷 에치백 공정은 50sccm 내지 200sccm 량의 CF4 가스만을 사용하며, 바이어스 파워(Bias Power)를 100W 내지 500W으로 하고, 소스 파워(Source Power)를 300W 내지 1000W으로 하여 실시한다.
한편, 평탄화 공정 시 희생절연막(170)은 완전히 제거되어야 한다. 이로써, 표면이 평탄화된 캡핑막(160a)이 잔류되고, 이로 인해 후속 형성될 도전막(미도시)이 평탄화될 수 있다.
도면으로 도시하지는 않았지만, 평탄화된 캡핑막(160a)을 형성한 후에는 캡핑막(160a)을 마스크로 하여 셀렉트 트랜지스터 및 주변회로 영역의 트랜지스터들을 형성하기 위하여 전자 저장막(120)과 컨트롤 게이트용 도전막(미도시) 사이의 유전체막(150)을 식각하는 콘택(contact) 식각 공정을 실시한다.
도 1d를 참조하면, 평탄화된 캡핑막(160a) 상에 컨트롤 게이트를 형성하기 위한 도전막(180)을 형성한다. 도전막(180)은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.
상기한 바와 같이, 도전막(180) 증착 전 미리 희생절연막(170)을 이용한 에치백 공정으로 평탄화된 캡핑막(160a)이 형성되므로 이후에 형성되는 도전막(180)은 에치백 공정을 진행하지 않고도 평탄화되기 때문에 기존의 스웰링(Swelling) 현상을 억제할 수 있다.
이후, 통상적인 식각 공정으로 도전막(180), 캡핑막(160a), 유전체막(150) 및 전자 저장막(120)을 순차적으로 패터닝한다. 이로써, 전자 저장막(104)으로 이루어진 플로팅 게이트(미도시) 및 도전막(180)으로 이루어진 컨트롤 게이트(미도시)가 형성된다.
계속해서, 게이트 형성 후 후속한 공정에서 층간절연막(미도시)의 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 진행하게 되는데, 이 경우 평탄화된 컨트롤 게이트를 통해 SAC 질화막(Self-Aligned Contact Nitride)이 오픈 되는 것을 방지함에 따라 터널 절연막(110)의 손상을 방지하여 전압의 누설(leakage) 현상을 방지할 수 있다.
본 발명에서는 설명의 편의를 위하여 비휘발성 메모리 소자에 관하여 설명하였으나, 이에 한정되는 것은 아니며 반도체 소자의 절연막 평탄화에 적용 가능하다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 단차를 갖는 캡핑막 상에 갭 매립 특성이 우수한 희생절연막을 증착한 후 희생절연막과 캡핑막 간 식각 선택비를 이용한 블랭킷 에치백(Blanket Etchback) 공정으로 캡핑막을 평탄화함으로써, 스웰링(Swelling) 발생 없이 후속 형성될 도전막을 평탄화할 수 있다.
또한, 본 발명은 컨트롤 게이트용 도전막을 평탄화함으로써 후속한 층간절연막의 CMP 공정 시 SAC 질화막이 오픈되는 것을 방지함에 따라 터널 절연막의 손상을 방지하여 전압의 누설(leakage) 현상을 방지할 수 있고, 이를 통해 소자의 신뢰성을 향상시킬 수 있다.
Claims (12)
- 활성 영역에 터널 절연막 및 전자 저장막이 형성되고, 소자 분리 영역에 소자 분리막이 형성되며, 상기 전자 저장막 및 소자 분리막 상에 유전체막이 형성된 반도체 기판이 제공되는 단계;상기 유전체막 상에 캡핑막을 형성하는 단계;상기 캡핑막 상에 희생절연막을 형성하는 단계;상기 캡핑막이 평탄화되도록 상기 희생절연막 및 상기 캡핑막을 식각하기 위한 평탄화 공정을 실시하는 단계; 및평탄화된 상기 캡핑막 상에 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생절연막을 형성하는 단계 이후에 상기 희생절연막의 표면 단차를 완화시키기 위하여 큐어링 공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자 분리막은 상기 전자 저장막보다 높이가 낮게 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 캡핑막은 폴리실리콘막으로 형성하는 반도체 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생절연막은 BPSG막, PSG막, USG막, SOG막 및 산화질화막 중에서 선택되는 어느 하나로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 큐어링 공정은 300℃ 내지 500℃의 온도로 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 평탄화 공정은 블랭킷 에치백(Blanket Etchback) 공정으로 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 블랭킷 에치백 공정은 상기 캡핑막과 상기 희생절연막의 식각 선택비를 1:1 내지 1:1.5로 하여 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 블랭킷 에치백 공정은 50sccm 내지 200sccm 량의 CF4 가스를 사용하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 블랭킷 에치백 공정은 100W 내지 500W의 바이어스 파워로 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 블랭킷 에치백 공정은 300W 내지 1000W의 소스 파워로 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 블랭킷 에치백 공정은 RIE, ME-RIE, ICP, ECR 또는 Helicon 식각 장비를 이용하여 실시하는 비휘발성 메모리 소자의 제조 방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102683425A (zh) * | 2011-03-07 | 2012-09-19 | 海力士半导体有限公司 | 非易失性存储器件及其制造方法 |
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2006
- 2006-12-28 KR KR1020060136218A patent/KR20080061195A/ko not_active Application Discontinuation
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