CN102683425A - 非易失性存储器件及其制造方法 - Google Patents
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Abstract
本发明提供一种非易失性存储器件，包括：多个层叠图案，所述多个层叠图案具有顺序地层叠在衬底之上的隧道绝缘层、浮栅和电介质层；形成在层叠图案之间的衬底中的沟槽；将沟槽以及层叠图案之间的间隔间隙填充的隔离层；以及形成在电介质层之上的控制栅。
Description
相关申请的交叉引用
本申请要求2011年3月7日提交的韩国专利申请10-2011-0019866的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及制造半导体器件的方法，更具体而言，涉及非易失性存储器件及其制造方法。
背景技术
非易失性存储器件即使电源被切断也保留存储在其中的数据。不同类型的非易失性存储器件诸如快闪存储器正在广泛应用。
图1是说明现有的非易失性存储器件的截面图。
参照图1，现有的非易失性存储器件包括隔离层12、浮栅15、隧道绝缘层14、电介质层16和控制栅17。隔离层12被形成在衬底11之上以限定出多个有源区13。浮栅15被形成在每个有源区13之上以便相对于衬底11具有比隔离层12更高的表面。隧道绝缘层14被插入在浮栅15与有源区13之间。电介质层16沿着包括浮栅15的衬底结构的表面而形成。控制栅17被形成在电介质层16之上。
为了保证合适的耦合比，沿着突出于隔离层12的浮栅15的表面形成电介质层16。结果，在相邻的单元101之间可能由于寄生电容尤其是彼此相邻布置的浮栅15与电介质层16之间的寄生电容而引起干扰，并且非易失性存储器件的特性可能恶化。随着半导体器件集成度的增加以及相邻单元101之间的间隙变窄，非易失性存储器件的特性可能恶化得更严重。
发明内容
本发明的一个实施例涉及一种非易失性存储器件及其制造方法，所述非易失性存储器件可以防止非易失性存储器件的特性由于相邻单元之间的干扰而恶化。
根据本发明的一个实施例，一种非易失性存储器件包括：多个层叠图案，所述层叠图案包括顺序地层叠并形成在衬底之上的隧道绝缘层、浮栅和电介质层；在层叠图案之间的衬底中形成的沟槽；将沟槽以及层叠图案之间的间隔间隙填充的隔离层；以及形成在电介质层之上的控制栅。
根据本发明的另一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在衬底之上形成顺序地层叠了隧道绝缘层、浮栅、电介质层和覆盖层的多个层叠图案；通过刻蚀层叠图案之间的衬底形成沟槽；形成将沟槽以及层叠图案之间的间隔间隙填充的隔离层；以及在层叠图案之上形成控制栅。
根据本发明的又一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在衬底的有源区之上形成浮栅；通过将浮栅之间的间隔以及衬底的有源区之间的间隔间隙填充来形成隔离层，其中浮栅的表面与隔离层的表面对齐；以及在对齐的表面之上形成控制栅。
附图说明
图1是说明现有的非易失性存储器件的截面图。
图2是说明根据本发明的第一实施例的非易失性存储器件的截面图。
图3A至图3C是描述制造根据本发明的第一实施例的非易失性存储器件的方法的截面图。
图4是说明根据本发明的第二实施例的非易失性存储器件的截面图。
图5A至图5C是描述制造根据本发明的第二实施例的非易失性存储器件的方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，并不应解释为受到本文所列实施例的限制。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。
附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征而对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或衬底上的情况，还表示在第一层与第二层或在第一层与衬底之间存在第三层的情况。
下面提供一种非易失性存储器件，所述非易失性存储器件可以防止其特性由于相邻单元之间的干扰而恶化。相邻单元之间的干扰由它们之间的寄生电容尤其是彼此相邻的浮栅与电介质层之间的寄生电容而引起。因此，在本发明的一个实施例中，通过消除在相邻浮栅与电介质层之间产生的寄生电容，来保护非易失性存储器件的特性免于由于干扰的原因而恶化或防止非易失性存储器件的特性由于干扰的原因而恶化。
图2是说明根据本发明的第一实施例的非易失性存储器件的截面图。
参照图2，根据本发明的第一实施例的非易失性存储器件包括：多个层叠图案202、沟槽25、隔离层27、电介质层28和控制栅29。层叠图案202形成在有源区26的衬底21之上，并通过顺序地层叠隧道绝缘层22和浮栅23来形成层叠图案202。沟槽25形成在层叠图案202之间的衬底21之上。隔离层27间隙填充层叠图案202之间的沟槽25，并限定出有源区26。电介质层28形成在衬底21之上。控制栅29形成在电介质层28之上。在此，层叠图案202的表面——即浮栅23的表面——和隔离层27的表面布置在离衬底21相同的高度处以形成平坦表面，并且电介质层28被布置在所述平坦表面上。
根据本发明第一实施例的非易失性存储器件可以显著地降低相邻的浮栅23与电介质层28之间产生的寄生电容，并防止因相邻的浮栅23与电介质层28之间的寄生电容而引起的干扰。
具体而言，在图1中，由于浮栅15突出于隔离层12并且电介质层16沿着隔离层12的表面和浮栅15的表面而形成，因此浮栅15与电介质层16之间的接触面积(所述接触面积可以称为重叠面积)较大。大的接触面积可能在相邻的浮栅23与电介质层28之间导致大的寄生电容。另一方面，根据本发明的本实施例，隔离层27的表面和浮栅23的表面被布置在相同的高度处。由于电介质层28形成在平坦的表面上，因此与现有的非易失性存储器件相比，可以显著地减少浮栅23与电介质层28之间的接触面积。如上所述，由于浮栅23与电介质层28之间的接触面积减少，所以可以降低在浮栅23与电介质层28之间产生的寄生电容的量。以此方式，可以显著地降低因寄生电容而导致的干扰。
另外，由于在本发明的第一实施例中，浮栅23的表面和隔离层27的表面被布置在离衬底21相同的高度处，因此可以减少浮栅23的厚度。例如，浮栅可以具有小于约
的厚度。当浮栅23的厚度减少时，可以降低因浮栅23而导致的寄生电容，并可以增加形成隔离沟槽25的工艺余量。在此，在本发明的第一实施例中，因浮栅23而导致的寄生电容可能产生在浮栅23与有源区26之间、相邻的浮栅23与隔离层27之间以及相邻的浮栅23与电介质层28之间。
与此同时，当浮栅23与电介质层28之间的接触面积减少时，耦合比被降低。因此，在本发明的第一实施例中，电介质层28可以由具有高介电率(dielectric rate)的绝缘层形成。具有高介电率的绝缘层可以补偿因浮栅23与电介质层28之间减少的接触面积而导致的耦合比的恶化。在此，具有高介电率的绝缘层表示具有比氧化硅层更高的介电常数的绝缘层。
图3A至图3C是描述制造根据本发明第一实施例的非易失性存储器件的方法的截面图。
参照图3A，在衬底21之上顺序地形成隧道绝缘层22、浮栅导电层和硬掩模图案24。然后，使用硬掩模图案24作为刻蚀阻挡层来刻蚀浮栅导电层、隧道绝缘层22和衬底21，从而形成用于隔离的沟槽25以及顺序地层叠了已被刻蚀的隧道绝缘层22和浮栅23的层叠图案202。由于形成用于隔离的沟槽25，因此在衬底21之上限定出多个有源区26。
衬底21可以是硅衬底。隧道绝缘层22可以是氧化物层，所述氧化物层可以通过热氧化工艺来形成。浮栅23可以是硅层，例如多晶硅层。将浮栅23形成为具有小于约
的厚度。在此，由于可以将浮栅23的厚度减少为比现有技术中的厚度薄，因此可以增加形成沟槽25的工艺余量。
参照图3B，在衬底21之上沉积绝缘层以间隙填充沟槽25以及层叠图案202之间的间隔，并通过执行平坦化工艺直到暴露出浮栅23来形成隔离层27。因此，在平坦化工艺结束的时刻，浮栅23的表面与隔离层27的表面彼此对齐。
形成隔离层27的平坦化工艺可以是单独的刻蚀工艺或化学机械抛光(CMP)工艺，或者可以是刻蚀工艺与CMP工艺的组合。例如，可以执行CMP工艺，直到暴露出硬掩模图案24为止，然后可以执行刻蚀工艺，例如回蚀工艺，直到暴露出浮栅23为止。
隔离层27可以是氧化物层。例如，隔离层27可以是由基于聚硅氮烷的旋涂电介质(SOD)层制成的单层或者可以是层叠了SOD层和高密度等离子体(HDP)氧化物层的叠层。
参照图3C，在包括浮栅23的表面和隔离层27的表面的被平坦化了的表面之上形成电介质层28。在此，电介质层28可以由具有高介电率的绝缘层制成，从而补偿耦合比的降低，所述耦合比的降低可能由于浮栅23与电介质层28之间接触面积因浮栅23的表面与隔离层27的表面对齐而降低的原因所导致。
在此，由于电介质层28形成在被平坦化了的表面上，因此可以增加形成电介质层28的工艺余量。在图1中，由于介质层16是沿着包括突出于隔离层12的浮栅15的结构的表面而形成的，所以难以形成具有均匀厚度的电介质层16。另外，随着半导体器件的集成度的提高，形成电介质层28的间隔降低，所以难以保证合适的工艺余量。但是，根据本发明的实施例，电介质层28形成在被平坦化了的表面上。因此，易于在衬底结构之上形成具有均匀厚度的电介质层28。另外，虽然集成度提高，但是在电介质层28的形成中的空间限制较少，所以可以防止电介质层28的工艺余量降低。
然后，在电介质层28之上形成控制栅29。控制栅29可以是硅层、金属性层或者层叠了硅层和金属性层的层叠结构。在此，金属性层包括金属层、金属氧化物层、金属氮化物层和金属硅化物层。
通过上述工艺，可以制造非易失性存储器件而不使非易失性存储器件的特性恶化，所述的非易失性存储器件的特性恶化会由于相邻的浮栅23与电介质层28之间的寄生电容导致的干扰的原因而引起。
图4是说明根据本发明的第二实施例的非易失性存储器件的截面图。
参照图4，根据本发明的第二实施例的非易失性存储器件包括：多个层叠图案302、沟槽37、隔离层39和控制栅40。层叠图案302包括顺序地层叠在有源区38的衬底31之上的隧道绝缘层32、浮栅33和电介质层34。沟槽37形成在层叠图案302之间的衬底31中。隔离层39间隙填充层叠图案302之间的沟槽37，并限定出有源区38。控制栅40形成在电介质层34之上。在此，在层叠图案302中，电介质层34被设置在浮栅33之上，并且层叠图案302还可以包括插入在控制栅40与电介质层34之间的覆盖层35。在工艺期间，覆盖层35保护电介质层34。覆盖层35可以是导电层。
由于具有上述结构的根据本发明第二实施例的非易失性存储器件包括浮栅33之上的电介质层34，因此可以消除相邻的浮栅33与电介质层34之间的寄生电容。因此，根据本发明的第二实施例的非易失性存储器件甚至可以比根据本发明第一实施例的非易失性存储器件更显著地降低相邻的单元301之间的寄生电容以及由寄生电容导致的干扰。
具体而言，根据本发明的第一实施例，由于电介质层28在相邻的浮栅23之上延伸，所以在相邻的浮栅23与电介质层28之间导致寄生电容。但是，根据本发明的第二实施例，由于布置在相邻的浮栅33之上的电介质层34与浮栅之被分隔开，因此可以防止在相邻的浮栅33与电介质层34之间产生寄生电容。总之，由于防止了在相邻的浮栅33与电介质层34之间产生寄生电容，因此可以显著地降低由寄生电容导致的干扰。
另外，与现有的非易失性存储器件相比，在本发明的第二实施例中，由于电介质层34以被布置在浮栅33之上的形式来被形成，因此可以减少浮栅33的厚度。例如，浮栅33可以具有约
或更小的厚度。当浮栅33的厚度被降低时，也可以降低由浮栅33导致的寄生电容，并且此外，可以增加形成沟槽37的工艺余量。在此，在本发明的第二实施例中，由浮栅33导致的寄生电容可能出现在浮栅33与有源区38之间以及在相邻的浮栅33与隔离层39之间。
与此同时，当浮栅33与电介质层34之间的接触面积被减少时，耦合比可能被降低。因此，在本发明的第二实施例中，电介质层34可以由具有高介电率的绝缘层制成。具有高介电率的绝缘层可以补偿由浮栅33与电介质层34之间降低的接触面积导致的耦合比的恶化。在此，具有高介电率的绝缘层是指具有比氧化硅层高的介电常数的绝缘层。
图5A至图5C是描述制造根据本发明的第二实施例的非易失性存储器件的方法的截面图。
参照图5A，在衬底31之上形成顺序地层叠了隧道绝缘层32、浮栅导电层、电介质层34和覆盖层35的叠层。然后，通过使用叠层之上的硬掩模图案36作为刻蚀阻挡层来刻蚀叠层和衬底31，从而形成用于隔离的沟槽37以及顺序地层叠了隧道绝缘层32、浮栅33、电介质层34和覆盖层35的多个层叠图案302。另外，随着形成用于隔离的沟槽37，在衬底31中限定出多个有源区38。
衬底31可以是硅衬底。隧道绝缘层32可以是氧化物层，并且所述氧化物层可以通过热氧化工艺形成。浮栅33可以是硅层，例如多晶硅层。可以将浮栅33形成为具有比现有的浮栅薄的约
或更小的厚度。由于可以减少浮栅33的厚度，因此，与现有的非易失性存储器件相比，可以增加形成沟槽37的工艺余量。电介质层34可以由具有高介电率的绝缘层形成，从而补偿可能由保留在浮栅33之上的电介质层34导致的耦合比降低。在工艺期间，覆盖层35保护电介质层34，并且覆盖层35可以是导电层或绝缘层。
参照图5B，在衬底31之上沉积绝缘层以间隙填充沟槽37以及层叠图案302之间的间隔，然后执行平坦化工艺，直到暴露出覆盖层35为止，从而形成隔离层39。
形成隔离层39的平坦化工艺可以是单独的刻蚀工艺或化学机械抛光(CMP)工艺，或者可以是刻蚀工艺与CMP工艺的组合。例如，可以执行CMP工艺，直到暴露出硬掩模图案36为止，然后可以执行刻蚀工艺，例如回蚀工艺，直到暴露出覆盖层35为止。
隔离层39可以是氧化物层。例如，隔离层39可以是由基于聚硅氮烷的旋涂电介质(SOD)层制成的单层或者可以是SOD层和高密度等离子体(HDP)氧化物层的叠层。
参照图5C，在包括隔离层39的衬底结构之上形成控制栅40。控制栅40可以是硅层、金属性层或者层叠了硅层和金属性层的叠层。在此，金属性层包括金属层、金属氧化物层、金属氮化物层和金属硅化物层。
与此同时，当覆盖层35由绝缘层制成时，在形成控制栅40之前去除覆盖层35。当覆盖层35由导电层制成时，可以在保留覆盖层35的同时形成控制栅40。在某些情况下，虽然覆盖层35由导电层形成，但是在去除覆盖层35之后形成控制栅40。
通过上述工艺，非易失性存储器件可以防止其特性由于产生在相邻的浮栅33与电介质层34之间的寄生电容导致干扰的原因而恶化。
根据本发明的一个实施例，由于层叠图案被隔离层分隔开，并且电介质层保留在浮栅上，因此防止了在相邻的浮栅与电介质层之间产生寄生电容，并因此保护非易失性存储器件的特性免于由于寄生电容导致的干扰的原因而恶化/防止非易失性存储器件的特性由于寄生电容导致的干扰的原因而恶化。
虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下可以进行各种变化和修改。
Claims (16)
1.一种非易失性存储器件，包括：
多个层叠图案，所述多个层叠图案包括形成在衬底之上并顺序地层叠的隧道绝缘层、浮栅和电介质层；
沟槽，所述沟槽被形成在所述层叠图案之间的所述衬底中；
隔离层，所述隔离层将所述沟槽以及所述层叠图案之间的间隔间隙填充；以及
控制栅，所述控制栅被形成在所述电介质层之上。
2.如权利要求1所述的非易失性存储器件，还包括：
插入在所述电介质层与所述控制栅之间的覆盖层。
3.如权利要求2所述的非易失性存储器件，其中，所述覆盖层包括导电层。
4.如权利要求1所述的非易失性存储器件，其中，所述层叠图案的所述电介质层被所述隔离层分隔开。
5.如权利要求1所述的非易失性存储器件，其中，所述电介质层包括具有高介电率的绝缘层。
6.如权利要求1所述的非易失性存储器件，其中，所述浮栅的表面与所述隔离层的表面对齐，所述电介质层被设置在所述浮栅与所述隔离层的对齐表面之上。
7.一种制造非易失性存储器件的方法，包括以下步骤：
在衬底之上形成顺序地层叠了隧道绝缘层、浮栅、电介质层和覆盖层的多个层叠图案；
通过刻蚀所述层叠图案之间的所述衬底来形成沟槽；
形成将所述沟槽以及层叠图案之间的间隔间隙填充的隔离层；以及
在所述层叠图案之上形成控制栅。
8.如权利要求7所述的方法，其中，形成层叠图案的步骤包括以下步骤：
通过在所述衬底之上顺序地层叠隧道绝缘层、浮栅导电层、电介质层和覆盖层来形成叠层；
在所述叠层之上形成硬掩模图案；以及
使用所述硬掩模图案作为刻蚀阻挡层来刻蚀所述叠层。
9.如权利要求8所述的方法，其中，在形成沟槽的步骤中，
在形成所述层叠图案之后，通过使用所述硬掩模图案作为刻蚀阻挡层来刻蚀所述衬底。
10.如权利要求7所述的方法，其中，形成隔离层的步骤包括以下步骤：
在所述衬底之上形成所述绝缘层；以及
执行平坦化工艺，直到暴露出所述覆盖层为止。
11.如权利要求10所述的方法，其中，在执行平坦化工艺的步骤中，
单独执行刻蚀工艺或化学机械抛光工艺，或者执行刻蚀工艺和化学机械抛光工艺的组合。
12.如权利要求7所述的方法，其中，所述覆盖层为绝缘层或导电层。
13.如权利要求7所述的方法，还包括以下步骤：
在形成所述控制栅之前，去除所述覆盖层。
14.一种制造非易失性存储器件的方法，包括以下步骤：
在衬底的有源区之上形成浮栅；
通过将所述浮栅之间以及所述衬底的有源区之间的间隔的间隙填充来形成隔离层，其中所述浮栅的表面与所述隔离层的表面对齐；以及
在对齐了的所述表面之上形成控制栅。
15.如权利要求14所述的方法，其中，形成浮栅的步骤包括以下步骤：
在所述衬底之上顺序地形成隧道绝缘层、浮栅导电层、电介质层和硬掩模图案；以及
通过使用所述硬掩模图案作为刻蚀阻挡层来刻蚀所述电介质层、所述浮栅导电层、所述隧道绝缘层和所述衬底，以在所述衬底中形成所述浮栅和沟槽。
16.如权利要求14所述的方法，还包括以下步骤：
在形成所述控制栅之前，在对齐了的所述表面之上形成电介质层。
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