CN101582429A - 快闪存储器件及其制造方法 - Google Patents

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Abstract

本发明涉及快闪存储器件及其制造方法，一种快闪存储器件包括：在半导体衬底的隔离区上形成的隔离层，在半导体衬底的有源区上形成的隧道绝缘层，在隧道绝缘层上形成的第一导电层，在第一导电层和隔离层上形成的介电层，所述介电层具有用于暴露隔离层的凹槽，在隔离层上形成并通过所述凹槽暴露的沟槽，和在所述介电层上形成的第二导电层。

Description

快闪存储器件及其制造方法
相关申请
本申请要求2008年5月13日提交的韩国专利申请No.10-2008-0044117和2009年1月29日提交的韩国专利申请10-2009-0006800的优先权，通过引用将它们的全部内容并入本文。
技术领域
一个或多个实施方案涉及快闪存储器件及其制造方法，更具体涉及能够改善相邻单元之间干扰效应和循环阈值电压偏移的快闪存储器件及其制造方法。
背景技术
在NAND型快闪存储器件中，用于存储数据的多个单元彼此串联电连接，由此形成一个单元串。在所述单元串和漏极之间形成漏极选择晶体管，在所述单元串和源极之间形成源极选择晶体管。通过在半导体衬底的一定区域上形成栅极、然后在每个栅极的两侧上形成结，从而形成NAND型快闪存储器件的单元。栅极具有隧道绝缘层、浮置栅极、介电层和控制栅极的堆叠结构。
在上述NAND型快闪存储器件中，单元的状态受到相邻单元的操作的影响，因此重要的是恒定保持单元的状态。由操作(特别是相邻单元的编程操作)所导致的单元状态的改变称为“干扰效应”。换言之，干扰效应指的是：当邻近于第一单元的第二单元进行编程时，由于第二单元的浮置栅极的电荷改变所导致的电容效应，所以使得当待读取的第一单元被读取时，高于第一单元阈值电压的阈值电压被读取。干扰效应还指的是：虽然被读取的单元的浮置栅极的电荷没有改变，但是该单元的状态似乎由于相邻单元的状的变化而改变。由于干扰效应使得单元的状态改变，这导致不良器件的比率增加和降低制造良品率。因此，为了恒定保持单元的状态，有效的是最小化干扰效应。
随着半导体器件的日益高度集成，浮置栅极之间的距离更加变窄，干扰变为一个重要因素。因此，已经进行尝试以改善干扰因素。例如，提出形成具有翼形间隔物W的隔离层17而不是形成平面形介电层的方法，该翼形间隔物W在半导体衬底11上的隧道氧化物层13的侧壁上形成，如图1所示。在隔离层17上形成介电层19和控制栅极21。
通过将隔离层17顶表面中心部的有效场氧化物高度(EFH)降低至低于在隧道氧化物层13侧壁上形成的隔离层17的高度，从而形成该翼形间隔物W。通过形成翼形间隔物W，隔离层17的顶表面设置为U形。因此，在隔离层17上形成的介电层19的表面可具有U形，因此在U形介电层19上形成的控制栅极21在浮置栅极15之间深深形成。如上所述，在浮置栅极15之间形成的控制栅极21可改善干扰效应。
然而，如果如上所述降低隔离层17的顶表面中心部的EFH，那么隧道氧化物层13和控制栅极21之间的距离减小。因此，由于隧道氧化物层13的循环Vt偏移增加，隧道氧化物层13的性能可劣化。
同时，如果由于器件的高度集成导致浮置栅极15之间的距离变窄，使得隔离层17的翼形间隔物W之间的距离变窄，那么介电层19可填充翼形间隔物W之间的距离。因此，由于控制栅极21在浮置栅极15之间深深形成，使得控制栅极21的底部不能降低，所以很难改善干扰效应。
发明内容
一个或多个实施方案涉及一种快闪存储器件及其制造方法，其能够改善干扰效应并确保隧道氧化物层和控制栅极之间的距离，即使是单元之间距离变窄。
根据一个实施方案的快闪存储器件可包括：在半导体衬底的隔离区上形成的隔离层；在半导体衬底的有源区上形成的隧道绝缘层；在隧道绝缘层上形成的第一导电层；和在第一导电层和隔离层上形成的介电层。介电层在其上可形成有凹槽，以使得隔离层可以通过该凹槽而暴露。可在隔离层上形成沟槽并且通过所述凹槽而暴露，可在包括沟槽的介电层上形成第二导电层。
在根据一个实施方案的快闪存储器件中，可形成隔离层，使得隔离层的表面位于半导体衬底的有源区的表面上方和第一导电层的表面下方。
可在隔离层顶部的中心部形成介电层。
可在隔离层的中心部形成沟槽。此外，沟槽延伸直至对应于半导体衬底有源区的表面的深度。
根据各实施方案的快闪存储器件还可包括第二导电层，第二导电层在介电层上形成并设置为使得在其间穿过的凹槽能够暴露。
根据一个实施方案的制造快闪存储器件的方法可包括：提供其上形成具有隔离区和有源区的半导体衬底。在隔离区上可形成具有隔离层，有源区上可形成具有堆叠层并且该堆叠层设置为包括隧道绝缘层和第一导电层。所述方法可还包括：在第一导电层和隔离层上形成介电层；蚀刻在隔离层上形成的所述介电层，由此形成凹槽；蚀刻通过所述凹槽暴露的隔离层，由此在隔离层中形成沟槽；和在包括沟槽的介电层上形成第二导电层。
在根据一个或多个实施方案的方法中，隔离层的顶表面位于半导体衬底有源区的顶表面和第一导电层的顶表面之间。
可在隔离层顶部的中心部形成所述介电层的凹槽。
可在隔离层的中心部形成所述沟槽。沟槽可延伸直至对应于半导体衬底有源区的表面的深度。
根据各实施方案，形成所述凹槽可包括：在介电层上形成蚀刻阻挡层，其对应于第一导电层的部分厚于其对应于隔离层的部分；和移除介电层和蚀刻阻挡层的垂直部分之间的蚀刻阻挡层，以将单元的介电层与相邻单元的介电层分隔。
蚀刻阻挡层可使用以下物质中的任意一种形成：非晶碳层、碳基材料层、硅氮化物(SixNy：“x”和“y”是正整数)层、氧氮化硅(SiON)层、氧化物层和氮化硼(BN)层。
可使用等离子体增强化学气相沉积(PECVD)方法或旋涂方法形成蚀刻阻挡层。
可使用仅仅利用干蚀刻的第一蚀刻工艺或利用干蚀刻和湿蚀刻二者的第二蚀刻工艺来形成所述凹槽。
第二蚀刻工艺包括：被实施以蚀刻所述蚀刻阻挡层的垂直部分之间的蚀刻阻挡层的干蚀刻工艺、和在干蚀刻工艺之后使用保留的蚀刻阻挡层作为掩模来蚀刻暴露的介电层的湿蚀刻工艺。
可移除蚀刻阻挡层，形成沟槽。
形成所述凹槽还可包括：在形成蚀刻阻挡层和蚀刻介电层之间所实施的覆盖层的形成。
覆盖层可通过PECVD方法形成，覆盖层可使用多晶硅层形成。
在使用干蚀刻工艺对蚀刻阻挡层的垂直部分之间的蚀刻阻挡层进行蚀刻之后，可使用保留的蚀刻阻挡层作为掩模、利用湿蚀刻工艺蚀刻覆盖层。
根据各实施方案的方法还可包括：在蚀刻阻挡层上形成光刻胶图案，用于暴露蚀刻阻挡层的垂直部分之间的蚀刻阻挡层。在形成蚀刻阻挡层和蚀刻介电层之间可实施光刻胶图案的形成。
根据各实施方案的方法还可包括：实施移除在半导体衬底上保留的碳组分的清洁工艺或等离子体工艺的步骤。清洁工艺或等离子体工艺可在沟槽的形成和第二导电层的形成之间实施。
附图说明
通过参考结合附图的以下详述，上述及其他特征和优点将变得显而易见，其中：
图1是根据现有技术的快闪存储器件的截面图；
图2A至2E是说明根据一个实施方案制造快闪存储器件的方法的截面图；和
图3A至3G是说明根据另一个实施方案制造快闪存储器件的方法的截面图。
具体实施方式
以下，将参考附图并结合一个或多个实施方案详细描述本发明。
图2A至2E是说明根据一个实施方案制造快闪存储器件的方法的截面图。
参考图2A，提供半导体衬底100。使用制造快闪存储器件的已知方法，在半导体衬底的各个有源区A上形成均包括隧道绝缘层102和第一导电层104的的堆叠层。在半导体衬底隔离区的第一沟槽106中形成隔离层108。第一导电层104的顶部的侧壁通过第一沟槽106而暴露。隧道绝缘层102可由二氧化硅(SiO2)层形成。在一个示例性实施方案中，二氧化硅层可使用氧化工艺形成。第一导电层104用作快闪存储器件的浮置栅极并可由多晶硅层形成。此处，在平行于隔离层108的方向(位线方向)上图案化导电层104。使用在半导体衬底100上依次形成隧道绝缘层102、第一导电层104和隔离掩模(未显示)的自对准浅沟槽隔离(SA-STI)工艺可形成第一沟槽106。通过使用掩模(未显示)的蚀刻工艺，将隔离区的隔离掩模、第一导电层104、隧道绝缘层102和半导体衬底100蚀刻至一定深度。
隔离层108可由氧化物基材料形成，例如高温氧化物(HTO)层、高密度等离子体(HDP)氧化物层、原硅酸四乙酯(TEOS)层、硼磷硅酸盐玻璃(BPSG)层或未掺杂的硅酸盐玻璃(USG)层。通过在包括第一沟槽106的隔离掩模上沉积用于填充第一沟槽106的绝缘层、抛光所述绝缘层、然后实施蚀刻工艺以减小隔离层的厚度，可形成隔离层108。实施使用所述隔离掩模的隔离氮化物层作为蚀刻停止层的化学机械抛光工艺作为所述抛光工艺。此处，通过考虑循环特性，形成隔离层108，使得隔离层的顶表面高于半导体衬底100有源区A的顶表面。隔离层108的顶表面高于第一导电层104的底表面，由此能够暴露第一导电层104的上部的侧壁。在形成隔离层108之后，移除保留的隔离氮化物层。同时，在抛光绝缘层之后，移除保留的隔离氮化物层，然后可实施减小隔离层厚度的蚀刻工艺。通过第一沟槽106和隔离层108的形成限定有源区A。
虽然附图未显示，但是在第一沟槽106的底表面和侧壁上还形成壁氧化物层，以恢复在形成第一沟槽106的蚀刻工艺中产生的蚀刻损伤。壁氧化物层可在形成第一沟槽106之后使用氧化工艺形成。
在隔离层108上和在第一导电层104的顶表面上形成介电层110。介电层110虽然在附图中显示为均质的，但是可具有包括第一氧化物层、氮化物层和第二氧化物层的堆叠结构(ONO)。在这种情况下，介电层110可使用等离子体增强化学气相沉积(PECVD)方法形成。
由于形成工艺的沉积特征，介电层110的台阶覆盖性低，所以在第一导电层104上形成的介电层厚于在第一导电层104的侧壁上形成的介电层和在隔离层108上形成的介电层。此外，在第一导电层104的侧壁上形成的介电层厚于在隔离层108上形成的介电层。由于上述结构，介电层110具有平坦形状。
参考图2B，在介电层110上形成衬垫形(liner-shaped)覆盖层112。覆盖层112用于保护介电层110，使得介电层110在后续的蚀刻工艺、清洁工艺和剥离工艺中没有直接暴露。覆盖层可由多晶硅层形成，使得覆盖层可用作用于快闪存储器件中控制栅极的下层导电层。特别地，为避免注入覆盖层112的杂质扩散进入下部部分，覆盖层112可具有包括未掺杂的多晶硅层和掺杂的多晶硅层的堆叠层。
覆盖层112可使用PECVD方法形成。由于形成工艺的沉积特性，覆盖层112的台阶覆盖性低，所以在介电层110上形成的覆盖层112厚于在介电层110侧壁上形成的覆盖层112和在隔离层108的区域中介电层110上形成的覆盖层，并且在介电层110的侧壁上形成的覆盖层厚于在隔离层108的隔离区中介电层110上形成的覆盖层。
在将单元和相邻单元的第二绝缘层112进行隔离的后续工艺中，在覆盖层112上形成蚀刻阻挡层114。可通过PECVD方法或旋涂方法使用非晶碳形成蚀刻阻挡层114，使得根据在第一导电层104上形成的蚀刻阻挡层114的厚度和在隔离层108上形成的蚀刻阻挡层的厚度之间的差异，单元与相邻单元的导电层112和介电层110可通过后续的回蚀工艺进行有效分隔。
另一方面，蚀刻阻挡层114可使用旋涂方法、利用包含碳作为主要组分之一的碳基材料例如碳聚合物而不是非晶碳来形成。可使用PECVD方法利用例如硅氮化物(SixNy：“x”和“y”是正整数)层、氧氮化硅(SiON)层、氧化物层或氮化硼(BN)层的薄层而不是碳基材料来形成蚀刻阻挡层114。因此，在第一导电层104上形成的蚀刻阻挡层114厚于在覆盖层112的侧壁上形成的蚀刻阻挡层和在隔离层108上形成的蚀刻阻挡层，并且在覆盖层112的侧壁上形成的蚀刻阻挡层厚于在隔离层108上形成的蚀刻阻挡层。
参考图2C，为了将单元与相邻单元的覆盖层112和介电层110进行隔离，对蚀刻阻挡层114、覆盖层112和介电层110进行蚀刻，由此形成通过其暴露隔离层108的凹槽(未显示)。此处，所述蚀刻工艺可使用仅仅利用干蚀刻的第一工艺或利用干蚀刻和湿蚀刻二者的第二工艺来实施。
在其中实施第一蚀刻工艺的情况下，使用干回蚀工艺依次地蚀刻所述蚀刻阻挡层114、覆盖层112和介电层110。此处，在干回蚀工艺中，设定蚀刻目标厚度，由此通过形成凹槽使得单元的介电层110可与相邻单元的介电层110隔离。
因此，依次地蚀刻所述蚀刻阻挡层114垂直部分之间的蚀刻阻挡层114、覆盖层112和介电层110，由此形成凹槽。因此，单元与相邻单元的介电层110得到隔离，隔离层108的表面通过所述凹槽得到暴露。由于在第一导电层104上蚀刻阻挡层114、覆盖层112和介电层110的水平部分厚，蚀刻阻挡层114、覆盖层112和介电层110的水平部分在用于隔离介电层110的隔离层108上相对薄，因此，可隔离介电层110，并且可暴露隔离层108。在这种情况下，在隔离层108的顶部的中心部形成介电层110的凹槽。
在干回蚀工艺之后，其厚度大于水平部分厚度的蚀刻阻挡层114的垂直部分保留在覆盖层112的侧壁上。在干回蚀工艺之后，在第一导电层104上形成并且其厚度设置为厚于形成在隔离层108上的部分的蚀刻阻挡层114部分可保留在导电层104上，或在第一导电层104上形成的覆盖层112可部分蚀刻。
在其中实施第二蚀刻工艺的情况下，蚀刻工艺可如下实施。使用干蚀刻工艺(例如干回蚀工艺)蚀刻所述蚀刻阻挡层114，由此形成凹槽。此处，干回蚀工艺的蚀刻目标设定为在隔离层108的隔离区中形成的蚀刻阻挡层114的水平部分的厚度。因此，在隔离层108上形成的蚀刻阻挡层114的水平部分通过干回蚀工艺进行蚀刻，由此在蚀刻阻挡层114上形成凹槽。因此，覆盖层112的表面通过该凹槽暴露。此处，蚀刻阻挡层114的凹槽在隔离层108的上部的中心部形成。
在干回蚀工艺之后，蚀刻阻挡层114的相对厚于水平部分的垂直部分保留在覆盖层112的侧壁上。在第一导电层104上形成的蚀刻阻挡层114的部分(其厚于在隔离层108的隔离区中形成的蚀刻阻挡层114的部分)保留在导电层104上。
然后，使用保留的蚀刻阻挡层114作为掩模，使用湿蚀刻工艺(例如，湿回蚀工艺)对通过所述凹槽暴露的覆盖层112和在覆盖层112下方形成的介电层110进行蚀刻。因此，通过所述凹槽暴露的覆盖层112和在覆盖层112下方形成的介电层110被蚀刻，由此形成凹槽。因此，单元与相邻单元的介电层110被隔离，隔离层108的表面通过所述凹槽而暴露。如上所述，在第一导电层104上形成的蚀刻阻挡层114、覆盖层112和介电层110的水平部分设置为具有厚的厚度，在用于隔离介电层110的隔离层108上形成的蚀刻阻挡层114、覆盖层112和介电层110的水平部分设置具有相对薄的厚度。因此，可实现介电层110的隔离和隔离层108的暴露。此处，介电层110的凹槽在隔离层108的上部的中心部形成。
在蚀刻阻挡层114上还可形成光刻胶图案(未显示)，通过该光刻胶图案暴露蚀刻阻挡层114的垂直部分之间的空间。然后可实施使用光刻胶层图案作为掩模的蚀刻工艺，以将单元和相邻单元中的介电层进行隔离。
参考图2D，蚀刻通过所述凹槽暴露的隔离层108，由此在隔离层108中形成第二沟槽116。蚀刻隔离层108的蚀刻工艺可使用干蚀刻工艺或湿蚀刻工艺来实施。考虑到隧道绝缘层102的循环特征，第二沟槽116可具有直至对应于半导体衬底100有源区A的表面的高度。因此，蚀刻通过所述凹槽暴露的隔离层108，由此在隔离层108的顶部的中心部形成凹陷沟槽116。
此外，通过第二沟槽116在隧道绝缘层102的侧壁上自动地形成翼形间隔物。因此，和已知的制造快闪存储器件的方法不同，可省略在隧道绝缘层侧壁上形成翼形间隔物需要的重复工艺例如使用两种或多种用于形成隔离层的材料的沉积工艺和蚀刻工艺，由此能够简化制造快闪存储器件的工艺。
在形成第二沟槽116的过程中，保留的蚀刻阻挡层(在图2C中表示为114)与隔离层一起被移除，所以保留的覆盖层112的表面完全暴露。然而，在蚀刻工艺中留下的介电层110的表面没有通过覆盖层112而直接暴露，而是由覆盖层所保护。
移除蚀刻阻挡层114之后，如果在半导体衬底100上保留碳组分，那么可实施清洁工艺或等离子体工艺，以完全地移除在半导体衬底100上保留的碳组分。
参考图2E，在包含第二沟槽116的覆盖层112上可形成第二导电层118。第二导电层118用作快闪存储器件的控制栅极并且可由多晶硅层、金属层或它们的堆叠层形成。所述金属层可以是金属硅化物层。第二导电层118可由多晶硅层形成。在这种情况下，使用掺杂多晶硅层形成第二导电层118。
使用已知的蚀刻工艺，在与隔离层108的方向(字线方向)交叉的方向上图案化第二导电层118、覆盖层112、介电层110和第一导电层104。因此，形成均包括第一导电层104的浮置栅极104a，并且形成包括覆盖层112和第二导电层118的控制栅极120。因此，形成包括隧道绝缘层102、浮置栅极104a、介电层110和控制栅极120的栅极图案。
根据实施方案，与已知的快闪存储器件相比，由于控制栅极120在浮置栅极104a之间形成并且位于介电层110上，所以控制栅极120的高度可降低对应于隔离层108上部水平部分的介电层110的厚度和在第二沟槽116中的蚀刻的隔离层108的厚度的总和。因此，控制栅极120占据的区域可增加与位于浮置栅极之间并设置为在覆盖层112下方延伸的控制栅极的部分一样多。
通常，在隔离层上形成沟槽或形成隔离层的凹陷顶部之后形成介电层和用于控制栅极的导电层的情况下，利用介电层填充沟槽(或凹陷部分)，所以在沟槽中可不形成用于控制栅极的导电层或可形成用于控制栅极的导电层的一部分。然而，根据一个或多个实施方案，可通过蚀刻由在介电层110中形成的凹槽所暴露的隔离层108，来形成第二沟槽116。如上所述，第二导电层118在第二沟槽116和介电层110的凹槽中形成。因此，与其中介电层110与第二导电层118一起在隔离层108的沟槽中形成的情况相比，浮置栅极104a之间的介电常数可减小。即，与已知技术相比，由于第二导电层118的底表面可降低，所以浮置栅极104a之间的寄生电容可减小，使得可最小化干扰效应。
此外，根据一个或多个实施方案，虽然隔离层108在形成介电层110之前形成得高，以确保隧道氧化物层102和控制栅极120之间的距离CEFH，该距离CEFH与循环特性有关，与干扰效应相关的EFH IEFH可通过在后续工艺中蚀刻由在介电层110中形成的凹槽所暴露的隔离层108来降低。因此，根据一个或多个实施方案，可改善干扰效应并且同时可减小隧道氧化物层102和控制栅极120之间的距离CEFH。因此，可减小当隧道氧化物层102靠近控制栅极120时变得较差的循环Vt偏移，由此减少隧道氧化物层102的劣化。
图3A至3G是说明根据另一个实施方案制造快闪存储器件的方法的截面图。
参考图3A，提供其中在有源区A上堆叠隧道氧化物层203和第一导电层205的半导体衬底201，并使用制造快闪存储器件的典型方法在有源区A之间的隔离区中形成隔离层207。在有源区A上堆叠隧道氧化物层203和第一导电层205以及在各个隔离区中形成隔离层207的方法与参考图2A描述的那些相同，因此为简单起见省略其描述。
如上所述，提供其中在有源区A上堆叠隧道氧化物层203和第一导电层205以及在各个隔离区中形成隔离层207的半导体衬底201之后，在隔离层207和第一导电层205的表面上形成介电层209。介电层209可具有其中堆叠第一氧化物层209a、氮化物层209b和第二氧化物层209c(氧化物-氮化物-氧化物；ONO)的结构。
参考图3B，在介电层209上进一步形成覆盖层211。覆盖层211用于保护介电层209，使得介电层209在后续的蚀刻工艺、清洁工艺和剥离工艺中没有直接暴露。此外，覆盖层211可使用导电层形成，使得覆盖层2
11可用作用于控制栅极的下部导电层。覆盖层211可由多晶硅制成。构成覆盖层211的多晶硅层可包括包含掺杂剂例如磷(P)的掺杂多晶硅层。此处，掺杂的多晶硅层设置为包含1.0E20原子/cm3～3.0E20原子/cm3的掺杂剂并且形成为
Figure A20091013845600151
的厚度。
在覆盖层211的表面上沉积蚀刻阻挡层213。蚀刻阻挡层213设置为在后续的蚀刻工艺之后暴露在隔离层207上和第一导电层205的侧壁上形成的覆盖层209，并且可通过利用台阶覆盖特性的方法来沉积，使得可保护在第一导电层205上形成的覆盖层211。即，蚀刻阻挡层213可在第一导电层205顶部上方比在隔离层207上方和在第一导电层205的侧壁上形成得较厚。为此，可使用等离子体方法沉积蚀刻阻挡层213。此外，蚀刻阻挡层213可由使用后续工艺而无需另外的移除工艺即可容易移除的材料来制成。为此，蚀刻阻挡层213可使用氧化物层、更特别是等离子体增强的(PE)氧化物层来形成。
PE-氧化物层可通过将SiH4气体和O2气体的混合气体注入温度为350～450℃的腔室、然后使用采用载气例如He或Ar的等离子体来形成。
参考图3C，蚀刻蚀刻阻挡层213，使得在隔离层207上方形成的覆盖层209和在第一导电层205侧壁上形成的覆盖层209得到暴露。在第一导电层205上方形成的蚀刻阻挡层213保持完好，这是由于其相对于在隔离层207上和在第一导电层205侧壁上形成的蚀刻阻挡层213较厚。蚀刻阻挡层213可使用氢氟酸(HF)或缓冲氧化物蚀刻剂(BOE)来蚀刻。
参考图3D，通过蚀刻在图3C中暴露的隔离层207上的覆盖层211，使得隔离层207上的介电层209暴露。当蚀刻覆盖层211时，在保留的蚀刻阻挡层213下方的覆盖层211由于蚀刻阻挡层213的保护所以保持完好。因此，对覆盖层211实施蚀刻工艺之后，隔离层207上的介电层209暴露，而在由蚀刻阻挡层213保护的覆盖层211下方的介电层209没有暴露。即，在第一导电层205顶部和侧壁上形成的介电层209没有暴露。可使用SF6气体和O2气体的混合气体、Cl2气体和O2气体的混合气体、以及SF6气体、Cl2气体和O2气体的混合气体中的任意一种来蚀刻由多晶硅制成的覆盖层211。
参考图3E，通过蚀刻在图3D中对覆盖层211实施蚀刻工艺之后暴露的隔离层207上的介电层209，在介电层209中形成凹槽210。形成凹槽210的蚀刻工艺可使用干蚀刻来实施。此处，可部分或完全地蚀刻在隔离层207上形成的介电层209。通过介电层209的蚀刻限定凹槽210，通过该凹槽暴露出介电层209的第一氧化物层209a，或通过介电层209暴露的隔离层207。此外，当蚀刻介电层209时，保留的蚀刻阻挡层213也被蚀刻。当实施形成凹槽210的蚀刻工艺时，使用多晶硅层形成的覆盖层211用于保护在第一导电层205的顶部和侧壁上形成的介电层209，使得介电层209没有受到蚀刻。
参考图3F，进一步实施湿蚀刻工艺，以加宽凹槽210底表面的宽度，所以介电层209的第一氧化物层209a和第二氧化物层209c得到蚀刻。因此，在槽210的侧壁上，氮化物层209b保持比第一和第二氧化物层209a和209c更突出。即，在槽210的侧壁上形成了不规则形状(凹凸)。由于槽210的底表面的宽度如上所述得到加宽，所以可防止在后续工艺中将在槽210内部形成的第二导电层的底表面上产生尖端(tip)。因此，一个或多个实施方案可防止其中当驱动快闪存储器件时由于电荷在尖端上集中导致在第二导电层中形成的尖端上集中电场的现象。此外，由于实施湿蚀刻工艺，所以在覆盖层211顶部上可能保留的蚀刻阻挡层213完全移除。覆盖层211用于保护在第一导电层205的顶部和侧壁上形成的介电层209，使得当实施加宽槽210底表面宽度的蚀刻工艺时，介电层209没有得到蚀刻。
此外，由于实施湿蚀刻工艺，凹槽210下方的隔离层207被蚀刻，所以在隔离层207中可形成第二沟槽213。
参考图3G，在覆盖层211上形成第二导电层215，该第二导电层设置为填充凹槽210和第二沟槽213。第二导电层215是用于控制栅极的导电层，并且可形成至足够填充凹槽210和第一导电层205之间空间的厚度。此外，第二导电层215可使用掺杂多晶硅层形成。此处，掺杂的多晶硅层可包含1.0E20原子/cm3～3.0E20原子/cm3的掺杂剂。通过在介电层209中形成的凹槽210和第二沟槽213，在第一导电层205之间形成的第二导电层215的底表面可形成得低。
然后，使用已知的蚀刻工艺，在与隔离层207交叉的方向上图案化第二导电层215、覆盖层211、介电层209和第一导电层205。因此，在平行于隔离层207的方向上连接的第一导电层205被分成许多图案。因此，形成了由第一导电层205形成的浮置栅极205a和覆盖层211、以及由第二导电层215形成的控制栅极220，由此形成栅极图案，在各栅极图案中堆叠浮置栅极205a、介电层209和控制栅极220。
如上所述，根据另一个实施方案，用与所述一个实施方案相同的方法，第二导电层215的底表面可降低与在介电层209中形成的凹槽210和第二沟槽213的高度的总和一样多。因此，第一导电层205之间的介电常数可降低。因此，由于第一导电层205之间的寄生电容可减小，所以干扰效应可最小化。
此外，在另一个实施方案中，虽然隔离层207在介电层209形成之前形成得高，以确保隧道氧化物层203和第二导电层215之间的距离CEFH，该距离CEFH与循环特性有关，但是由在介电层209中形成的凹槽暴露的隔离层207在后续工艺中得到蚀刻，所以与干扰效应相关的EFH IEFH可减小。因此，一个或多个实施方案可改善干扰效应并且也可以确保隧道氧化物层203和第二导电层215之间的距离CEFH。因此，通过减小在隧道氧化物层203接近于第二导电层215时变得较差的循环Vt偏移，可改善隧道氧化物层203的特性劣化。
此外，在另一个实施方案中，由于为了在介电层209中形成凹槽210，蚀刻阻挡层213仅仅保持在第一导电层205的顶部上，所以在形成凹槽210之后，不必移除在第一导电层205侧壁上保留的蚀刻阻挡层213。因此，由于在形成凹槽210之后可以不蚀刻隔离层209，所以可容易地控制隔离层207。更详细地，通过在介电层209中形成的凹槽210可暴露隔离层207。在其中蚀刻阻挡层213保持在第一导电层205的侧壁上的情况下，在第一导电层205的侧壁上保留的蚀刻阻挡层213必需得到移除，在这种情况下，隔离层207通过凹槽210得到暴露。在这种情况下，由于可蚀刻通过凹槽210暴露的隔离层207，所以可容易地控制隔离层207。然而，在一个或多个实施方案中，由于可使用一系列工艺移除蚀刻阻挡层213直至形成槽210，所以可容易地控制隔离层207。
此外，根据一个或多个实施方案，在介电层209中形成凹槽210之后，实施用于加宽凹槽210底表面宽度的蚀刻工艺。因此，可改善其中电场在第二导电层213底部形成的尖端上集中的现象。
本发明可具有以下优势。
首先，虽然由于介电层的厚度和控制栅极底部的高度可减小直至隔离层的沟槽，使得单元之间距离变窄，但是一个或多个实施方案可改善在浮置栅极之间产生的干扰效应。因此，一个或多个实施方案可提高器件操作速度。
第二，在一个或多个实施方案中，由于在形成介电层之后通过形成的凹槽在隔离层中形成沟槽，所以虽然隔离层的EFH在形成介电层之前形成得高，但是可控制用于改善干扰效应的EFH IEFH。
第三，一个或多个实施方案可通过在形成介电层之前使得隔离层形成得高，以确保隧道氧化物层和控制栅极之间的距离CEFH，该距离CEFH与循环特性相关。因此，由于循环Vt偏移减小，所以可改善隧道氧化物层的劣化特性。
第四，根据一个或多个实施方案，由于通过在介电层中形成的凹槽来在隔离层中形成沟槽，所以可省略在现有技术中的使用两种用于形成具有翼形隔离物的隔离层的材料的重复工艺例如沉积和蚀刻。因此，可简化制造工艺。
如上所述，一个或多个实施方案可使用简化和稳定的方法来降低在浮置栅极之间形成的控制栅极的底部，并且确保隧道氧化物层和控制栅极之间的距离。因此，可改善快闪存储器件的可靠性和产率。

Claims (39)

1.一种快闪存储器件，包括：
在半导体衬底的隔离区上形成的隔离层；
在所述半导体衬底的有源区上形成的隧道绝缘层；
在所述隧道绝缘层上形成的第一导电层；
在所述第一导电层和所述隔离层上形成的介电层，所述介电层具有用于暴露所述隔离层的凹槽；和
在包含所述凹槽的所述介电层上形成的第二导电层。
2.根据权利要求1所述的快闪存储器件，其中所述隔离层的顶表面位于所述半导体衬底的所述有源区的顶表面与所述第一导电层的顶表面之间。
3.根据权利要求1所述的快闪存储器件，其中所述介电层的所述凹槽在所述隔离层的顶部的中心部形成。
4.根据权利要求1所述的快闪存储器件，还包括通过延伸所述凹槽而在所述隔离层上形成的沟槽。
5.根据权利要求4所述的快闪存储器件，其中所述沟槽在所述隔离层的中心部形成。
6.根据权利要求4所述的快闪存储器件，其中所述沟槽延伸直至对应于所述半导体衬底的所述有源区的顶表面的深度。
7.根据权利要求1所述的快闪存储器件，还包括在所述介电层上形成的覆盖层，其中所述凹槽通过所述覆盖层而暴露。
8.根据权利要求1所述的快闪存储器件，其中：
所述介电层具有第一氧化物层、氮化物层、和第二氧化物层的堆叠结构，和
通过所述凹槽暴露的所述氮化物层比通过所述凹槽暴露的所述第一和第二氧化物层更突出。
9.一种制造快闪存储器件的方法，包括：
提供包括隔离区和有源区的半导体衬底，其中每个所述隔离区均包括隔离层，每个所述有源区均包括包含隧道绝缘层和第一导电层的堆叠层；
在所述隔离层和所述第一导电层上形成介电层；
蚀刻在所述隔离层上形成的所述介电层，由此形成凹槽；和
在包含所述凹槽的所述介电层上形成第二导电层。
10.根据权利要求9所述的方法，其中所述隔离层的顶部表面置于所述半导体衬底的所述有源区的顶表面与所述第一导电层的顶表面之间。
11.根据权利要求9所述的方法，其中所述介电层的所述凹槽在所述隔离层的顶部的中心部形成。
12.根据权利要求9所述的方法，还包括在形成所述凹槽的步骤之后，蚀刻暴露的隔离层，由此在所述隔离层中形成沟槽。
13.根据权利要求12所述的方法，其中所述沟槽在所述隔离层的中心部形成。
14.根据权利要求12所述的方法，其中所述沟槽延伸直至对应于所述半导体衬底的所述有源区的顶表面的深度。
15.根据权利要求9所述的方法，其中所述凹槽的形成还包括：
在所述介电层上形成蚀刻阻挡层，其中所述蚀刻阻挡层在所述隔离层上的厚度大于在所述第一导电层上的厚度；和
移除在所述蚀刻阻挡层的垂直部分之间的所述蚀刻阻挡层和所述介电层，使得各单元的介电层彼此分隔开。
16.根据权利要求15所述的方法，其中所述蚀刻阻挡层使用下列中的任意一种形成：非晶碳层、碳基材料层、硅氮化物(SixNy：“x”和“y”是正整数)层、氧氮化硅(SiON)层、氧化物层和氮化硼(BN)层。
17.根据权利要求16所述的方法，其中使用等离子体增强的化学气相沉积(PECVD)方法或旋涂形成所述蚀刻阻挡层。
18.根据权利要求15所述的方法，其中所述凹槽通过仅仅使用干蚀刻的第一蚀刻工艺或使用干蚀刻和湿蚀刻二者的第二蚀刻工艺来形成。
19.根据权利要求18所述的方法，其中所述第二蚀刻工艺包括：使用所述干蚀刻工艺蚀刻所述蚀刻阻挡层的垂直部分之间的所述蚀刻阻挡层，然后利用所述保留的蚀刻阻挡层作为掩模，使用所述湿蚀刻工艺蚀刻暴露的介电层。
20.根据权利要求15所述的方法，还包括蚀刻所述蚀刻阻挡层和所述介电层的步骤之后，蚀刻暴露的隔离层，由此在所述隔离层中形成沟槽。
21.根据权利要求20所述的方法，其中在所述沟槽形成时，移除所述蚀刻阻挡层。
22.根据权利要求9所述的方法，其中所述介电层使用PECVD形成。
23.根据权利要求15所述的方法，其中通过蚀刻形成在所述隔离层上的所述介电层来形成所述凹槽还包括：形成覆盖层、形成所述蚀刻阻挡层和蚀刻所述介电层。
24.根据权利要求23所述的方法，其中所述覆盖层使用PECVD形成。
25.根据权利要求23所述的方法，其中所述覆盖层由多晶硅层形成。
26.根据权利要求23所述的方法，包括在使用干蚀刻工艺蚀刻所述蚀刻阻挡层之后，利用保留的蚀刻阻挡层作为掩模、使用湿蚀刻工艺蚀刻所述覆盖层。
27.根据权利要求15所述的方法，还包括：在形成所述蚀刻阻挡层和蚀刻所述介电层之间，在所述蚀刻阻挡层上形成光刻胶图案，用于暴露在所述蚀刻阻挡层的垂直部分之间的所述蚀刻阻挡层。
28.根据权利要求12所述的方法，还包括：在形成所述沟槽和形成所述第二导电层之间的用于移除在所述半导体衬底上保留的碳组分的工艺。
29.根据权利要求9所述的方法，其中形成所述凹槽的步骤包括：
在所述介电层上形成蚀刻阻挡层；
移除在所述第一导电层的侧壁上和所述隔离层的顶部上形成的所述蚀刻阻挡层，使得所述蚀刻阻挡层保留在所述第一导电层的顶部上；和
蚀刻在已经移除所述蚀刻阻挡层的部分处所暴露的所述介电层。
30.根据权利要求29所述的方法，还包括：在形成所述蚀刻阻挡层之前，使用所述多晶硅层在所述介电层上形成覆盖层的步骤。
31.根据权利要求30所述的方法，其中：
在所述移除在所述第一导电层的侧壁上和在所述隔离层的顶部上形成的所述蚀刻阻挡层的步骤中，在所述隔离层上形成的所述覆盖层被暴露，和
在蚀刻所述介电层的步骤之前，移除所述暴露的覆盖层。
32.根据权利要求31所述的方法，其中移除所述暴露的覆盖层的步骤使用以下物质中的一种来实施：SF6气体和O2气体的混合气体、Cl2气体和O2气体的混合气体、以及SF6气体、Cl2气体和O2气体的混合气体。
33.根据权利要求29所述的方法，其中所述蚀刻阻挡层在所述第一导电层的顶部上的厚度大于在所述第一导电层的侧壁上和在所述隔离层的顶部上的厚度。
34.根据权利要求29所述的方法，其中所述蚀刻阻挡层使用等离子体增强的(PE)氧化物层形成。
35.根据权利要求29所述的方法，其中在所述形成所述凹槽的步骤中蚀刻保留的蚀刻阻挡层。
36.根据权利要求29所述的方法，还包括在形成所述凹槽的步骤之后，加宽所述凹槽的底部的宽度。
37.根据权利要求36所述的方法，其中在所述隔离层中形成沟槽的同时实施加宽所述凹槽的底部的宽度的步骤，其中所述沟槽在形成所述凹槽的步骤之后形成。
38.根据权利要求36所述的方法，其中加宽所述凹槽的底部的宽度的步骤使用湿蚀刻工艺实施。
39.根据权利要求36所述的方法，其中在加宽所述凹槽的底部的宽度的步骤中，完全移除所述蚀刻阻挡层。
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PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20091118