CN104078410B - 自对准浅槽隔离的形成方法 - Google Patents

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Abstract

本发明提供了一种自对准浅槽隔离的形成方法,所述自对准浅槽隔离的形成方法包括:提供半导体衬底,所述半导体衬底上具有栅极层;对所述栅极层进行选择性刻蚀,以形成通槽和栅极;对所述半导体衬底进行刻蚀,以形成浅槽;在所述通槽和所述浅槽内填充隔离材料;去除部分所述通槽内的所述隔离材料;在所述栅极和所述隔离材料上制备第一牺牲层;在所述第一牺牲层上制备第二牺牲层;对所述第一牺牲层和第二牺牲层进行回刻;以及去除剩余的所述第二牺牲层,形成第一牺牲层凹陷。在本发明提供的自对准浅槽隔离的形成方法,能够增加浅槽边缘与控制栅之间的距离控制的可靠性。

Description

自对准浅槽隔离的形成方法
技术领域
本发明涉及半导体制造技术领域,特别涉及一种自对准浅槽隔离的形成方法。
背景技术
在目前的各式存储器产品中,由于快闪EPROM(erasable programmable read-only memory)具有可进行多次数据的写入、读取及擦除等动作,且存入的数据在断电后也不会消失的优点,因此已成为个人计算机和电子设备所广泛采用的一种存储器元件。其中,NAND门闪存(NAND gate flash)使用隧道注入进行写入并且隧道释放进行擦除,NAND快闪存储器已经构成了当今可获得的许多存储卡格式的核心。
然而,随着NAND快闪存储器的尺寸不断减小,很难降低阈值电压的影响,从而不可避免地造成浮栅干扰。一般可以通过增加浅槽隔离凹陷的深度来降低阈值电压的影响和减小浮栅干扰,但当NAND快闪存储器的尺寸小于45nm时,该方法无法实现。C.H.Liu等人指出(Self-Aligned Shallow Trench Isolation Recess Effect on Cell Performance andReliability of 42nm NAND Flash Memory,VLSI Technology Systems andApplications(VLSI-TSA),2010International Symposium on,26-28April2010p46-p47),增加有利于降低阈值电压的影响,在图1中,衬底110中具有浅槽,浮栅位于所述衬底110的有源区上,浅槽边缘与控制栅130之间的距离为W。
然而,现有的自对准浅槽隔离的形成方法均不能有效地控制有源区与控制栅之间的距离,因此,如何提供一种自对准浅槽隔离的形成方法,能够增加浅槽边缘与控制栅之间的距离控制的可靠性,已成为本领域技术人员需要解决的问题。
发明内容
本发明的目的在于提供一种自对准浅槽隔离的形成方法,能够增加浅槽边缘与控制栅之间的距离控制的可靠性。
为解决上述技术问题,本发明提供一种自对准浅槽隔离的形成方法,所述自对准浅槽隔离的形成方法包括:
提供半导体衬底,所述半导体衬底上具有栅极层;
对所述栅极层进行选择性刻蚀,以形成通槽和栅极;
对所述半导体衬底进行刻蚀,以形成与所述通槽连通的浅槽;
在所述通槽和所述浅槽内填充隔离材料;
去除所述通槽内的部分所述隔离材料;
在所述栅极和所述隔离材料上制备第一牺牲层;
在所述第一牺牲层上制备第二牺牲层;
对所述第一牺牲层和第二牺牲层进行回刻;以及
去除剩余的所述第二牺牲层,形成第一牺牲层凹陷。
进一步的,采用干法刻蚀或湿法刻蚀去除所述通槽内的部分所述隔离材料。
进一步的,去除所述通槽内的部分所述隔离材料,使所述通槽内剩余的隔离材料厚度为
进一步的,所述第一牺牲层的材料为氧化物。
进一步的,所述第一牺牲层的厚度为
进一步的,采用化学气相沉积、炉管或原子层沉积的方法在所述栅极和所述隔离材料上制备第一牺牲层。
进一步的,所述第二牺牲层的材料为氮化硅、无定形碳、有机物或金属中的一种或几种的组合。
进一步的,采用化学气相沉积、炉管、物理气相沉积或原子层沉积的方法在所述第一牺牲层上制备第二牺牲层。
进一步的,对所述第一牺牲层和第二牺牲层进行回刻,使所述第一牺牲层和第二牺牲层的厚度之和为
进一步的,采用干法刻蚀或湿法刻蚀去除剩余的所述第二牺牲层。
进一步的,本发明还提供一种自对准浅槽隔离的形成方法,包括:
提供半导体衬底,所述半导体衬底上具有栅极层;
对所述栅极层进行刻蚀,以形成通槽和栅极;
对所述半导体衬底进行刻蚀,以形成与所述通槽连通的浅槽;
在所述通槽和所述浅槽内填充隔离材料;
刻蚀掉所述通槽内的部分所述隔离材料;
在所述栅极和所述隔离材料上制备第一牺牲层;
刻蚀所述第一牺牲层,并保留所述栅极的侧壁上的所述第一牺牲层;
在所述隔离材料、第一牺牲层和栅极上制备第二牺牲层;
对所述第一牺牲层和第二牺牲层进行回刻;以及
去除剩余的所述第二牺牲层,形成第一牺牲层凹陷。
进一步的,采用干法刻蚀或湿法刻蚀去除所述通槽内的部分所述隔离材料。
进一步的,去除所述通槽内的部分所述隔离材料,使所述通槽内剩余的隔离材料厚度为
进一步的,所述第一牺牲层的材料为氧化物。
进一步的,所述第一牺牲层的厚度为
进一步的,采用化学气相沉积、炉管或原子层沉积的方法在所述栅极和所述隔离材料上制备第一牺牲层。
进一步的,所述第二牺牲层的材料为氮化硅、无定形碳、有机物或金属中的一种或几种的组合。
进一步的,采用化学气相沉积、炉管、物理气相沉积或原子层沉积的方法在所述第一牺牲层上制备第二牺牲层。
进一步的,对所述第一牺牲层和第二牺牲层进行回刻,使所述第一牺牲层和第二牺牲层的厚度均为
进一步的,采用干法刻蚀或湿法刻蚀去除剩余的所述第二牺牲层。
与现有技术相比,本发明提供的自对准浅槽隔离的形成方法具有以下优点:
本发明提供的自对准浅槽隔离的形成方法,在所述栅极和所述隔离材料上制备第一牺牲层后,制备第二牺牲层,对所述第一牺牲层和第二牺牲层进行回刻,最后去除剩余的所述第二牺牲层,与现有技术相比,对所述第一牺牲层和第二牺牲层进行回刻后,所述第一牺牲层和第二牺牲层的上表面位于同一平面,但所述第一牺牲层包围所述第二牺牲层,当去除剩余的所述第二牺牲层后,只剩下包围所述第二牺牲层的第一牺牲层,所以形成第一牺牲层凹陷,在后续制备控制栅工艺后,所述第一牺牲层凹陷增加了浅槽边缘与控制栅之间的距离,并且该方法可以有效地控制所述第一牺牲层凹陷的高度,从而增加浅槽边缘与控制栅之间的距离控制的可靠性。
附图说明
图1为现有技术中的浅槽边缘与控制栅之间的距离的示意图;
图2为本发明一实施例的自对准浅槽隔离的形成方法的流程图;
图3a-图3i为本发明一实施例的自对准浅槽隔离的形成方法的示意图;
图4a-图4d为本发明另一实施例的自对准浅槽隔离的形成方法的示意图。
具体实施方式
下面将结合示意图对本发明的自对准浅槽隔离的形成方法的制造方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于提供一种自对准浅槽隔离的形成方法,该自对准浅槽隔离的形成方法提供半导体衬底,所述半导体衬底上具有栅极层,对所述栅极层进行选择性刻蚀,以形成通槽和栅极,对所述半导体衬底进行刻蚀,以形成浅槽,在所述通槽和所述浅槽内填充隔离材料,去除部分所述通槽内的所述隔离材料,在所述栅极和所述隔离材料上制备第一牺牲层后,制备第二牺牲层,对所述第一牺牲层和第二牺牲层进行回刻后,所述第一牺牲层和第二牺牲层的上表面位于同一平面,但所述第一牺牲层包围所述第二牺牲层,当去除剩余的所述第二牺牲层后,只剩下包围所述第二牺牲层的第一牺牲层,所以形成第一牺牲层凹陷,在后续制备控制栅工艺后,所述第一牺牲层凹陷增加了浅槽边缘与控制栅之间的距离,并且该方法可以有效地控制所述第一牺牲层凹陷的高度,从而增加浅槽边缘与控制栅之间的距离控制的可靠性。
以下列举所述自对准浅槽隔离的形成方法的几个实施例,以清楚说明本发明的内容,应当明确的是,本发明的内容并不限制于以下实施例,其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
【第一实施例】
以下结合图2以及图3a-图3i具体说明本实施例的自对准浅槽隔离的形成方法,其中,图2为本发明一实施例的自对准浅槽隔离的形成方法的流程图,图3a-图3e为本发明一实施例的自对准浅槽隔离的形成方法的示意图。
首先,进行步骤S01,提供半导体衬底210,所述半导体衬底210上具有栅极层220A,如图3a所示。其中,所述栅极层220A的材料不做限制,在本实施例中,所述栅极层220A的材料为多晶硅,但所述栅极层220A的材料并不限于多晶硅,如金属等亦在本发明的思想范围之内,所述栅极层220A可以为掺杂栅极层或非掺杂栅极层。
接着,进行步骤S02,采用常规的方法,对所述栅极层220A进行选择性刻蚀,以形成通槽221,并使所述栅极层220A形成栅极220,如图3b所示。
然后,进行步骤S03,对所述半导体衬底210进行刻蚀,以形成与所述通槽221连通的浅槽211,如图3c所示。
随后,进行步骤S04,在所述通槽221和所述浅槽211内填充隔离材料240,如图3d所示,其中,所述隔离材料240一般为电介质材料,如氧化物或氮氧化物等。
接着,进行步骤S05,去除部分所述通槽221内的所述隔离材料240,以在所述通槽221内形成浅槽隔离凹陷241,如图3e所示。其中,可以采用干法刻蚀或湿法刻蚀去除部分所述通槽221内的所述隔离材料240。较佳的,去除部分所述通槽221内的所述隔离材料240,使所述通槽221内的剩余的所述隔离材料240厚度H1为如厚度H1为等,有利于增加所述浅槽211边缘与控制栅之间的距离,但所述浅槽211边缘与控制栅之间的距离根据具体的工艺而决定,并不限于为因此,所述通槽221内的所述隔离材料240厚度H1并不限于为只要能够满足所述浅槽211边缘与控制栅之间的距离需要即可。
接着,进行步骤S06,在所述栅极220和所述隔离材料240上制备第一牺牲层250,如图3f所示。较佳的,所述第一牺牲层250的材料为氧化物,氧化物具有较好的电绝缘性,但所述第一牺牲层250的材料并不限于为氧化物,只要所述第一牺牲层250的材料是电介质类的材料,亦在本发明的思想范围之内。优选的,所述第一牺牲层的厚度为等,有利于在步骤S09中形成第一牺牲层凹陷,但并不限于为优选的,可以采用化学气相沉积、炉管或原子层沉积的方法在所述栅极220和所述隔离材料240上制备所述第一牺牲层250。
随后,进行步骤S07,在所述第一牺牲层250上制备第二牺牲层260,如图3g所示。其中,所述第二牺牲层260的材料为氮化硅、无定形碳、有机物或金属中的一种或几种的组合,但所述第二牺牲层260的材料并不限于为氮化硅、无定形碳、有机物或金属中的一种或几种的组合,只要所述第二牺牲层260的材料与所述第一牺牲层250的材料有所不同,可以保证在步骤S09中可以去除剩余的所述第二牺牲层260,而不会去除所述第一牺牲层250,亦在本发明的思想范围之内。优选的,可以采用化学气相沉积、炉管、物理气相沉积或原子层沉积的方法在所述第一牺牲层250上制备第二牺牲层260。
随后,进行步骤S08,对所述第一牺牲层250和第二牺牲层260进行回刻,以剩余部分所述第一牺牲层250和第二牺牲层260,如图3h所示。优选的,对所述第一牺牲层250和第二牺牲层260进行回刻,使所述第一牺牲层250和第二牺牲层260的厚度之和为等,当所述第一牺牲层250和第二牺牲层260的厚度之和并不限于为只要所述第一牺牲层250和第二牺牲层260的厚度之和大于所述第一牺牲层的厚度,可以在步骤S09中形成第一牺牲层凹陷,亦在本发明的思想范围之内。
最后,进行步骤S09,去除剩余的所述第二牺牲层260,形成第一牺牲层凹陷251,如图3i所示。由于在现实的制造工艺中,由于在步骤S06制备第一牺牲层250时,所述第一牺牲层250在所述通槽221内的填充没有图3f中那么理想,在所述第一牺牲层250的底部不能像图3f所示的方正,在显示的工艺中,所述第一牺牲层250的底部往往为圆弧形或锥型,类似于图1中与安全区域所示的形状,所以,图3f中的距离W1对应于图1中的距离W,所以,所述浅槽211边缘到所述第一牺牲层凹陷251内侧边缘的距离W1为浅槽211边缘与控制栅之间的距离(在后续的工艺中会在所述通槽221内的制备控制栅)。其中,可以采用干法刻蚀或湿法刻蚀去除剩余的所述第二牺牲层260。
由于所述第一牺牲层凹陷251的存在,增加在后续制备控制栅工艺后,所述第一牺牲层凹陷251增加了浅槽211边缘与控制栅之间的距离,并且该方法可以通过控制回刻的程度有效地控制所述第一牺牲层凹陷251的高度,从而增加浅槽211边缘与控制栅之间的距离控制的可靠性。在本实施例中,所述通槽221内的所述隔离材料240厚度H1为所述第一牺牲层的厚度为回刻后所述第一牺牲层250和第二牺牲层260的厚度之和(即所述第一牺牲层凹陷251的边缘高度H2)为所以,可以控制所述第一牺牲层凹陷251内侧边缘的距离W1约为具体根据工艺的需要进行选择和控制。
【第二实施例】
参见图4a-图4d,本发明的第二实施例的步骤S01~步骤S06相同,区别在于:
进行步骤S07,刻蚀所述第一牺牲层250,并保留所述栅极220的侧壁上的所述第一牺牲层250,如图4a所示。
接着,进行步骤S08,在所述隔离材料240、第一牺牲层250和栅极220上制备第二牺牲层260,如图4b所示。其中,所述第二牺牲层260的材料为氮化硅、无定形碳、有机物或金属中的一种或几种的组合,但所述第二牺牲层260的材料并不限于为氮化硅、无定形碳、有机物或金属中的一种或几种的组合,只要所述第二牺牲层260的材料与所述第一牺牲层250的材料有所不同,可以保证在步骤S10中可以去除剩余的所述第二牺牲层260,而不会去除所述第一牺牲层250,亦在本发明的思想范围之内。优选的,可以采用化学气相沉积、炉管、物理气相沉积或原子层沉积的方法在所述第一牺牲层250上制备第二牺牲层260。
然后,进行步骤S09,对所述第一牺牲层250和第二牺牲层260进行回刻,以剩余部分所述第一牺牲层250和第二牺牲层260,如图4c所示。优选的,对所述第一牺牲层250和第二牺牲层260进行回刻,使所述第一牺牲层250和第二牺牲层260的厚度均为等,当所述第一牺牲层250和第二牺牲层260的厚度之和并不限于为只要可以在步骤S10中形成第一牺牲层凹陷,亦在本发明的思想范围之内。
最后,进行步骤S10,去除剩余的所述第二牺牲层260,形成第一牺牲层凹陷251。由于在现实的制造工艺中,由于在步骤S06制备第一牺牲层250时,所述第一牺牲层250在所述通槽221内的填充没有图4d中那么理想,在所述第一牺牲层250的底部不能像图4d所示的方正,在显示的工艺中,所述第一牺牲层250的底部往往为圆弧形或锥型,类似于图1中与安全区域所示的形状,所以,图4d中的距离W1对应于图1中的距离W,所以,所述浅槽211边缘到所述第一牺牲层凹陷251内侧边缘的距离W1为浅槽211边缘与控制栅之间的距离(在后续的工艺中会在所述通槽221内的制备控制栅)。其中,可以采用干法刻蚀或湿法刻蚀去除剩余的所述第二牺牲层260。
由于所述第一牺牲层凹陷251的存在,增加在后续制备控制栅工艺后,所述第一牺牲层凹陷251亦可以增加了浅槽211边缘与控制栅之间的距离,并且该方法可以通过控制回刻的程度有效地控制所述第一牺牲层凹陷251的高度,亦能达到增加浅槽211边缘与控制栅之间的距离控制的可靠性的有益效果,亦在本发明的思想范围之内。在本实施例中,所述通槽221内的所述隔离材料240厚度H1为回刻后所述第一牺牲层250和第二牺牲层260的厚度之和(即所述第一牺牲层凹陷251的边缘高度H2)为所以,可以控制所述第一牺牲层凹陷251内侧边缘的距离W1约为具体根据工艺的需要进行选择和控制。
本发明并不限于上述实施例,例如,所述半导体衬底210和所述栅极层220A之间还包括一刻蚀停止层,所述刻蚀停止层的材料应该选择与所述半导体衬底材料选择比较高的材料,可以保证在步骤S02中,对所述栅极层220A刻蚀时,刻蚀可以停止在所述刻蚀停止层上,避免对所述半导体衬底210的刻蚀。
综上所述,本发明提供一种自对准浅槽隔离的形成方法,该自对准浅槽隔离的形成方法提供半导体衬底,所述半导体衬底上具有栅极层,对所述栅极层进行选择性刻蚀,以形成通槽和栅极,对所述半导体衬底进行刻蚀,以形成浅槽,在所述通槽和所述浅槽内填充隔离材料,去除部分所述通槽内的所述隔离材料,在所述栅极和所述隔离材料上制备第一牺牲层后,制备第二牺牲层,对所述第一牺牲层和第二牺牲层进行回刻后,所述第一牺牲层和第二牺牲层的上表面位于同一平面,但所述第一牺牲层包围所述第二牺牲层,当去除剩余的所述第二牺牲层后,只剩下包围所述第二牺牲层的第一牺牲层,所以形成第一牺牲层凹陷,在后续制备控制栅工艺后,所述第一牺牲层凹陷增加了浅槽边缘与控制栅之间的距离,并且该方法可以有效地控制所述第一牺牲层凹陷的高度,从而增加浅槽边缘与控制栅之间的距离控制的可靠性。与现有技术相比,本发明提供的自对准浅槽隔离的形成方法具有以下优点:
本发明提供的自对准浅槽隔离的形成方法,在所述栅极和所述隔离材料上制备第一牺牲层后,制备第二牺牲层,对所述第一牺牲层和第二牺牲层进行回刻,最后去除剩余的所述第二牺牲层,与现有技术相比,对所述第一牺牲层和第二牺牲层进行回刻后,所述第一牺牲层和第二牺牲层的上表面位于同一平面,但所述第一牺牲层包围所述第二牺牲层,当去除剩余的所述第二牺牲层后,只剩下包围所述第二牺牲层的第一牺牲层,所以形成第一牺牲层凹陷,在后续制备控制栅工艺后,所述第一牺牲层凹陷增加了浅槽边缘与控制栅之间的距离,并且该方法可以有效地控制所述第一牺牲层凹陷的高度,从而增加浅槽边缘与控制栅之间的距离控制的可靠性。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (20)

1.一种自对准浅槽隔离的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底上具有栅极层;
对所述栅极层进行选择性刻蚀,以形成通槽和栅极;
对所述半导体衬底进行刻蚀,以形成与所述通槽连通的浅槽;
在所述通槽和所述浅槽内填充隔离材料;
去除所述通槽内的部分所述隔离材料;
在所述栅极和所述隔离材料上制备第一牺牲层;
在所述第一牺牲层上制备第二牺牲层;
对所述第一牺牲层和第二牺牲层进行回刻,剩余部分高度的所述第一牺牲层,并剩余部分高度的所述第二牺牲层;以及
去除剩余的所述第二牺牲层,在剩余的所述第一牺牲层中形成第一牺牲层凹陷,所述第一牺牲层凹陷用于增加所述浅槽的边缘与一控制栅的距离。
2.如权利要求1所述的自对准浅槽隔离的形成方法,其特征在于,采用干法刻蚀或湿法刻蚀去除所述通槽内的部分所述隔离材料。
3.如权利要求1所述的自对准浅槽隔离的形成方法,其特征在于,去除所述通槽内的部分所述隔离材料,使所述通槽内剩余的隔离材料厚度为
4.如权利要求1所述的自对准浅槽隔离的形成方法,其特征在于,所述第一牺牲层的材料为氧化物。
5.如权利要求1所述的自对准浅槽隔离的形成方法,其特征在于,所述第一牺牲层的厚度为
6.如权利要求5所述的自对准浅槽隔离的形成方法,其特征在于,采用化学气相沉积、炉管或原子层沉积的方法在所述栅极和所述隔离材料上制备第一牺牲层。
7.如权利要求1所述的自对准浅槽隔离的形成方法,其特征在于,所述第二牺牲层的材料为氮化硅、无定形碳、有机物或金属中的一种或几种的组合。
8.如权利要求7所述的自对准浅槽隔离的形成方法,其特征在于,采用化学气相沉积、炉管、物理气相沉积或原子层沉积的方法在所述第一牺牲层上制备第二牺牲层。
9.如权利要求1所述的自对准浅槽隔离的形成方法,其特征在于,对所述第一牺牲层和第二牺牲层进行回刻,使所述第一牺牲层和第二牺牲层的厚度之和为
10.如权利要求1所述的自对准浅槽隔离的形成方法,其特征在于,采用干法刻蚀或湿法刻蚀去除剩余的所述第二牺牲层。
11.一种自对准浅槽隔离的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底上具有栅极层;
对所述栅极层进行刻蚀,以形成通槽和栅极;
对所述半导体衬底进行刻蚀,以形成与所述通槽连通的浅槽;
在所述通槽和所述浅槽内填充隔离材料;
刻蚀掉所述通槽内的部分所述隔离材料;
在所述栅极和所述隔离材料上制备第一牺牲层;
刻蚀所述第一牺牲层,并保留所述栅极的侧壁上的所述第一牺牲层;
在所述隔离材料、第一牺牲层和栅极上制备第二牺牲层;
对所述第一牺牲层和第二牺牲层进行回刻,剩余部分高度的所述第一牺牲层,并剩余部分高度的所述第二牺牲层;以及
去除剩余的所述第二牺牲层,在剩余的所述第一牺牲层中形成第一牺牲层凹陷,所述第一牺牲层凹陷用于增加所述浅槽的边缘与一控制栅的距离。
12.如权利要求11所述的自对准浅槽隔离的形成方法,其特征在于,采用干法刻蚀或湿法刻蚀去除所述通槽内的部分所述隔离材料。
13.如权利要求11所述的自对准浅槽隔离的形成方法,其特征在于,去除所述通槽内的部分所述隔离材料,使所述通槽内剩余的隔离材料厚度为
14.如权利要求11所述的自对准浅槽隔离的形成方法,其特征在于,所述第一牺牲层的材料为氧化物。
15.如权利要求11所述的自对准浅槽隔离的形成方法,其特征在于,所述第一牺牲层的厚度为
16.如权利要求15所述的自对准浅槽隔离的形成方法,其特征在于,采用化学气相沉积、炉管或原子层沉积的方法在所述栅极和所述隔离材料上制备第一牺牲层。
17.如权利要求11所述的自对准浅槽隔离的形成方法,其特征在于,所述第二牺牲层的材料为氮化硅、无定形碳、有机物或金属中的一种或几种的组合。
18.如权利要求17所述的自对准浅槽隔离的形成方法,其特征在于,采用化学气相沉积、炉管、物理气相沉积或原子层沉积的方法在所述第一牺牲层上制备第二牺牲层。
19.如权利要求11所述的自对准浅槽隔离的形成方法,其特征在于,对所述第一牺牲层和第二牺牲层进行回刻,使所述第一牺牲层和第二牺牲层的厚度均为
20.如权利要求11所述的自对准浅槽隔离的形成方法,其特征在于,采用干法刻蚀或湿法刻蚀去除剩余的所述第二牺牲层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1378264A (zh) * 2001-03-29 2002-11-06 华邦电子股份有限公司 一种具有牺牲型填充柱的自行对准接触方法
KR20040100688A (ko) * 2003-05-23 2004-12-02 삼성전자주식회사 비휘발성 메모리 셀 및 그 제조방법
KR20050002246A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 난드 플래시 메모리 소자의 제조 방법
CN101276754A (zh) * 2007-03-31 2008-10-01 海力士半导体有限公司 制造非易失性存储器件的方法
CN101582429A (zh) * 2008-05-13 2009-11-18 海力士半导体有限公司 快闪存储器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1378264A (zh) * 2001-03-29 2002-11-06 华邦电子股份有限公司 一种具有牺牲型填充柱的自行对准接触方法
KR20040100688A (ko) * 2003-05-23 2004-12-02 삼성전자주식회사 비휘발성 메모리 셀 및 그 제조방법
KR20050002246A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 난드 플래시 메모리 소자의 제조 방법
CN101276754A (zh) * 2007-03-31 2008-10-01 海力士半导体有限公司 制造非易失性存储器件的方法
CN101582429A (zh) * 2008-05-13 2009-11-18 海力士半导体有限公司 快闪存储器件及其制造方法

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