CN104733609A

CN104733609A - 半导体结构及其形成方法、电阻存储器

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Publication number: CN104733609A
Application number: CN201310713307.1A
Authority: CN
Inventors: 三重野文健
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-12-20
Filing date: 2013-12-20
Publication date: 2015-06-24
Anticipated expiration: 2033-12-20
Also published as: CN104733609B

Abstract

一种半导体结构及其形成方法、电阻存储器，其中半导体结构的形成方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在第一区域的半导体衬底上形成第一伪栅，在第二区域的半导体衬底上形成第二伪栅；形成覆盖半导体衬底的介质层，所述介质层的表面与第一伪栅和第二伪栅的表面平齐；去除第一伪栅，形成第一凹槽；在第一凹槽内形成金属栅极；去除第二伪栅，形成第二凹槽；在第二凹槽内形成电阻存储器，所述电阻存储器包括：位于第二凹槽的侧壁和底部的第一金属层、位于第一金属层表面的阻变层、位于阻变层表面的第二金属层。本发明的方法使得晶体管的制作工艺与电阻存储器的制作工艺兼容，节约了制作成本。

Description

半导体结构及其形成方法、电阻存储器

技术领域

本发明涉及存储器领域，特别涉及一种半导体结构及其形成方法、电阻存储器。

背景技术

存储器在半导体市场中占有重要地位，由于便携式电子设备的不断普及，非易失性存储器（non-volatile memory）在整个存储器应用中所占的比重也越来越大，目前90%以上的非易失性存储器的份额被闪速存储器（flash memory）占据。但是由于存储电荷的需要，闪速存储器的浮栅不能随着器件尺寸的减小而无限制的减薄，32nm左右为闪速存储器特征尺寸（CD，critical dimension）的极限，因此迫切需要下一代非易失性存储器的研发。

电阻存储器（RRAM，Resistive Memory）是一种新型的非易失性存储器，具有高密度、低成本等优点。电阻存储器的原理主要是通过电信号的作用，使得存储介质在高电阻状态和低电阻状态之间实现可逆转换，从而实现存储目的。电阻存储器中常用的存储介质主要有相变材料、铁电材料、铁磁材料、二元金属氧化物材料、有机材料等。其中以二元金属氧化物材料的应用较为广泛，如Nb₂O₅，Al₂O₃，Ta₂O₅，Ti_xO，Cu_xO等。

现有的电阻存储器的结构请参考图1，所述电阻存储器包括：介质层100，位于介质层100上的下电极101，位于下电极101上的阻变层102，阻变层102的材料为二元金属氧化物，位于阻变层102上的上电极103。

形成上述电阻存储器时，首先，在半导体衬底上形成介质层100；接着，依次在介质层100上形成下电极金属层、位于下电极金属层上的阻变材料层、位于阻变材料层上的上电极金属层；然后，依次刻蚀所述上电极金属层、阻变材料层和下电极金属层，形成位于介质层100上的下电极101、位于下电极101上的阻变层102、以及位于阻变层102上的上电极103。

现有的电阻存储器为平面结构，占据的面积较大，并且电阻存储器的形成过程无法与现有的CMOS器件（晶体管）的制作工艺兼容。

发明内容

本发明解决的问题是怎样使得CMOS器件的制作工艺和电阻存储器的制作工艺兼容。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在第一区域的半导体衬底上形成第一伪栅，在第二区域的半导体衬底上形成第二伪栅；形成覆盖半导体衬底的介质层，所述介质层的表面与第一伪栅和第二伪栅的表面平齐；去除第一伪栅，形成第一凹槽；在第一凹槽内形成金属栅极；去除第二伪栅，形成第二凹槽；在第二凹槽内形成电阻存储器，所述电阻存储器包括：位于第二凹槽的侧壁和底部的第一金属层、位于第一金属层表面的阻变层、位于阻变层表面的第二金属层。

可选的，所述阻变层为金属层和该金属对应的二元金属氧化物层的双层堆叠结构。

可选的，所述金属层的材料为Hf、Ti、Ta或Zr，相应的，所述二元金属氧化物层的材料为HfO₂、TiO₂、Ta₂O₅或ZrO₂。

可选的，所述金属层位于第一金属层表面，所述二元金属氧化物层位于金属层表面。

可选的，所述二元金属氧化物层位于第一金属层表面，所述金属层位于二元金属氧化物表面。

可选的，还包括：在第二区域的半导体衬底内形成掺杂区，所述第二伪栅覆盖部分所述掺杂区，介质层覆盖另外部分的掺杂区。

可选的，在所述第二金属层上形成第三金属层，所述第三金属层填充满第二凹槽。

可选的，在形成第二金属层后，刻蚀电阻存储器一侧的介质层，在介质层中形成暴露出掺杂区的部分表面的开口。

可选的，在形成第三金属层时，同时形成填充满开口的插塞。

可选的，在所述第一伪栅和第二伪栅的侧壁形成侧墙。

可选的，所述第一金属层或第二金属层的材料为TiN或TaN。

本发明还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域和第二区域；覆盖所述半导体衬底的介质层，第一区域的介质层中具有第一凹槽，第二区域的介质层中具有第二凹槽位于第一凹槽中的金属栅极；位于第二凹槽内的电阻存储器，所述电阻存储器包括：位于第二凹槽的侧壁和底部的第一金属层、位于第一金属层表面的阻变层、位于阻变层表面的第二金属层。

可选的，还包括：位于第二区域的半导体衬底内的掺杂区，所述电阻存储器覆盖部分所述掺杂区，介质层覆盖另外部分的掺杂区。

可选的，位于电阻存储器一侧的介质层中的插塞，所述插塞与掺杂区的部分表面接触。

可选的，还包括：位于第二金属层上的第三金属层，所述第三金属层填充满第二凹槽

本发明还提供了一种电阻存储器，包括：半导体衬底，半导体衬底上具有介质层，介质层中具有暴露出半导体衬底表面的第二凹槽位于第二凹槽内的电阻存储器，所述电阻存储器包括：位于第二凹槽的侧壁和底部的第一金属层、位于第一金属层表面的阻变层、位于阻变层表面的第二金属层。

可选的，所述阻变层为金属层和该金属对应的二元金属氧化物层的双层堆叠结构，所述金属层的材料为Hf、Ti、Ta或Zr，相应的，所述二元金属氧化物层的材料为HfO₂、TiO₂、Ta₂O₅或ZrO₂。

可选的，位于半导体衬底内的掺杂区，所述电阻存储器覆盖部分所述掺杂区，介质层覆盖另外部分的掺杂区；位于介质层中的插塞，所述插塞与掺杂区的部分表面接触。

与现有技术相比，本发明的技术方案具有以下优点：

所述半导体结构的形成方法，通过在半导体衬底上形成第一伪栅和第二伪栅，在去除第一伪栅后，形成第一凹槽，在第一凹槽内形成晶体管的金属栅极，去除第二伪栅后，形成第二凹槽，在第二凹槽中形成电阻存储器，使得晶体管的制作工艺与电阻存储器的制作工艺相兼容，节约了制作成本。另外，所述电阻存储器位于第二凹槽内，电阻存储器呈“U”型，电阻存储器部分位于第二凹槽的底部，部分位于第二凹槽的两侧侧壁，从而可以减小电阻存储器占据的横向面积，有利于提高器件的集成度。

进一步，所述半导体衬底内形成有掺杂区，掺杂区与电阻存储器的第一金属层相接触，介质层内形成有与掺杂区接触的插塞，通过掺杂区和插塞可以很方便的将电阻存储器的第一金属层（下电极）电连接端引出，方便对阻变存储器施加电压。

附图说明

图1是现有技术电阻存储器的结构示意图；

图2～图9为本发明实施例半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术的电阻存储器为平面结构，使得电阻存储器占据的介质层上的横向的面积较大，不利于器件的集成度的提高。并且，现有的电阻存储器的制作工艺无法与现有的晶体管的制作工艺兼容，提高了制作的成本。

为此，本发明提供了一种半导体结构及其形成方法、电阻存储器，所述半导体结构的形成方法，通过在半导体衬底上形成第一伪栅和第二伪栅，在去除第一伪栅后，形成第一凹槽，在第一凹槽内形成晶体管的金属栅极，去除第二伪栅后，形成第二凹槽，在第二凹槽中形成电阻存储器，使得晶体管的制作工艺与电阻存储器的制作工艺相兼容，节约了制作成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

首先，请参考图2，提供半导体衬底300，所述半导体衬底300包括第一区域21和第二区域22；在第一区域21的半导体衬底300上形成第一伪栅304，在第二区域22的半导体衬底300上形成第二伪栅305。

所述半导体衬底300材料可以为硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

所述半导体衬底300的第一区域21上后续形成晶体管，半导体衬底300的第二区域后续形成电阻存储器。在形成第一伪栅304和第二伪栅305之前，根据形成的晶体管的类型，可以所述第一区域21的半导体衬底300进行离子注入，在第一区域21的半导体衬底300中形成掺杂阱。

所述半导体衬底300内还形成有隔离结构302，所述隔离结构302用于电学隔离相邻的晶体管和电阻存储器。所述隔离结构302可以为浅沟槽隔离结构（STI）。

所述第一伪栅304和第二伪栅305的材料为多晶硅或其他合适的材料，第一伪栅304在后续去除后，形成第一凹槽，在第一凹槽内形成金属栅极，所述第二伪栅305后续去除后，形成第二凹槽，在第二凹槽内形成电阻存储器。第一伪栅304和第二伪栅305与半导体衬底300之间还可以形成氧化层。所述第一伪栅304和第二伪栅305的形成过程为：在半导体衬底300上形成多晶硅层；在多晶硅层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜刻蚀所述多晶硅层，在半导体衬底300的第一区域21形成第一伪栅，在半导体衬底300的第二区域形成第二伪栅305。

在形成第二伪栅305之前，还包括：在所述第二区域22的半导体衬底300内形成掺杂区303。所述掺杂区303的形成工艺为离子注入，掺杂区303中重掺杂有N型离子（如：磷离子、砷离子或锑离子）或P型离子（硼离子、镓离子或铟离子）。所述掺杂区303将后续在第二凹槽中形成的电阻存储器的第一金属层（下电极）引出。

在形成第二伪栅305时，第二伪栅305覆盖部分的掺杂区303，未被第一伪栅覆盖的部分掺杂区303后续与介质层中形成的插塞相连。

接着，请参考图3，在所述第一伪栅304和第二伪栅305的侧壁表面形成侧墙306；形成覆盖半导体衬底300的介质层307，所述介质层307的表面与第一伪栅304和第二伪栅305的表面平齐。

所述侧墙306包括位于第一伪栅304和第二伪栅305侧壁的偏移侧墙和位于偏移侧壁表面的主侧墙，偏移侧墙的材料为氧化硅，主侧墙的材料为氮化硅。

在形成偏移侧墙后，以所述第一伪栅304和偏移侧墙为掩膜，对第一伪栅304两侧的第一区域21的半导体衬底300进行轻掺杂离子注入，在第一伪栅304两侧的半导体衬底300内形成轻掺杂区；在形成主侧墙后，以所述主侧墙和第一伪栅为掩膜，对第一伪栅304两侧的第一区域21的半导体衬底300进行重掺杂离子注入，在第一伪栅304两侧的半导体衬底300内形成重掺杂区，重掺杂区的深度大于轻掺杂区的深度，轻掺杂区和重掺杂区构成晶体管的源/漏区。轻掺杂区和重掺杂区中注入离子的类型根据需要形成的晶体管的类型进行选择。

所述介质层307的形成过程为：形成覆盖所述第一伪栅304、第二伪栅305、半导体衬底300和部分掺杂区303表面的介质材料层；平坦化所述介质层材料层，以第一伪栅304和第二伪栅305表面为停止层，形成介质层307。所述介质层307的材料为氧化硅或其他刻蚀的材料。

接着，参考图4，在第二区域22的介质层307和第二伪栅305上形成第一图形化的掩膜层308；以所述第一图形化的掩膜层308为掩膜，去除所述第一伪栅304（参考图3），形成第一凹槽309，第一凹槽309暴露出半导体衬底300的表面。

所述第一图形化的掩膜层308的材料可以为光刻胶。

去除所述第一伪栅304采用湿法或干法刻蚀工艺。去除第一伪栅304后，形成第一凹槽309，后续在第一凹槽309内形成金属栅极。

接着，请参考图5，去除所述第一图形化的掩膜层308（参考图4）；在第一凹槽309（参考图4）内形成金属栅极312。

所述金属栅极312包括位于第一凹槽304的侧壁和底部的高K栅介质层311和位于高K栅介质层311上的金属栅电极310。

所述金属栅极312的形成过程为：在所述第一凹槽304的侧壁和表面以及介质层307和第二伪栅305的表面形成高K介质材料层；在高K介质材料层上形成金属层，金属层填充满第一凹槽；以介质层307表面为停止层，平坦化所述金属层和高K介质层材料层，在第一凹槽304内形成高K栅介质层311和金属栅电极310。

所述高K栅介质层311的材料为为HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO中的一种或几种。所述金属栅电极310的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。

本实施例中，去除第一图形化的掩膜层308可以采用等离子体灰化工艺。

接着，请参考图6，在第一区域21的介质层307和金属栅极312上形成第二图形化的掩膜层313；以所述第二图形化的掩膜层313为掩膜，去除第二伪栅305（参考图5），形成第二凹槽314，所述第二凹槽314暴露出底部掺杂区303。

去除所述第二伪栅305采用湿法或干法刻蚀工艺。采用湿法刻蚀时，采用的刻蚀溶液为TMAH溶液或氢氧化钾溶液，采用干法刻蚀时，采用的气体为HBr或Cl₂。去除第二伪栅305后，形成第二凹槽314，后续在第二凹槽314内形成电阻存储器。

刻蚀去除第二伪栅305，可以过刻蚀去除部分厚度的掺杂区303，使得形成的第二凹槽314部分位于掺杂区303内，后续在第二凹槽314形成第一金属层时，使得第一金属层与掺杂区303的接触面增多，减小了第一金属层与掺杂区的接触电阻，提高了电阻存储器的性能。所述掺杂区303被过刻蚀去除的厚度为50～300埃，在不会增加第二凹槽刻蚀难度的同时，使得第二凹槽的深度不会增加太多，减小后续在第二凹槽中形成的第一金属层、阻变层和第二金属层难度，并使得第一金属层与掺杂区具有良好的界面接触态，减小了接触电阻。

参考图7，在第二凹槽314（参考图6）内形成电阻存储器320，所述电阻存储器320包括：位于第二凹槽314的侧壁和底部的第一金属层319、位于第一金属层319表面的阻变层318、位于阻变层318表面的第二金属层320。

所述第一金属层315作为电阻存储器320的下电极层。所述第一金属层315的材料为TiN或TaN，第一金属层315的形成工艺为溅射。溅射形成第一金属层时，部分第一金属层会覆盖在介质层307（图中未示出）上，后续形成第三金属层时，采用化学机械研磨去除介质层上的第一金属层。

所述第二金属层319作为电阻存储器320的上电极。所述第二金属层319的材料为TiN或TaN，第二金属层319的形成工艺为溅射。溅射形成第二金属层时，部分第二金属层会覆盖在介质层307（图中未示出）上，后续形成第三金属层时，采用化学机械研磨去除介质层上的第二金属层。

所述阻变层318为金属层和该金属对应的二元金属氧化物层的双层堆叠结构。本实施例中，所述阻变层318包括位于第一金属层315上的金属层316和位于金属层316上二元金属氧化物层317。在本发明的其他实施例中，所述阻变层318包括位于第一金属层上的二元金属氧化物层和位于二元金属氧化物层上的金属层。

所述金属层316的材料为Hf、Ti、Ta或Zr，相应的，所述二元金属氧化物层317的材料为HfO₂、TiO₂、Ta₂O₅或ZrO₂。金属层316和二元金属氧化物层317的形成工艺为溅射。溅射形成金属层时和二元金属氧化物层时，部分金属层时和二元金属氧化物层会覆盖在介质层307（图中未示出）上，后续形成第三金属层时，采用化学机械研磨去除介质层上的金属层时和二元金属氧化物层。

本发明形成的电阻存储器320呈“U”型，部分位于第二凹槽314的底部，部分位于第二凹槽的两侧侧壁，从而可以减小电阻存储器占据的横向面积，有利于提高器件的集成度。

接着，请参考图8，刻蚀第二区域22的介质层307，在电阻存储器320一侧的介质层307中形成开口321，所述开口321暴露出掺杂区303的部分表面。

在刻蚀介质层307之前，在介质层307上形成图形化的光刻胶层，以所述图形化的光刻胶层位掩膜，刻蚀所述介质层307，在介质层307中形成开口321，形成开口321后，去除所述图形化的光刻胶层。

所述开口321内后续填充金属，形成与掺杂区303连接的插塞。

参考图9，在所述第二金属层319上形成第三金属层322，所述第三金属层322填充满第二凹槽，在开口321（参考图8）内填充满金属，形成插塞323。

所述第三金属层322和插塞323同时形成，具体的形成过程为：首先形成覆盖所述介质层的金属层，金属层填充满第二凹槽和开口；化学机械研磨工艺平坦化所述金属层，在第二金属层319上形成第三金属层322，在开口内形成插塞323。采用化学机械研磨工艺平坦化金属层时，同时可以去除介质层307上第二金属层、阻变层和第一金属层。

本实施例中，通过掺杂区303和插塞323将阻变存储器320的第一金属层315（下电极）引出，方便了对阻变存储器320施加电压。

上述方法形成的半导体结构，请参考图9，包括：

半导体衬底300，所述半导体衬底300包括第一区域21和第二区域22；

覆盖所述半导体衬底200的介质层307，第一区域21的介质层307中具有第一凹槽，第二区域22的介质层307中具有第二凹槽；

位于第一凹槽中的金属栅极312；

位于第二凹槽内的电阻存储器320，所述电阻存储器320包括：位于第二凹槽的侧壁和底部的第一金属层315、位于第一金属层315表面的阻变层318、位于阻变层318表面的第二金属层319。

具体的，所述金属栅极312包括位于第一凹槽304的侧壁和底部的高K栅介质层311和位于高K栅介质层311上的金属栅电极310。

所述金属层316的材料为Hf、Ti、Ta或Zr，相应的，所述二元金属氧化物层317的材料为HfO₂、TiO₂、Ta₂O₅或ZrO₂。

还包括：位于第二区域22的半导体衬底300内的掺杂区303，所述电阻存储器320覆盖部分所述掺杂区303，介质层307覆盖另外部分的掺杂区303。

位于电阻存储器320一侧的第二区域22介质层307中的插塞323，所述插塞323与掺杂区303的部分表面接触。

还包括：位于第二金属层319上的第三金属层322，所述第三金属层322填充满第二凹槽

本发明实施例还提供了一种电阻存储器，包括：

半导体衬底，半导体衬底上具有介质层，介质层中具有暴露出半导体衬底表面的第二凹槽

位于第二凹槽内的电阻存储器，所述电阻存储器包括：位于第二凹槽的侧壁和底部的第一金属层、位于第一金属层表面的阻变层、位于阻变层表面的第二金属层。

具体的，所述阻变层为金属层和该金属对应的二元金属氧化物层的双层堆叠结构，所述金属层的材料为Hf、Ti、Ta或Zr，相应的，所述二元金属氧化物层的材料为HfO₂、TiO₂、Ta₂O₅或ZrO₂。

位于半导体衬底内的掺杂区，所述电阻存储器覆盖部分所述掺杂区，介质层覆盖另外部分的掺杂区；位于介质层中的插塞，所述插塞与掺杂区的部分表面接触。

综上，本发明实施例的半导体结构及其形成方法、电阻存储器，通过在半导体衬底上形成第一伪栅和第二伪栅，在去除第一伪栅后，形成第一凹槽，在第一凹槽内形成晶体管的金属栅极，去除第二伪栅后，形成第二凹槽，在第二凹槽中形成电阻存储器，使得晶体管的制作工艺与电阻存储器的制作工艺相兼容，节约了制作成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域；

在第一区域的半导体衬底上形成第一伪栅，在第二区域的半导体衬底上形成第二伪栅；

形成覆盖半导体衬底的介质层，所述介质层的表面与第一伪栅和第二伪栅的表面平齐；

去除第一伪栅，形成第一凹槽；

在第一凹槽内形成金属栅极；

去除第二伪栅，形成第二凹槽；

在第二凹槽内形成电阻存储器，所述电阻存储器包括：位于第二凹槽的侧壁和底部的第一金属层、位于第一金属层表面的阻变层、位于阻变层表面的第二金属层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻变层为金属层和该金属对应的二元金属氧化物层的双层堆叠结构。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述金属层的材料为Hf、Ti、Ta或Zr，相应的，所述二元金属氧化物层的材料为HfO₂、TiO₂、Ta₂O₅或ZrO₂。

4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述金属层位于第一金属层表面，所述二元金属氧化物层位于金属层表面。

5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述二元金属氧化物层位于第一金属层表面，所述金属层位于二元金属氧化物表面。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在第二区域的半导体衬底内形成掺杂区，所述第二伪栅覆盖部分所述掺杂区，介质层覆盖另外部分的掺杂区。

7.如权利要求1或6所述的半导体结构的形成方法，其特征在于，在所述第二金属层上形成第三金属层，所述第三金属层填充满第二凹槽。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成第二金属层后，刻蚀电阻存储器一侧的介质层，在介质层中形成暴露出掺杂区的部分表面的开口。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成第三金属层时，同时形成填充满开口的插塞。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一伪栅和第二伪栅的侧壁形成侧墙。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一金属层或第二金属层的材料为TiN或TaN。

12.一种半导体结构，其特征在于，包括：

半导体衬底，所述半导体衬底包括第一区域和第二区域；

覆盖所述半导体衬底的介质层，第一区域的介质层中具有第一凹槽，第二区域的介质层中具有第二凹槽

位于第一凹槽中的金属栅极；

13.如权利要求12所述的半导体结构，其特征在于，所述阻变层为金属层和该金属对应的二元金属氧化物层的双层堆叠结构。

14.如权利要求13所述的半导体结构，其特征在于，所述金属层的材料为Hf、Ti、Ta或Zr，相应的，所述二元金属氧化物层的材料为HfO₂、TiO₂、Ta₂O₅或ZrO₂。

15.如权利要求12所述的半导体结构，其特征在于，还包括：位于第二区域的半导体衬底内的掺杂区，所述电阻存储器覆盖部分所述掺杂区，介质层覆盖另外部分的掺杂区。

16.如权利要求15所述的半导体结构，其特征在于，位于电阻存储器一侧的介质层中的插塞，所述插塞与掺杂区的部分表面接触。

17.如权利要求12所述的半导体结构，其特征在于，还包括：位于第二金属层上的第三金属层，所述第三金属层填充满第二凹槽。

18.一种电阻存储器，其特征在于，包括：

19.如权利要求18所述的电阻存储器，其特征在于，所述阻变层为金属层和该金属对应的二元金属氧化物层的双层堆叠结构，所述金属层的材料为Hf、Ti、Ta或Zr，相应的，所述二元金属氧化物层的材料为HfO₂、TiO₂、Ta₂O₅或ZrO₂。

20.如权利要求18所述的电阻存储器，其特征在于，位于半导体衬底内的掺杂区，所述电阻存储器覆盖部分所述掺杂区，介质层覆盖另外部分的掺杂区；位于介质层中的插塞，所述插塞与掺杂区的部分表面接触。