CN113921470A - 一种半导体结构及其制造方法 - Google Patents
一种半导体结构及其制造方法 Download PDFInfo
- Publication number
- CN113921470A CN113921470A CN202111514590.6A CN202111514590A CN113921470A CN 113921470 A CN113921470 A CN 113921470A CN 202111514590 A CN202111514590 A CN 202111514590A CN 113921470 A CN113921470 A CN 113921470A
- Authority
- CN
- China
- Prior art keywords
- gate region
- gate
- layer
- barrier layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000004888 barrier function Effects 0.000 claims abstract description 67
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 43
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 8
- 230000008569 process Effects 0.000 abstract description 22
- 239000010410 layer Substances 0.000 description 150
- 239000000463 material Substances 0.000 description 22
- 238000005498 polishing Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 239000000243 solution Substances 0.000 description 10
- 239000000126 substance Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000007788 liquid Substances 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 239000007800 oxidant agent Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 3
- 239000011882 ultra-fine particle Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000012459 cleaning agent Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- -1 alcohol amine Chemical class 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 1
- 239000004327 boric acid Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 238000000276 deep-ultraviolet lithography Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 239000012713 reactive precursor Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提出一种半导体结构及其制造方法，包括：提供一衬底。形成栅极区于衬底上，且栅极区包括第一栅极区和第二栅极区。移除第一栅极区内的栅极结构。形成金属栅极于第一栅极区内。刻蚀第二栅极区内的部分栅极结构。形成阻挡层于第二栅极区内。以及形成多个连接栓于栅极区内，其中部分连接栓位于第一栅极区和第二栅极区上，且部分连接栓位于第一栅极区的两侧。其中，阻挡层的高度与金属栅极的高度相等。本发明提出的半导体结构及其制造方法，提高了半导体器件在工作过程中的电阻性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着半导体技术的发展，对元件的阻值范围提出了更高的要求。然而使用目前的电阻材料以及制造方法容易产生过蚀刻或者蚀刻穿孔的问题。因此，如果避免半导体器件在接触刻蚀过程中产生过刻蚀或者刻蚀穿孔已经成为亟需解决的问题。
发明内容
鉴于上述现有技术的不足，本申请提出一种半导体结构及其制造方法，可以避免半导体器件在接触刻蚀过程中产生过刻蚀或者刻蚀穿孔。
为实现上述目的及其他目的，本申请提出一种半导体结构的制造方法，包括：
提供一衬底；
形成栅极区于所述衬底上，且所述栅极区包括第一栅极区和第二栅极区；
移除所述第一栅极区内的栅极结构；
形成金属栅极于所述第一栅极区内；
刻蚀所述第二栅极区内的部分栅极结构；
形成阻挡层于所述第二栅极区内；以及
形成多个连接栓于所述栅极区内，其中部分所述连接栓位于所述第一栅极区和所述第二栅极区上，且部分所述连接栓位于所述第一栅极区的两侧；
其中，所述阻挡层的高度与所述金属栅极的高度相等。
可选地，所述衬底表面还包括第一掺杂区和第二掺杂区，且所述第一掺杂区和所述第二掺杂区设置在第一栅极结构中心轴线的两侧。
可选地，所述栅极结构包括衬垫层和多晶层，且所述衬垫层设置在所述多晶层上。
可选地，所述移除所述第一栅极区内的栅极结构包括：
形成光阻层于所述第二栅极区上；
刻蚀所述第一栅极结构中的所述衬垫层；以及
去除所述第一栅极结构中的所述多晶层。
可选地，所述形成阻挡层于所述第二栅极区内，包括：
沉积所述阻挡层于所述栅极结构上；
去除所述阻挡层上表面的凸起部；以及
去除所述金属栅极上表面所在平面之上的所述阻挡层。
可选地，所述刻蚀所述第二栅极区内的部分栅极结构后，以形成凹槽，且所述阻挡层设置在所述凹槽内。
可选地，所述阻挡层的材料为氮化钛。
可选地，多个所述连接栓相互平行设置。
可选地，所述连接栓连接所述第二栅极区内的所述阻挡层。
本申请还提出一种半导体结构，包括：
衬底；
栅极区，设置在所述衬底上，且所述栅极区包括第一栅极区和第二栅极区；
金属栅极，设置在所述第一栅极区内；
阻挡层，设置在所述第二栅极区内；以及
多个连接栓，设置在所述栅极区内，其中部分所述连接栓位于所述第一栅极区和所述第二栅极区上，且部分所述连接栓位于所述第一栅极区的两侧；
其中，所述阻挡层的高度与所述金属栅极的高度相等。
综上所述，本申请提出一种半导体结构及其制造方法，可以减少氮化钛电阻与栅极、源极以及漏极之间的高度差，避免半导体器件在接触刻蚀过程中产生过刻蚀或者刻蚀穿孔的问题，提高了半导体器件在工作过程中的电阻性能。
附图说明
图1为本申请在一实施例中的半导体结构的制造方法流程示意图。
图2为本申请在一实施例中的衬底结构示意图。
图3为本申请在一实施例中的步骤S3流程示意图。
图4为本申请在一实施例中的光阻层示意图。
图5为本申请在一实施例中的衬垫层刻蚀示意图。
图6为本申请在一实施例中的多晶层去除示意图。
图7为本申请在一实施例中的金属层示意图。
图8为本申请在一实施例中的金属栅极示意图。
图9为本申请在一实施例中的金属栅极刻蚀示意图。
图10为本申请在一实施例中的部分栅极结构刻蚀示意图。
图11为本申请在一实施例中的步骤S6流程示意图。
图12为本申请在一实施例中的阻挡层示意图一。
图13为本申请在一实施例中的阻挡层示意图二。
图14为本申请在一实施例中的阻挡层示意图三。
图15为本申请在一实施例中的连接栓示意图。
图16为本申请在一实施例中的半导体结构示意图。
附图标记说明：
10 衬底；
20 掺杂区；
201 第一掺杂区；
202 第二掺杂区；
30 栅极区；
301 第一栅极区；
302 第二栅极区；
40 栅极结构；
401 第一栅极结构；
402 第二栅极结构；
4001 衬垫层；
4002 多晶层；
4003 金属层；
4004 金属栅极；
50 凹槽；
60 介质层；
70 光阻层；
80 阻挡层；
90 连接栓；
901 第一连接栓；
902 第二连接栓；
903 第三连接栓；
904 第四连接栓。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本申请提出一种半导体结构及其制造方法，以避免半导体器件在接触刻蚀过程中产生过刻蚀以及刻蚀穿孔的问题。
请参阅图1，图1为本申请在一实施例中的半导体结构的制造方法流程示意图。本申请提出一种半导体结构的制造方法，在本实施例中，半导体结构的制造方法可以包括以下步骤：
S1、提供一衬底；
S2、形成栅极区于所述衬底上，且所述栅极区包括第一栅极区和第二栅极区；
S3、移除所述第一栅极区内的栅极结构；
S4、形成金属栅极于所述第一栅极区内；
S5、刻蚀所述第二栅极区内的部分栅极结构；
S6、形成阻挡层于所述第二栅极区内；
S7、形成多个连接栓于所述栅极区内。
请参阅图2，图2为本申请在一实施例中的衬底结构示意图。在本申请的一实施例中，可以通过步骤S1提供一衬底。在本申请的一些实施例中，衬底10的材料可以为例如硅、锗、锗化硅、碳化硅、砷化镓、镓化铟或者其它III/V族化合物半导体。衬底10还可以包括半导体构成的多层结构，例如为绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅或者绝缘体上锗等。在本申请的一个实施例中，衬底10的材料可以为例如硅衬底。
请参阅图2，在本申请的一实施例中，在衬底10上还可以通过例如离子掺杂的方式形成掺杂区20。在本实施例中，掺杂区20还可以包括第一掺杂区201和第二掺杂区202。第一掺杂区201和第二掺杂区202可以设置在衬底10的上表面，且第一掺杂区201和第二掺杂区202可以位于第一栅极结构401中心轴线的两侧。在本申请的一实施例中，第一掺杂区201可以为源区，第二掺杂区202可以为漏区。在本申请的其他实施例中，第一掺杂区201也可以为漏区，此时第二掺杂区202可以为源区。在本实施例中，第一掺杂区201为源区以形成源极，第二掺杂区202为漏区以形成漏极。在本实施例中，掺杂区20所掺杂的离子可以为磷元素、硼元素或其他元素的离子。
请参阅图2，在本申请的一实施例中，介质层60可以设置在衬底10的上方。请参阅图2，在本申请的一实施例中，可以通过步骤S2形成栅极区于所述衬底上，且所述栅极区包括第一栅极区和第二栅极区。在本申请的一实施例中，介质层60可以设置在衬底10的上方。在本实施例中，可以通过CVD（Chemical Vapor Deposition，气相沉积法）形成氧化物作为介质层60的介质材料，介质材料例如为二氧化硅。在介质层60内可以形成多个栅极区30，在本实施例中，栅极区30可以包括第一栅极区301和第二栅极区302。栅极结构40可以设置在栅极区30内，本实施例中，栅极结构40可以包括第一栅极结构401和第二栅极结构402。本实施例中，第一栅极结构401设置在第一栅极区301，且第二栅极结构402设置在第二栅极区302内。在本申请的一实施例中，栅极结构40可以包括衬垫层4001和多晶层4002，且衬垫层4001可以设置在多晶层4002上。在本实施例中，衬垫层4001的材料可以为硅化物，例如氮化硅、氧化硅或硅等。多晶层4002可以为多晶堆叠层，例如为多晶硅层。
请参阅图2，在本申请的一实施例中，为了制备衬垫层4001，可以将衬底10表面形成的氧化层清洗掉。把衬底10放进氧化炉生长二氧化硅薄膜，然后进行多晶淀积。将衬底10转入通有硅烷的低压化学气相淀积设备，硅烷分解从而在衬底10的表面淀积一层多晶体，之后形成多晶层并进行掺杂。在光刻区利用深紫外线光刻技术刻印多晶层，利用例如异向等离子体记刻蚀机对淀积的多晶层进行刻蚀，得到垂直衬底10上表面的多晶层4002。
请参阅图3和图1，图3为本申请在一实施例中的步骤S3流程示意图。在本申请的一实施例中，可以通过步骤S3移除所述第一栅极区内的栅极结构。在本实施例中，可以通过设置光阻层70来确定需要刻蚀的区域。经过光刻之后，可以用离子和强腐蚀性的化学物质把第一栅极区301内的衬垫层4001刻蚀掉。在本实施例中，衬垫层4001的材料可以为硅化物，例如氮化硅、氧化硅或硅等。在本实施例中，可以使用例如干法刻蚀将衬垫层4001刻蚀掉。当使用等离子体干法刻蚀时，刻蚀气体可以为例如四氟化碳和三氟甲烷。刻蚀气体的压强取值范围可以为例如10mT～20mT。气体流量的取值范围可以为例如50sccm～130sccm。刻蚀时间的取值范围可以为例如10s～40s。在本申请的一实施例中，步骤S3移除所述第一栅极区内的栅极结构可以包括以下步骤：
S31、形成光阻层于所述第二栅极区上；
S32、刻蚀所述第一栅极结构中的所述衬垫层；
S33、去除所述第一栅极结构中的所述多晶层。
请参阅图4和图2，图4为本申请在一实施例中的光阻层示意图。在本申请的一实施例中，可以通过步骤S31形成光阻层于所述第二栅极区上。在本实施例中，光阻层70可以覆盖第二栅极区302。在本实施例中，通过在衬底10的上表面旋涂一层光刻胶形成光阻层70。根据需要可以调整涂胶的工艺参数，例如旋转速度、胶层厚度和温度等，并使用光刻机进行对准和曝光。在本实施例中，可以利用紫外线进行曝光。在本申请的一些实施例中，光刻胶可以选择正光刻胶或者负光刻胶。
请参阅图5和图2，图5为本申请在一实施例中的衬垫层刻蚀示意图。在本申请的一实施例中，可以通过步骤S32刻蚀所述第一栅极结构中的所述衬垫层。经过光刻之后，可以用离子和强腐蚀性的化学物质把第一栅极区301内的衬垫层4001刻蚀掉。在本实施例中，衬垫层4001的材料可以为硅化物，例如氮化硅、氧化硅或硅等。去除衬垫层4001后，可以将光阻层70通过显影、曝光的方式清洗，以便在后续工艺中对第二栅极区302进行刻蚀。在对光阻层70中的光刻胶进行清洗时可以使用清洗剂，以便于在刻蚀第一栅极区301内的衬垫层4001之后将光阻层70移除。在本申请的一些实施例中，清洗剂可以为例如包括醇胺、硼酸及其衍生物的混合液。
请参阅图6、图8以及图2，图6为本申请在一实施例中的多晶层去除示意图。在本申请的一实施例中，可以通过步骤S33去除所述第一栅极结构中的所述多晶层。在本实施例中，把第一栅极区301内的衬垫层4001刻蚀之后，可以使用例如干法刻蚀的方法将多晶层4002移除。当使用等离子体干法刻蚀时，刻蚀气体可以为例如CF4、C2F3、C3F8、NF3、HE等气体或者它们的混合气体。刻蚀气体的压强取值范围可以为例如10mT～20mT。气体流量的取值范围可以为例如50sccm～130sccm。刻蚀时间的取值范围可以为例如10s～40s。移除多晶层4002之后，在第一栅极区301内形成一容纳区，以便于在上述容纳区内形成金属栅极4004。
请参阅图7和图2，图7为本申请在一实施例中的金属层示意图。在本申请的一实施例中，可以通过步骤S4形成金属栅极于所述第一栅极区内。在本实施例中，可以在第一栅极区301内和介质层60的上表面形成金属层4003。此时，第一栅极区301被金属层4003覆盖，且第二栅极区302中的衬垫层401也被金属层4003覆盖。在本实施例中，可以使用CMP（Chemical Mechanical Polishing，化学机械抛光）工艺将介质层60上表面之外的金属层4003去除。去除介质层60上表面之外的金属层4003后，可以暴露出衬垫层4001的上表面。此时衬垫层4001的上表面与第一栅极区301中的金属层上表面处于同一水平面，以在第一栅极区301内形成金属栅极4004。在本申请的一些实施例中，可以在第一栅极区301内沉积功函数层，本实施例中的功函数层可以为n型功函数层（例如TiAl）。在本申请中，金属栅极4004的填充可以使用CVD工艺或者溅射钛、铝或者钨等金属来实现。
请参阅图8-图10以及图2，图8为本申请在一实施例中的金属栅极示意图。图9为本申请在一实施例中的金属栅极刻蚀示意图。图10为本申请在一实施例中的部分栅极结构刻蚀示意图。在本申请的一实施例中，可以通过步骤S5刻蚀所述第二栅极区内的部分栅极结构。在本实施例中，可以继续将第二栅极区302中的衬垫层4001通过例如化学机械抛光方法去除。例如将衬底10放置在研磨垫上，使得衬底10上的介质层60与研磨垫接触。将介质层60上的金属层4003和第二栅极区302中的衬垫层4001一起研磨去除，最终在第一栅极区301内形成金属栅极4004。在研磨过程中，可以使用抛光液。使用抛光液将衬底在一定的下压力中相对于抛光垫作旋转运动，借助磨粒的机械磨削及化学氧化剂的腐蚀作用来完成对工件表层材料的去除。在本申请的一些实施例中，抛光液可以为例如超细颗粒、化学氧化剂与液体介质的混合液。
请参阅图8-图10以及图2，在本申请的一实施例中，在第二栅极区302中，可以在去除衬垫层4001之后继续对多晶层4002进行刻蚀，以形成凹槽50。在本申请的一实施例中，多晶层4002可以为多晶堆叠层，例如为多晶硅层。可以使用例如干法蚀刻的方式将第二栅极区302内的部分栅极结构刻蚀掉。在本申请的一些实施例中，可以采用例如反应离子刻蚀、深反应离子刻蚀和XeF2各向同性刻蚀或其他干法刻蚀方法对多晶层4002进行刻蚀。在本实施例中，被刻蚀掉的部分栅极结构可以为多晶层4002。当使用等离子体干法刻蚀时，刻蚀气体可以为例如四氟化碳和三氟甲烷。刻蚀气体的压强取值范围可以为例如10mT～20mT。气体流量的取值范围可以为例如50sccm～130sccm。刻蚀时间的取值范围可以为例如10s～40s。经过刻蚀后，在第二栅极区302内形成一凹槽50。
请参阅图11-图14以及图2，图11为本申请在一实施例中的步骤S6流程示意图。在本申请的一实施例中，可以通过步骤S6形成阻挡层于所述第二栅极区内。
S61、沉积所述阻挡层于所述栅极结构上；
S62、去除所述阻挡层上表面的凸起部；
S63、去除所述金属栅极上表面所在平面之上的所述阻挡层。
请参阅图12和图2，图12为本申请在一实施例中的阻挡层示意图一。在本申请的一实施例中，可以通过步骤S61沉积所述阻挡层于所述栅极结构上。在本申请的一些实施例中，阻挡层80的材料可以为钛或氮化钛等材料。在本实施例中，阻挡层80的材料可以为氮化钛。在本申请的一些实施例中，可以通过例如低压化学气相沉积，次大气压化学气相沉积，常压化学气相沉积，离子体增强化学气相沉积或高密度等离子体化学气相淀积等方法沉积阻挡层80。在本申请的一实施例中，可以使用ALD（Atomic Layer Deposition，原子层沉积法）进行制备。将气相前驱体交替地通入反应器，并在沉积基体上形成沉积覆盖层。ALD在沉积过程中，反应前驱体交替沉积，每次反应只沉积一层原子。ALD沉积材料可以包括例如Al2O3、CaO、TaNX、SiO2或其他材料。ALD沉积过程可有效控制沉积层的厚度和均匀性，实现高深宽比孔道的均匀覆盖。ALD的反应温度范围可以为例如50-500℃，工作压力范围可以为例如0.1-10mbar，所沉积薄膜的厚度范围可以为例如10-15nm。ALD工艺可以在真空中相对低温下进行，并能够有效应用于敏感表面。
请参阅图13和图2，图13为本申请在一实施例中的阻挡层示意图二。在本申请的一实施例中，可以通过步骤S62去除所述阻挡层上表面的凸起部。可以使用CMP工艺去除阻挡层80的上表面凸起部，以使阻挡层80的上表面平坦化，并将阻挡层80的厚度减薄。在进行CMP工艺处理时，可以将衬底10放置在研磨垫上，使得阻挡层80的上表面与研磨垫接触，然后对阻挡层80进行研磨。在上述过程中可以使阻挡层80的上表面平坦化，并初步减小阻挡层80的厚度。在本实施例中，可以使用抛光液。使用抛光液将阻挡层80在一定的下压力中相对于抛光垫作旋转运动，借助磨粒的机械磨削及化学氧化剂的腐蚀作用来完成对阻挡层80材料的去除。在本申请的一些实施例中，抛光液可以为例如超细颗粒、化学氧化剂与液体介质的混合液。使用抛光液，将上述工件在一定的下压力中相对于抛光垫作旋转运动，借助磨粒的机械磨削及化学氧化剂的腐蚀作用来完成对工件表层材料的去除。抛光液可以为例如超细颗粒、化学氧化剂与液体介质的混合液。
请参阅图14和图2，图14为本申请在一实施例中的阻挡层示意图三。在本申请的一实施例中，可以通过步骤S63去除所述金属栅极上表面所在平面之上的所述阻挡层。在本申请的其他实施例中，在初步减小阻挡层80的厚度之后，还可以使用例如湿法刻蚀工艺去除金属栅极4004上表面所在平面之上的阻挡层80。在本申请的一些实施例中，湿法刻蚀采用的腐蚀剂可以为氢氟酸溶液、硝酸溶液、乙酸溶液或者其他溶液。在本实施例中，可以采用例如磷酸溶液进行湿法刻蚀。去除金属栅极4004上表面所在平面之上的阻挡层80后，部分余留阻挡层80嵌入第二栅极区302内，此时阻挡层80的上表面和金属栅极4004的上表面处于同一平面。
请参阅图15和图2，图15为本申请在一实施例中的连接栓示意图。在本申请的一实施例中，可以通过步骤S7形成多个连接栓90于栅极区30内，其中部分连接栓位于第一栅极区301和第二栅极区302上，且部分连接栓位于第一栅极区301的两侧。在本申请的一些实施例中，可以形成多个连接栓90于衬底10上。在本实施例中，连接栓90可以包括第一连接栓901、第二连接栓902、第三连接栓903以及第四连接栓904。在本实施例中，第四连接栓904可以设置在第二栅极区302中的阻挡层80上。第一连接栓901可以设置在第一掺杂区201上，第二连接栓902可以设置在第二掺杂区202上，且第三连接栓903可以设置在金属栅极4004上。在本申请中，连接栓90的横截面可以为圆形。在本申请的其他实施例中，连接栓90的横截面还可以为椭圆形、方形以及三角形等其他图形。在本申请的一实施例中，阻挡层80的高度与金属栅极4004的高度可以相等。通过连接栓90可以将制造好的半导体器件与第一层互连金属在物理和电学上连接起来。在本申请的一实施例中，连接栓90的材料可以为例如钨金属。在形成连接栓90之后，可以进行例如中温退火，以便于金属与衬底的欧姆接触。
请参阅图16和图2，图16为本申请在一实施例中的半导体结构示意图。基于同样的构思，本申请还提出一种半导体结构，在本实施例中，半导体结构可以包括衬底10和栅极区30。衬底10的材料可以为例如硅、锗、锗化硅、碳化硅、砷化镓、镓化铟或者其它III/V族化合物半导体。在衬底10上可以通过例如离子掺杂的方式形成掺杂区20。在本实施例中，掺杂区20还可以包括第一掺杂区201和第二掺杂区202。第一掺杂区201和第二掺杂区202可以设置在衬底10的上表面，且第一掺杂区201和第二掺杂区202可以位于第一栅极结构401中心轴线的两侧。在本实施例中，栅极区30可以设置在衬底10上，且栅极区30可以包括第一栅极区301和第二栅极区302。金属栅极4004可以设置在第一栅极区301内，且阻挡层80可以设置在第二栅极区302内，阻挡层80的高度与金属栅极4004的高度可以相等。在本申请的一些实施例中，连接栓90还可以包括第一连接栓901、第二连接栓902、第三连接栓903以及第四连接栓904。在本实施例中，第四连接栓904可以设置在第二栅极区302中的阻挡层80上。第一连接栓901可以设置在第一掺杂区201上，第二连接栓902可以设置在第二掺杂区202上，且第三连接栓903可以设置在金属栅极4004上。在本申请的一实施例中，连接栓90的上端开口面积可以大于下端开口面积，以确保阻挡层80的均匀性。通过设置阻挡层80，可以减小或者抹平不同位置处接触孔的高度差，并可以减少一道内层氧化层沉积的制备，进而减少接触金属的电阻。在形成连接栓90时，可以避免半导体器件在接触刻蚀过程中产生过刻蚀或者刻蚀穿孔，从而损坏下层材料。在本申请中，阻挡层80的材料可以为例如氮化钛，连接栓90的材料可以为钨金属。在阻挡层80上形成接触孔，接触孔的深度小于阻挡层80的厚度。连接栓90插入阻挡层80的接触孔中，氮化钛阻挡层可以防止钨金属扩散进入多晶层4002。
综上所述，本申请提出一种半导体结构及其制造方法，可以减少氮化钛电阻与栅极、源极以及漏极之间的高度差，避免半导体器件在接触刻蚀过程中产生过刻蚀或者刻蚀穿孔的问题，提高了半导体器件在工作过程中的电阻性能。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。
Claims (10)
1.一种半导体结构的制造方法，其特征在于，包括：
提供一衬底；
形成栅极区于所述衬底上，且所述栅极区包括第一栅极区和第二栅极区；
移除所述第一栅极区内的栅极结构；
形成金属栅极于所述第一栅极区内；
刻蚀所述第二栅极区内的部分栅极结构；
形成阻挡层于所述第二栅极区内；以及
形成多个连接栓于所述栅极区内，其中部分所述连接栓位于所述第一栅极区和所述第二栅极区上，且部分所述连接栓位于所述第一栅极区的两侧；
其中，所述阻挡层的高度与所述金属栅极的高度相等。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于：所述衬底表面还包括第一掺杂区和第二掺杂区，且所述第一掺杂区和所述第二掺杂区设置在第一栅极结构中心轴线的两侧。
3.根据权利要求1所述的半导体结构的制造方法，其特征在于：所述栅极结构包括衬垫层和多晶层，且所述衬垫层设置在所述多晶层上。
4.根据权利要求3所述的半导体结构的制造方法，其特征在于：所述移除所述第一栅极区内的栅极结构包括：
形成光阻层于所述第二栅极区上；
刻蚀所述第一栅极结构中的所述衬垫层；以及
去除所述第一栅极结构中的所述多晶层。
5.根据权利要求1所述的半导体结构的制造方法，其特征在于：所述形成阻挡层于所述第二栅极区内，包括：
沉积所述阻挡层于所述栅极结构上；
去除所述阻挡层上表面的凸起部；以及
去除所述金属栅极上表面所在平面之上的所述阻挡层。
6.根据权利要求5所述的半导体结构的制造方法，其特征在于：所述刻蚀所述第二栅极区内的部分栅极结构后，以形成凹槽，且所述阻挡层设置在所述凹槽内。
7.根据权利要求1所述的半导体结构的制造方法，其特征在于：所述阻挡层的材料为氮化钛。
8.根据权利要求1所述的半导体结构的制造方法，其特征在于：多个所述连接栓相互平行设置。
9.根据权利要求1所述的半导体结构的制造方法，其特征在于：所述连接栓连接所述第二栅极区内的所述阻挡层。
10.一种半导体结构，其特征在于，包括：
衬底；
栅极区，设置在所述衬底上，且所述栅极区包括第一栅极区和第二栅极区；
金属栅极，设置在所述第一栅极区内；
阻挡层，设置在所述第二栅极区内；以及
多个连接栓，设置在所述栅极区内，其中部分所述连接栓位于所述第一栅极区和所述第二栅极区上，且部分所述连接栓位于所述第一栅极区的两侧；
其中，所述阻挡层的高度与所述金属栅极的高度相等。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111514590.6A CN113921470B (zh) | 2021-12-13 | 2021-12-13 | 一种半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111514590.6A CN113921470B (zh) | 2021-12-13 | 2021-12-13 | 一种半导体结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113921470A true CN113921470A (zh) | 2022-01-11 |
| CN113921470B CN113921470B (zh) | 2022-03-22 |
Family
ID=79248559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111514590.6A Active CN113921470B (zh) | 2021-12-13 | 2021-12-13 | 一种半导体结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113921470B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100019328A1 (en) * | 2008-07-23 | 2010-01-28 | Da Zhang | Semiconductor Resistor Formed in Metal Gate Stack |
| US20130049168A1 (en) * | 2011-08-23 | 2013-02-28 | Jie-Ning Yang | Resistor and manufacturing method thereof |
| CN103137657A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成器件及其形成方法 |
| CN104733609A (zh) * | 2013-12-20 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、电阻存储器 |
| CN108630713A (zh) * | 2017-03-17 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2021
- 2021-12-13 CN CN202111514590.6A patent/CN113921470B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100019328A1 (en) * | 2008-07-23 | 2010-01-28 | Da Zhang | Semiconductor Resistor Formed in Metal Gate Stack |
| US20130049168A1 (en) * | 2011-08-23 | 2013-02-28 | Jie-Ning Yang | Resistor and manufacturing method thereof |
| CN103137657A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成器件及其形成方法 |
| CN104733609A (zh) * | 2013-12-20 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、电阻存储器 |
| CN108630713A (zh) * | 2017-03-17 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113921470B (zh) | 2022-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11348788B2 (en) | Methods for device fabrication using pitch reduction | |
| JP4945740B2 (ja) | フォトリソグラフィー構造よりも狭いピッチを有するパターン | |
| US6429123B1 (en) | Method of manufacturing buried metal lines having ultra fine features | |
| US5665202A (en) | Multi-step planarization process using polishing at two different pad pressures | |
| TW200832508A (en) | Efficient pitch multiplication process | |
| EP1789997A2 (en) | Method for integrated circuit fabrication using pitch multiplication | |
| JPH1079423A (ja) | 半導体デバイスの製造方法 | |
| US11854821B2 (en) | Hard mask removal method | |
| JP2003507887A (ja) | 集積回路分離構造の製造 | |
| CN109545790A (zh) | 三维存储器的沟道孔的形成方法 | |
| JP4202826B2 (ja) | 有機膜の化学的機械的研磨方法および半導体装置の製造方法 | |
| EP1088339A1 (en) | A method of planarizing a semiconductor device using a high density plasma system | |
| JPH05315441A (ja) | ポリッシュ工程を備えた半導体装置の製造方法 | |
| CN113921470B (zh) | 一种半导体结构及其制造方法 | |
| CN1952782A (zh) | 用于形成特征定义的方法 | |
| CN117790318B (zh) | 一种半导体器件及其制备方法 | |
| TWI240360B (en) | Forming method of trench isolation region | |
| KR100296688B1 (ko) | 반도체소자의평탄화방법 | |
| KR100338937B1 (ko) | 반도체 장치의 분리구조 제조방법 | |
| KR100712983B1 (ko) | 반도체 소자의 평탄화 방법 | |
| CN1435297A (zh) | 化学机械研磨的监控测量方法 | |
| JP2004128211A (ja) | 樹脂粒子を用いた半導体基板上の有機膜の研磨方法とスラリー | |
| TW202101672A (zh) | 半導體裝置之製造方法 | |
| CN118511282A (zh) | 功率器件结构及制造方法 | |
| CN112802796A (zh) | 浅沟槽隔离结构及其形成方法、掩膜结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |