JP4202826B2 - 有機膜の化学的機械的研磨方法および半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、化学的機械的研磨スラリーを用いた研磨方法および半導体装置の製造方法に係り、特に、レジスト膜等の有機膜の化学的機械的研磨方法および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造プロセスにおいては、所望の構造を形成するためにフォトレジスト膜が犠牲膜として用いられる。例えば、半導体基板にトレンチ、あるいは絶縁膜にホールを形成した後、フォトレジストを塗布して犠牲膜を形成する。犠牲膜をリセスあるいは剥離することによって、所望の構造が得られる。こうした方法は、例えば、トレンチキャパシタを有する半導体記憶装置の製造において、ストレージノード電極とセルトランジスタ拡散層とを電気的に接続する埋め込みストラップを形成するために用いられる。また、Ｃｕデュアルダマシン構造（Ｃｕ ＤＤ構造）の形成プロセスにおいて、ヴィアホール先形成（Ｖｉａ ｆｉｒｓｔ ＤＤ）プロセスにも有用である。
【０００３】
いずれの場合も、フォトレジスト膜の膜厚は、ウエハー全体にわたって均一であることが要求される。しかしながら、パターン密度が高いトレンチあるいはホールにレジストが埋め込まれる場合には、密パターン上のレジスト体積が減少する。このため、密パターン上のレジスト膜厚と、疎なパターン上あるいはフィールド上のレジスト膜厚との間には、数１００ｎｍオーダーのバラツキが生じてしまう。
【０００４】
レジストの膜厚バラツキは、その後に施されるリセスにおいてさらに拡大されて、デバイス形状を悪化させる。さらに、焦点深度の低下や歩留まり悪化を引き起こす。
【０００５】
こうしたレジスト膜厚のバラツキに起因した問題を解消すべく、レジスト塗布後に化学的機械的研磨法によりフォトレジストを平坦化する方法が提案されている（例えば、特許文献１参照）。しかしながら、フォトレジスト膜に対するＣＭＰには、これまでに次のような問題があった。
【０００６】
従来のレジストＣＭＰでは、レジスト研磨時間が長く、研磨時間の安定性が低い。この問題は、特に３μｍ程度の厚膜レジストをＣＭＰする際に顕在化し、具体的には、研磨時間は２００乃至２７０秒と長く安定性も乏しい。
【０００７】
また、ディッシングの抑制が困難で、しかもウエハー面内の均一性が乏しい。ディッシングの面内均一性が低い場合には、その後のリセス深さのバラツキを招いて、ウエハー面内で均一に所望の形状を得ることが困難となる。例えば、埋め込みストラップを形成する際には、リセス深さのバラツキはカラー酸化膜のバラツキに直結し、結果として埋め込みストラップの抵抗バラツキを招く。
【０００８】
高温でベークして硬度が高められたレジスト膜を研磨するに当たっては、実用的なプロセスマージンと生産性とを確保するために、シリカやアルミナのような無機粒子が研磨粒子として用いられる。この場合、トレンチ内に無機粒子が残留しやすく、表面状態を悪化させるとともに、残留粒子がＣＭＰ後のリセス工程時のマスクになってしまうという問題がある。
【０００９】
なお、研磨粒子として樹脂粒子を用いる方法が提案されている（例えば、特許文献２参照）。これにおいては、研磨対象は、純Ａｌ、ＡｌＳｉＣｕ合金、ＡｌＣｕ合金等のＡｌを主成分とする合金から成る膜、シリコン酸化膜、シリコン窒化膜、アモルファスシリコン膜、多結晶シリコン膜、および単結晶シリコン膜等である。したがって、金属膜やシリコン膜といった無機膜を研磨するのに最適となるように、スラリーが調製される。
【００１０】
【特許文献１】
特開２００１−７７０６４号公報
【００１１】
【特許文献２】
特許第３１７２００８号
【００１２】
【発明が解決しようとする課題】
本発明は、ディッシングを抑制して良好な表面を維持しつつ、短時間で安定してレジスト膜等の有機膜を化学的機械的に研磨する方法を提供することを目的とする。
【００１４】
さらに本発明は、平坦性および均一性が高いレジスト埋め込み構造を短時間で安定に形成することが可能な、半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の一態様にかかる有機膜の化学的機械的研磨方法は、半導体基板上に堆積され、１００℃以上２００℃以下の温度でベークされた疎水性の有機レジスト膜を化学的機械的に研磨する方法であって、
ターンテーブル上に貼付された１００乃至６００ＭＰａの圧縮弾性率を有する研磨布上に、前記疎水性の有機レジスト膜を有する半導体基板を前記研磨布に対して０．１７乃至１．０６ｍ／ｓｅｃの相対速度で回転させつつ、２００乃至６００ｇｆ／ｃｍ 2 の圧力で当接させる工程、および
前記研磨布上に、アニオン系、カチオン系、両性系、および非イオン系官能基から選択される官能基を有するとともに、一次粒子径が０．０５μｍ以上５μｍ以下の樹脂粒子を０．０１ｗｔ％以上３０ｗｔ％以下の濃度で含有し、ｐＨが２以上８以下である有機膜用化学的機械的研磨スラリーを供給して、前記疎水性の有機レジスト膜を研磨する工程を具備することを特徴とする。
【００１７】
本発明の一態様にかかる半導体装置の製造方法は、下地としての半導体基板または半導体基板上に堆積された絶縁膜に凹部を形成する工程、
前記凹部が形成された下地の全面にレジスト膜を形成する工程、
前記レジスト膜を前述の方法により化学的機械的に研磨して、前記凹部内に選択的に前記レジスト膜を埋め込む工程、および、
前記凹部内に埋め込まれたレジスト膜を所定の深さまでリセスする工程を具備することを特徴とする。
【００１８】
本発明の他の態様にかかる半導体装置の製造方法は、半導体基板上に堆積された絶縁膜にホールを形成する工程、
前記絶縁膜の全面に第１のレジスト膜を形成する工程、
前記第１のレジスト膜を前述の方法により化学的機械的に研磨して、前記ホール内に前記第１のレジスト膜を選択的に埋め込む工程、
前記化学的機械的研磨後の前記第１のレジスト膜上に第２のレジスト膜を形成する工程、
前記第２のレジスト膜上に中間層を形成する工程、
前記中間層の上に第３のレジスト膜を形成する工程、および
前記第３のレジスト膜をパターン露光する工程を具備することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
【００２０】
本発明の実施形態にかかる有機膜用化学的機械的研磨スラリーに含有される樹脂粒子としては、ＰＭＭＡ（ポリメチルメタクリレート）等のメタクリル樹脂、ＰＳＴ（ポリスチレン）樹脂、ユリア樹脂、メラミン樹脂、ポリアセタール樹脂、およびポリカーボネイト樹脂からなる群から選択される粒子を用いることができる。特に、ＣＭＰに適した硬度・弾性を有することから、ＰＭＭＡあるいはＰＳＴ樹脂が好ましい。
【００２１】
樹脂粒子の一次粒子径が０．０５μｍ未満の場合には、有機膜が埋め込まれる凹部、すなわち半導体基板に設けられたトレンチあるいは絶縁膜に設けられたホール内に粒子が侵入しやすくなって、ディッシングが拡大する傾向にある。一方、５μｍを越えると粒子の分散性を制御するのが困難になり、スラリーが沈降しやすくなる。したがって、本発明の実施形態においては、樹脂粒子の一次粒子径は０．０５μｍ以上５μｍ以下に制限される。なお、樹脂粒子の一次粒子径は、好ましくは０．１μｍ以上３．０μｍ以下である。
【００２２】
こうした樹脂粒子の表面には、アニオン系、カチオン系、両性系、および非イオン系官能基から選択される少なくとも１種の官能基が導入される。アニオン系官能基としては、例えば、カルボン酸型、スルホン酸型、硫酸エステル型、リン酸エステル型等が挙げられ、カチオン系官能基としては、例えば、アミン塩型、第４級アンモニウム塩型等が挙げられる。両性系官能基としては、例えば、アルカノールアミド型、カルボキシベタイン型、およびグリシン型等が挙げられ、非イオン系官能基としては、例えば、エーテル型、エステル型等が挙げられる。粒子の製造が容易であることから、カルボキシル基が特に好ましい。
【００２３】
樹脂粒子を安定して分散させるためには、ζ電位の絶対値が所定値以上であることが好ましい。具体的には、ζ電位の絶対値は２０ｍＶ程度以上であることが望まれる。官能基の割合を０．０５ｍｏｌ／Ｌ程度以上とすることによって、これを達成することができる。場合によっては、２種以上の官能基が同時に存在していてもよい。官能基が樹脂粒子の表面に存在することによって、界面活性剤を添加することなく、樹脂粒子同士の電気的反発力により分散性を高めることができる。
【００２４】
例えば、官能基としてカルボキシル基（ＣＯＯＨ）を表面に有する樹脂粒子の場合、カルボキシル基はスラリー中でＣＯＯＨ→ＣＯＯ- ＋ Ｈ+と解離して、樹脂粒子の表面がマイナスに帯電する。このため、電気的反発力により粒子同士の凝集を防ぎ、分散性を高めて寿命を長くすることが可能である。
【００２５】
カルボキシル基（ＣＯＯＨ）を表面に有するＰＭＭＡ粒子は、例えば、次のような手法により合成することができる。まず、メチルメタクリレート、メタクリル酸、ジビニルベンゼン、ラウリル硫酸アンモニウムおよび過硫酸アンモニウムを、十分な量のイオン交換水とともにフラスコ中に収容する。これを、窒素ガス雰囲気下、攪拌しつつ７０〜８０℃に昇温して、６〜８時間重合させる。こうして、表面にカルボキシル基を有するとともに一次粒子径０．１５〜０．２５μｍ程度のＰＭＭＡ粒子が得られる。反応温度や時間、その他の製造条件を変更することによって、０．０５〜５μｍの範囲内で樹脂粒子の一次粒子径を制御することができる。
【００２６】
上述したような官能基を表面に有する樹脂粒子を水中に分散させることによって、本発明の実施形態にかかる有機膜用化学的機械的研磨スラリーが得られる。水としては、イオン交換水、純水等を用いることができる。樹脂粒子は、スラリー中０．０１〜３０ｗｔ％程度の濃度となるよう分散させることが好ましい。０．０１ｗｔ％未満の場合には、十分に高い速度で有機膜を研磨することが困難となる。一方、３０ｗｔ％を越えると、有機膜が埋め込まれるＳｉＮ、ＳｉＯ2等といった絶縁膜との選択比が取れなくなるおそれがある。
【００２７】
スラリー中には、酸化剤、有機酸あるいは界面活性剤といった添加剤を、通常用いられている量で必要に応じて配合してもよい。
【００２８】
ただし、本発明の実施形態にかかるスラリーは、ｐＨが２以上８以下に規定される。ｐＨが２未満の場合には、ＣＯＯＨ等の官能基が解離しづらく分散性が悪化する。一方、ｐＨが８を越えると、レジスト膜等の有機膜への化学的ダメージが大きくなってディッシングが増大する。
【００２９】
ｐＨ調整剤を適宜配合することによって、上述した範囲のｐＨに調整することができる。ｐＨ調整剤としては、例えば、硝酸、リン酸、塩酸、硫酸、クエン酸等を用いることができる。
【００３０】
本発明の実施形態にかかる有機膜用化学的機械的研磨スラリーは、所定の粒径の樹脂粒子を含有しているので、有機膜の化学的機械的研磨に好適に用いることができる。特に、樹脂粒子の表面には官能基が存在していることから、界面活性剤を別途添加することなく粒子同士の電気的反発力によって分散性を高めることができる。樹脂粒子の分散性の確保は、研磨特性上、さらには保存安定性の観点から非常に重要な要因である。粒子が良好に分散されていない場合には、粗大粒子が形成されてスクラッチの原因となるおそれがある。あるいは、スラリーがハードケーキ化して、保存安定性が悪化してしまう。樹脂粒子の表面に官能基が存在しているので、本発明の実施形態にかかるスラリーでは、こうした不都合が生じることはない。
【００３１】
しかも、本発明の実施形態にかかるスラリーのｐＨは所定の範囲内に規定されているので、研磨対象である有機膜に何等化学的ダメージを与えることなく、樹脂粒子表面の官能基を十分に解離させることができる。
【００３２】
本発明の実施形態にかかるスラリーを用いた有機膜の研磨は、例えば次のように行なうことができる。図１に示すように、研磨布３１が貼付されたターンテーブル３０を１０〜５０ｒｐｍで回転させつつ、半導体基板３２を保持したトップリング３３を２００〜６００ｇｆ/ｃｍ2の研磨荷重で当接させる。トップリング３３の回転数は５〜６０ｒｐｍとすることができる。ただし、研磨布３１の回転速度に対する半導体基板３２の相対速度は、０．１７乃至１．０６ｍ／ｓｅｃの範囲内となるように、ターンテーブル３０およびトップリング３３の回転数を決定することが好ましく、これについては後述する。研磨布３１上には、スラリー供給ノズル３５から１００〜３００ｃｃ/ｍｉｎの流量でスラリー３７を供給する。なお、図１には、水供給ノズル３４およびドレッサー３６も併せて示してある。
【００３３】
研磨布３１としては、１００ないし６００ＭＰａの範囲内の圧縮弾性率を有する硬質研磨パッドが用いられる。圧縮弾性率が１００ＭＰａ未満の場合には、研磨対象のレジスト膜よりも硬度が小さいことから、機械的に除去することができない。一方、６００ＭＰａを越えると、研磨後の有機膜の表面にスクラッチを生じやすくなる。したがって、例えば、圧縮弾性率が２９０ＭＰａ程度のＩＣ１０００（ロデール・ニッタ社製）を用いることが好ましい。ＩＣ１０００は、圧縮弾性率が６ＭＰａ以下のＳｕｂａ４００（ロデール・ニッタ社製）に支持されていてもよい。しかしながら、Ｓｕｂａ４００あるいはＰｏｌｉｔｅｘのような圧縮弾性率が６ＭＰａ以下の軟質パッドを単独で用いた場合には、本発明の実施形態にかかるスラリーを用いて１２０ｓｅｃの研磨を行なったところでレジスト膜を除去することはできない。
【００３４】
本発明の実施形態にかかるスラリーは、こうした条件で研磨に用いることによって効果を充分に発揮し、ディッシング等の表面形状の劣化を何等引き起こすことなく、短時間で安定してレジスト膜等の有機膜を研磨することができる。
【００３５】
本発明の実施形態にかかる有機膜用化学的機械的研磨スラリーを、次のような手法により調製した。
【００３６】
（スラリー１）
まず、スチレン９２重量部、メタクリル酸４重量部、ヒドロキシエチルアクリレート４重量部、ラウリル硫酸アンモニウム０．１重量部、過硫酸アンモニウム０．５重量部、およびイオン交換水４００重量部を、容量２リットルのフラスコに収容した。窒素ガス雰囲気下で攪拌しながら７０℃に昇温し、６時間重合させた。これによって、カルボキシル基を有し、一次粒子径０．２μｍのＰＳＴ粒子が得られた。
【００３７】
このＰＳＴ粒子を１ｗｔ％の濃度で純水に分散させ、硝酸を添加してｐＨを３に調整してスラリー１を得た。
【００３８】
（スラリー２）
まず、メチルメタクリレ−ト９４重量部、メタクリル酸１重量部、ヒドロキシメチルメタクリレート５重量部、ラウリル硫酸アンモニウム０．０３重量部、過硫酸アンモニウム０．６重量部、およびイオン交換水４００重量部を、容量２リットルのフラスコに収容した。窒素ガス雰囲気下で攪拌しながら７０℃に昇温し、６時間重合させた。これによって、カルボキシル基を有し、一次粒子径０．３μｍのＰＭＭＡ粒子が得られた。
【００３９】
このＰＭＭＡ粒子を１ｗｔ％の濃度で純水に分散させ、リン酸を添加してｐＨを３に調整してスラリー２を得た。
【００４０】
いずれのスラリーも、表面に官能基を有する一次粒子径０．０５〜５μｍの樹脂粒子を含有し、しかも、ｐＨは２〜８の間に調整されている。このため、研磨後の表面には何等形状の劣化を引き起こすことなく、レジスト膜等の有機膜を短時間で研磨することが可能である。
【００４１】
（実施形態１）
本実施形態においては、ストレージノード電極とセルトランジスタ拡散層とを電気的に接続する埋め込みストラップを形成するプロセスについて説明する。
【００４２】
図２乃至４は、埋め込みストラップの形成方法を表わす。
【００４３】
まず、図２（ａ）に示すように、Ｐａｄ酸化膜１２およびＰａｄ窒化膜１３が順次堆積された半導体基板１１に対し、フォトリソグラフィ法およびドライエッチング法によりトレンチ１４を形成する。トレンチ周面の下部には、ｎ型の不純物を拡散させることによって埋め込みプレート電極１５を形成する。
【００４４】
こうして形成された埋め込みプレート電極１５の内周にキャパシタ誘電膜１６を堆積し、さらに、このキャパシタ誘電膜上にストレージノード電極となるＡｓ−ｄｏｐｅｄポリシリコン膜（以下、ストレージノードと称す）１７を堆積する。このストレージノード１７によってトレンチ１４内が埋め込まれる。次に、ストレージノード１７を所望の深さまでエッチバックし、Ｈ3ＰＯ4等の溶液を用いてトレンチ１４側壁のキャパシタ誘電膜１６をエッチングにより除去して、図２（ｂ）に示す構造を得る。その後、半導体基板上に熱酸化膜（図示せず）を形成する。
【００４５】
さらに、図２（ｃ）に示すように、ストレージノード１７が埋め込まれていないトレンチ１４の上部内壁にカラー酸化膜１８を堆積する。このカラー酸化膜１８は、埋め込みプレート電極１５とセルトランジスタの拡散層（図示せず）とを電気的に絶縁する機能を有する。その後、後述するポリシリコン膜とストレージノード１７とのコンタクトをとるために、ドライエッチング法を用いて、ストレージノード上のカラー酸化膜１８を除去する。
【００４６】
次いで、図３（ｄ）に示すように全面にレジスト膜１９を形成した後、レジスト膜にＣＭＰを施し、図３（ｅ）に示すように平坦化してＰａｄ窒化膜１３の表面を露出する。レジスト膜１９の研磨には、本発明の実施形態にかかる方法が適用される。
【００４７】
具体的には、研磨布としてＩＣ１０００（ロデール・ニッタ社製）を用い、本発明の実施形態にかかるスラリーにより以下のように行なった。図１に示したように、研磨布３１が貼付されたターンテーブル３０を３０ｒｐｍで回転させつつ、半導体基板３２を保持したトップリング３３を５００ｇｆ/ｃｍ2の研磨荷重で当接させた。トップリング３３の回転数は３２ｒｐｍとし、研磨布３１上には、スラリー供給ノズル３５から１５０ｃｃ/ｍｉｎの流量でスラリー３７を供給した。スラリーとしては、前述のスラリー１を用いた。基板に設けられたトレンチ径は０．１４μｍであるので、本実施形態においては、スラリー中に含有される樹脂粒子の一次粒子径は、トレンチ径の１４０％程度となる。
【００４８】
さらに、図３（ｆ）に示すように、セルトランジスタ拡散層（図示せず）とのコンタクトをとるために必要な深さまで、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法によりレジスト膜１９がリセスされる。
【００４９】
ウエットエッチング法により、図４（ｇ）に示すようにカラー酸化膜１８の一部を除去して、トレンチ１４内に半導体基板１１の一部を露出する。カラー酸化膜１８の表面は、図示するようにレジスト膜１９の表面よりも下方に存在し、埋め込みストラップの開口部２０が形成される。
【００５０】
図４（ｈ）に示すようにレジスト膜１９を除去した後、図４（ｉ）に示すように、セルトランジスタの拡散層（図示せず）とストレージノード１７とのコンタクトをとるためのポリシリコン膜２１を堆積する。このポリシリコン膜２１により埋め込みストラップの開口部２０が埋め込まれる。これにより、埋め込みストラップが形成される。
【００５１】
本実施形態では、レジスト膜１９を予め平坦化した後、リセスが行なわれるので、均一な深さでレジスト膜をリセスすることができる。したがって、エッチバック後のカラー酸化膜１８の膜厚にバラツキを生じさせることはない。
【００５２】
カラー酸化膜の膜厚バラツキは、埋め込みストラップにおける抵抗値バラツキを招き、歩留まり低下の原因となる。このため、バラツキは３０ｎｍ以下に抑制することが必要とされる。
【００５３】
従来は、レジスト膜を平坦化することなくリセスして、カラー酸化膜のエッチバックが行なわれていた。レジストがトレンチに埋め込まれることにより、セル部アレイ端においてレジスト塗布膜厚に変化を生じて、レジスト塗布膜厚は、フィールド部、セル部アレイ端、セル部中央の順に薄くなる。例えば、開口径０．１４μｍ、深さ１．２μｍのトレンチにレジストを埋め込んだ場合、フィールド部とセル部中央とにおけるレジストの膜厚には、１２０ｎｍ程度の差が生じる。その結果、レジストリセス深さがばらつくため、カラー酸化膜エッチバック後の膜厚にバラツキが生じる。具体的には、カラー酸化膜の膜厚には、１３０ｎｍ程度のバラツキが生じて、プロセスの破綻を招いていた。
【００５４】
本発明の実施形態においては、リセス前のレジスト膜１９をＣＭＰにより平坦化して均一な膜厚とするため、カラー酸化膜１８の膜厚のバラつきを３０ｎｍ以下に低減することが可能となった。
【００５５】
ここで、本発明の実施形態に係るレジストＣＭＰについて詳細に説明する。
【００５６】
レジストＣＭＰの研磨は、ＣｕあるいはＷといったメタルＣＭＰとは異なるメカニズムで進行する。メタルＣＭＰは、通常、研磨対象である金属膜の表面に脆弱な保護膜を形成し、これを無機粒子からなる研磨粒子で除去することによって行なわれる。これに対して、レジストＣＭＰは、研磨パッドあるいは研磨粒子の機械的研磨力によりレジスト膜を剥ぎ取ることによって、主としてレジスト膜の除去が進行する。このような機械的要素が極めて強いＣＭＰにおいては、ウエハーと研磨パッドとの間の摩擦を高く維持することが、高い研磨速度を得るために極めて重要である。
【００５７】
通常のＣＭＰ、例えばＳｉＯ2−ＣＭＰでは、パッド表面および被研磨面はいずれも親水性である。このため、研磨中におけるこれらの間の摩擦係数は、研磨パッドの回転数あるいはウエハーの相対速度に関わらず、いわゆるＳｔｒｉｂｅｃｋ線図の境界潤滑領域にある。なお、ウエハーの回転速度ωと研磨パッドの回転速度Ωとが等しい場合には、ウエハーの相対速度ｖは、テーブル中心からウエハー中心までの距離Ｒと研磨パッド回転速度Ωとの積で与えられる（ｖ＝ＲΩ）。したがって、通常のＰｒｅｓｔｏｎの式により、研磨パッドの回転速度が増加すると研磨速度も上昇する傾向にある。
【００５８】
図５に示したＳｔｒｉｂｅｃｋ線図を参照して、これについて説明する。図５のグラフにおいて、横軸は負荷特性を表わし、縦軸は摩擦係数（任意単位）を表わす。
【００５９】
例えばＳｉＯ2の場合には、研磨パッドの回転数が１０ｒｐｍから１００ｒｐｍの広い範囲内で境界潤滑領域となる。研磨パッド中心とウエハー中心との距離Ｒを１７０ｍｍとして計算すると、前述の回転数の場合、ウエハーの相対速度は、それぞれ０．１７ｍ／ｓおよび１．５７ｍ／ｓとなる。
【００６０】
これに対して、疎水性材料であるレジスト膜を研磨するレジストＣＭＰの場合は、状況が大きく異なり、ウエハーの相対速度が低いほど研磨速度は大きくなる。これは、研磨後のパッド表面が疎水化するためであると考えられる。レジスト研磨後のパッド表面には、フレーク状のレジスト削りカスが多量に発生する。この削りカスは、研磨を重ねる毎にパッド表面に蓄積されて、パッド表面を疎水性にする。その結果、パッド表面およびウエハー表面はいずれも疎水性となるため、ある程度の相対速度以上になると摩擦係数が急激に低下する。この状態は、図５に示したＳｔｒｉｂｅｃｋ線図の液体潤滑領域であり、ウエハーとパッドとの間の接触がほとんどゼロの状態になる。この場合、レジスト膜の研磨速度は非常に小さくなる。
【００６１】
レジストＣＭＰに当たって、２００ｍｍウエハーを用いて研磨パッド中心とウエハー中心との距離Ｒを１７０ｍｍとし、研磨パッドの回転数Ωを変化させて、摩擦の状態に及ぼす相対速度の影響を調べた。その結果、１０ｒｐｍ乃至６０ｒｐｍでは境界潤滑領域であり、７０ｒｐｍを越えると液体潤滑領域となった。境界潤滑領域内でレジストＣＭＰを達成するには、ウエハーの相対速度ｖは、０．１７ｍ／ｓｅｃ乃至１．０６ｍ／ｓｅｃの範囲とする必要がある。
【００６２】
図６は、ＣＭＰ時間とレジスト除去面積率との関係を表わすグラフである。レジスト除去面積率とは、レジスト膜が全面に存在するＣＭＰ前の状態を０％とし、ＣＭＰ完了後のレジスト残りのない状態を１００％として定義する。ここでは、膜厚３μｍのレジスト膜について調べた。図６のグラフには、ウエハーの相対速度が異なる３種類の結果を示してある。曲線ａ、ｂおよびｃは、それぞれウエハーの相対速度が０．５３ｍ／ｓ、１．２４ｍ／ｓおよび１．５７ｍ／ｓの場合の結果である。なお、これらの相対速度の際の研磨パッドの回転数は、それぞれ３０ｒｐｍ、７０ｒｐｍおよび１００ｒｐｍである。上述したように７０ｒｍｐ以上、すなわち、１．２４ｍ／ｓ以上の相対速度でレジストＣＭＰを行なうと、Ｓｔｒｉｂｅｃｋ線図の液体潤滑領域に入り、摩擦係数が小さくなる。このため、曲線ｂに示されるようにＣＭＰを完了するためには２７０ｓｅｃ以上の長時間を要し、研磨速度は極めて低い。
【００６３】
これに対して、３０ｒｐｍ、すなわち０．５３ｍ／ｓの相対速度では、境界潤滑の領域に入るために摩擦は高く維持される。曲線ａに示されるように、わずか２０ｓｅｃ程度で研磨が完了する。
【００６４】
なお、曲線ｃに示されるように、液体潤滑領域となる１．５７ｍ／ｓの場合には、２７０秒の研磨を行なったところで、レジスト除去面積率は１５％程度にとどまっている。
【００６５】
図７のグラフには、４５秒間の研磨を行なった際の相対速度とレジスト除去面積率との関係を示す。相対速度が０．１７ｍ／ｓｅｃ乃至１．０６ｍ／ｓｅｃの範囲内であれば、４５秒間の研磨によって８０％以上のレジスト除去面積率を達成することができる。
【００６６】
さらに、図８のグラフには、ＣＭＰ時間とテーブルトルク電流との関係を示す。曲線ｄは相対速度０．５３ｍ／ｓ（回転数３０ｒｐｍ）の場合の結果であり、曲線ｅは相対速度１．２４ｍ／ｓ（回転数７０ｒｐｍ）の場合の結果である。曲線ｄに示されるように、相対速度が０．５３ｍ／ｓの場合には、わずか２５秒程度で１８Ａを越えるテーブルトルク電流を得ることができる。このテーブルトルク電流と、ウエハーと研磨パッドとの間の摩擦には正の相関関係があり、この場合の研磨時間の安定性は高く、２０枚程度のウエハーを研磨しても、研磨時間は６０秒程度に一定していた。
【００６７】
これに対して、相対速度が１．２４ｍ／ｓの場合には、曲線ｅに示されるように、１８０秒の研磨を行なったところで、テーブルトルク電流は１５Ａ程度にとどまっている。この場合には、研磨に長時間を要するのに加えて、研磨時間の安定性が低かった。２０枚程度のウエハーを研磨した場合、研磨時間は２００秒から２７０秒の間で変化した。
【００６８】
なお、十分な研磨速度を確保するために、ＣＭＰ中の荷重は、２００乃至６００ｇｆ／ｃｍ2の範囲内とすることが好ましい。２００ｇｆ／ｃｍ2未満の場合には、Ｓｔｒｉｂｅｃｋ線図の液体潤滑領域に入りやすく、摩擦を維持することが困難となる。一方、６００ｇｆ／ｃｍ2を越えると、スラリーが被研磨面に供給され難くなり、研磨速度が低下するとともにスクラッチが増加するおそれがある。
【００６９】
本発明の実施形態にかかるスラリーにおける樹脂粒子の粒径は、レジストが埋め込まれるトレンチの開口径に応じて決定することが望まれる。以下に、これについて詳細に説明する。
【００７０】
図９には、トレンチ部における研磨粒子の状態を示す。トレンチの開口径ｄtは２μｍとする。
【００７１】
例えば、スラリーとして一次粒子径０．０３５μｍのシリカ粒子を１ｗｔ％含有するスラリーを用いた場合には、シリカ粒子サイズはトレンチ径より著しく小さい。このため、図９（ａ）に示されるように、シリカ粒子２３はトレンチ内に侵入して、ディッシングを進行させる。一方、ある程度の大きさの樹脂粒子２４を用いた場合には、図９（ｂ）に示されるように、トレンチ内に侵入しにくくなるためディッシングが進行しない。
【００７２】
図９に示したそれぞれの場合について、ウエハー位置とディッシング量との関係を、図１０のグラフに示す。図１０中、曲線ｆおよび曲線ｇは、それぞれ図９（ｂ）および図９（ａ）の場合である。曲線ｇに示されるように、粒径の小さなシリカ粒子が用いられる場合には、レジストディッシングは５０ｎｍを越え、かつ面内均一性も悪い。また、ディッシング形状が歪になってリセス後の形状を悪化させる。しかも、トレンチ内に侵入したシリカ粒子は、容易に除去することができず残留しやすい。この場合、レジストリセス時のマスクとなって、リセス深さのバラツキの原因となる。
【００７３】
一方、粒径の大きな樹脂粒子の場合には、曲線ｆに示されるように、ディッシングは２５ｎｍ程度に抑制される。万一トレンチ内に残留しても、樹脂粒子はレジストと同様の有機材料であるために、リセス（ＣＤＥ）により除去可能である。したがって、粒子残留によるリスクは極めて小さい。さらに、ＳｉＮ膜に対する研磨力が小さく、シリカ粒子に比べてＳｉＮ研磨速度を１／１０に抑制できるという利点もある。
【００７４】
図１１には、粒子サイズ／トレンチサイズ比と、ディッシング量との関係を示す。４０ｎｍ程度のディッシングは、実質的に影響を及ぼさないので許容される。したがって、粒子サイズ／トレンチサイズ比は、７０％以上とすることが好ましい。粒子サイズ／トレンチサイズ比が２００％を越えると、ディッシング量は１５％程度と一定のレベルにとどまる。また、すでに説明したような理由から、樹脂粒子の一次粒子径は５μｍ以下に制限される。これらを考慮して、粒子サイズ／トレンチサイズ比の上限を決定することが望まれる。
【００７５】
図１２には、樹脂粒子のサイズとディッシング量との関係を示す。ここでのサイズは一次粒子径であり、０．０５μｍ以上の場合には、ディッシング量を４０ｎｍ以下に抑えることができる。
【００７６】
以上述べたように、本発明の実施形態にかかる方法により、短時間で、ディッシングおよびそのバラツキの小さいレジスト埋め込み構造を形成することが可能である。したがって、埋め込みストラップの形成に適用した場合には、抵抗バラツキを著しく低減することができる。
【００７８】
（実施形態２）
本実施形態においては、Ｃｕデュアルダマシン（ＤＤ）配線の形成プロセス、特に、ヴィアホール先形成プロセスにおける配線パターンの形成について説明する。
【００７９】
図１３および図１４は、ヴィアホール先形成ＤＤプロセスにおける多層レジスト法を用いた配線パターンの形成方法を表わす工程断面図である。
【００８０】
まず、図１３（ａ）に示すように、ストッパー膜４１、第１の絶縁膜４２および第２の絶縁膜４３を、ＣＶＤ法あるいはスピン塗布法などにより半導体基板４０の上に順次形成する。半導体基板４０には、素子および下層配線（図示せず）が形成されている。第１の絶縁膜４２および第２の絶縁膜４３には、ＲＩＥ法によりホール４４を形成し、その上に第１のレジスト膜４５を堆積する。第１のレジスト膜４５は、エッチングマスクおよび反射防止膜の役割を果たす。
【００８１】
第１のレジスト膜４５上には、ＳＯＧまたはＳｉＯ2などからなる中間層４６、および第２のレジスト膜４７を順次形成し、図１３（ｂ）に示すように第２のレジスト膜４７をリソグラフィーによりパターン化する。
【００８２】
次に、ハロゲンガスなどを用いて、図１３（ｃ）に示すように中間層４６をドライエッチングにより加工した後、酸素ガスなどを用いて、図１４（ｄ）に示すように第１のレジスト膜４５をエッチングする。この際、中間層４６上の第２のレジスト膜４７も同時にエッチング除去される。
【００８３】
続いて、図１４（ｅ）に示すように配線溝４８のエッチングを行なう。このとき、中間層４６も同時に除去される。その後、ホール内に埋め込まれた第１のレジスト膜４５を、第２の絶縁膜４３上の第１のレジスト膜４５とともに剥離して、図１４（ｆ）に示すようにヴィアホール４９を形成する。
【００８４】
ヴィアホール４９内のストッパー膜４１を除去した後、ＴａＮなどからなるバリアメタル膜（図示せず）を介してＣｕ膜をメッキ法あるいはスパッタ法などにより成膜する。さらに、ＣＭＰを行なうことによりフィールド上のＣｕを除去して、図１４（ｇ）に示すＣｕ配線５０を有するＣｕデュアルダマシン（ＤＤ）配線が形成される。
【００８５】
こうした従来の手法では、第１のレジスト膜４５を形成する際、ヴィア密度の高いパターン（以下、密ヴィアと称する）にレジストが吸収されて、第１のレジスト膜４５の膜厚にはバラツキが生じていた。具体的には、密ヴィアの上のレジスト膜厚と、フィールド部上あるいはヴィア密度の低いパターン（以下、疎ヴィアと称する）上のレジスト膜厚との間には、１００ｎｍ程度のバラツキが生じていた。この膜厚差は、その上に形成される中間層４６や第２のレジスト膜４７によっても緩和されず、むしろ３０ｎｍ程度拡大する傾向にある。
【００８６】
その結果、レジストパターニング時における疎ヴィア部と密ヴィア部とのベストフォーカスが一致せず、０．１μｍ程度シフトする。図１５には、レジスト膜厚のフォーカス依存性を示す。図１５（ａ）および（ｂ）は、それぞれ疎ヴィア部（０．１４μｍ／１５μｍ）および密ヴィア部（０．１４μｍ／０．１４μｍ）におけるレジスト膜厚のフォーカス依存性である。これらのグラフには３種類の露光量についての結果を示してあり、曲線は、上から順に４５ｍＪ／ｃｍ2、４１ｍＪ／ｃｍ2、３７ｍＪ／ｃｍ2の露光量に対応する。露光量によらず、疎ヴィア部および密ヴィア部のベストフォーカスには、０．１μｍ程度のずれがある。これは、レジスト膜厚差に相当する量である。なお、ヴィアホールがない場合（リファレンスプロセス）には、レジスト膜厚にバラツキが生じないため、図１６（ａ）（疎ヴィア部）および図１６（ｂ）（密ヴィア部）に示されるように、ベストフォーカスのパターン依存はない。
【００８７】
ＥＤ Ｔｒｅｅ解析を行なって、得られたマージンカーブを図１７に示す。図１７（ａ）および（ｂ）は、それぞれリファレンスプロセスおよび従来例についての結果である。さらに、後述する本発明の実施形態についての結果を、図１７（ｃ）として示してある。露光余裕度５％での焦点深度を比較すると、従来例の場合には、図１７（ｂ）に示されるように０．３μｍであるのに対し、リファレンスプロセスでは、図１７（ａ）に示されるように焦点深度は０．４μｍである。従来例では、露光余裕度５％での焦点深度が０．１μｍロスされることになり、プロセスマージンを縮小してしまう。
【００８８】
本発明の実施形態においては、第１のレジスト膜４５を形成後にレジストＣＭＰを行なって、第１のレジスト膜４５の膜厚が均一になるよう平坦化する。その後、第２のレジスト膜、中間層および第３のレジスト膜を順次形成することにより膜厚差を緩和して、ヴィア密度に依存した焦点深度のロスを低減する。
【００８９】
図１８に本発明の実施形態にかかる半導体装置の製造方法の一部を表わす工程断面図を示す。
【００９０】
まず、図１８（ａ）に示すように、素子および下層配線（図示せず）が形成された半導体基板４０上にＳｉＣからなるストッパー膜４１を５０ｎｍの膜厚で形成した。さらに、膜厚４００ｎｍの第１の絶縁膜４２（ブラックダイアモンド、アプライドマテリアル社製）、および膜厚１００ｎｍの第２の絶縁膜４３（ＳｉＯ2）を順次堆積し、これらの絶縁膜に開口径１４０ｎｍのヴィアホール４４を形成した。全面に膜厚０．３μｍで第１のレジスト膜４５を堆積し、第２の絶縁膜４３上の第１のレジスト膜４５を除去して、ホール４４内に選択的に残置した。
【００９１】
第２の絶縁膜４３上の第１のレジスト膜４５の除去は、本発明の実施形態にかかるスラリーを用いたＣＭＰにより行なった。具体的には、研磨布としてＩＣ１０００（ロデール・ニッタ社製）を用い、図１に示したように、研磨布３１が貼付されたターンテーブル３０を３０ｒｐｍで回転させつつ、半導体基板３２を保持したトップリング３３を５００ｇｆ/ｃｍ2の研磨荷重で当接させた。トップリング３３の回転数は３３ｒｐｍとし、研磨布３１上には、スラリー供給ノズル３５から１５０ｃｃ/ｍｉｎの流量でスラリー３７を供給した。ウエハーの相対速度は、０．５３ｍ／ｓ程度となる。スラリーとしては、前述のスラリー１を用いた。本実施形態においては、スラリー中に含有される樹脂粒子の一次粒子径は、ホールの開口径の１４０％程度である。
【００９２】
６０秒間の研磨を行なった結果、開口径０．１４μｍのホール４４におけるレジストディッシングは１０ｎｍ以下であり、第２の絶縁膜４３のロスもほぼゼロに抑制することができた。
【００９３】
次に、図１８（ｂ）に示すように、上述したような手法により、第２のレジスト膜５１、中間層５２、および第３のレジスト膜５３を順次堆積して、第３のレジスト膜５３をパターニングする。
【００９４】
第１のレジスト膜４５がＣＭＰにより平坦化されているので、パターニング後の密ヴィア部と疎ヴィア部との間におけるレジスト膜厚差は、ほぼゼロに改善される。疎ヴィア部および密ヴィア部についてのレジスト膜の露光量依存性を、それぞれ図１９（ａ）および（ｂ）に示す。ベストフォーカスは、実質的にヴィア密度に存在しないことが、これらに示されている。露光度余裕５％での焦点深度は、図１７（ｃ）に示したように０．４μｍとなり、これはレファレンスプロセスと同レベルである。このように、レジストＣＭＰを行なって膜厚を均一にすることによって、リソグラフィーのフォーカスマージンを拡大することが可能となった。
【００９５】
なお、通常３層レジストプロセスにおいては、第１のレジスト膜のエッチング耐性を高めるために、３００℃以上の高温ベーク処理が施される。高温ベーク処理によって、レジスト膜の硬度が樹脂粒子の硬度よりも大きくなり、しかも脆くなるため、樹脂粒子では良好に研磨することができず剥がれが生じる場合がある。高温ベークされたレジスト膜よりも硬いアルミナ粒子を研磨粒子として用いれば、こうしたレジスト膜も除去することができるものの、アルミナのような無機粒子を含有するスラリーを用いると、ある程度のディッシングや粒子残留リスクを覚悟せざるを得ない。
【００９６】
そこで、第１のレジスト膜を１００℃〜２００℃、例えば１５０℃程度の低温でベークした後、本発明の実施形態にかかるスラリーでＣＭＰを行なうことが好ましい。１００℃未満の場合には、レジストの密着性が低下してＣＭＰ時にはがれを抑制するのが困難となる。一方、２００℃を越えると、樹脂粒子よりもレジスト膜が硬化して、除去できなくなるおそれがある。低温でベークされているので、第１のレジスト膜は、本発明の実施形態にかかるスラリーを用いて除去することができる。その後、第２のレジスト膜を形成し、３００〜３５０℃程度の高温ベークを行なうことによって、エッチング耐性が高められる。３００℃未満の場合には、ドライエッチングにおける選択比を確保するのが困難となる。一方、３５０℃を越えると、酸素が抜けてしまい、レジストアッシングができなくなるおそれがある。
【００９７】
樹脂粒子を含有する本発明の実施形態にかかるスラリーを用いて研磨することができるので、研磨後の表面におけるディッシングは低減され、しかも粒子が残留するおそれもない。
【００９８】
（実施形態３）
本実施形態においては、レジストリセス法を用いたＣｕデュアルダマシン（ＤＤ）配線の形成方法について説明する。
【００９９】
図２０を参照して、従来の方法を説明する。
【０１００】
まず、図２０（ａ）に示すように、図示しない素子などが形成された半導体基板６０上に絶縁膜６１を形成し、下層Ｃｕ配線６２を埋め込み形成する。この上に、ストッパー膜６３および層間絶縁膜６４を順次堆積し、層間絶縁膜にヴィアホール６５をリソグラフィーおよびドライエッチング（ＲＩＥ）により形成する。さらに、全面に第１のレジスト膜６６を形成する。
【０１０１】
次に、図２０（ｂ）に示すように、第１のレジスト膜６６をＣＤＥ法によりエッチバックすることにより、所定の深さまでリセスする。
【０１０２】
続いて、図２０（ｃ）に示すように、反射防止膜６７および第２のレジスト膜６８を順次堆積し、第２のレジスト膜６８に配線溝６９をパターニングする。さらに、ＲＩＥにより反射防止膜６７および絶縁膜６４のエッチングを行なって配線溝６９を形成する。
【０１０３】
その後、ヴィアホール６５内に埋め込まれた第１のレジスト膜６６を除去し、実施形態２で説明したようにメタルの成膜およびＣＭＰによってＣｕ ＤＤ構造が形成される。
【０１０４】
従来技術の手法では、次のような問題があった。ヴィアホール６５が設けられた層間絶縁膜６４上に第１のレジスト膜６６を形成する際、レジストがホール６５で消費される。このため、図２０（ａ）に示されるように、密ヴィア部７２におけるレジスト膜厚は、疎ヴィア部７１あるいはフィールド上に比べて１００ｎｍ程度薄くなってしまう。
【０１０５】
その後のリセス工程において、レジストの膜厚バラツキはさらに拡大し、図２０（ｂ）に示すように密ヴィア部７２のレジスト膜厚が最も薄くなる。
【０１０６】
配線溝６９を加工する際には、密ヴィア部７２のレジスト膜６６が耐え切れず、図２０（ｃ）に示されるように下層配線にエッチングダメージ７０を与える。また、ヴィアホール６５内に埋め込まれたレジスト膜厚６６のバラツキに起因して、反射防止膜６７の膜厚にもバラツキが生じる。密ヴィア部７２の反射防止膜６７の膜厚が薄くなって、反射防止膜のエッチング時には、密ヴィア部７２がオーバーエッチングとなる。その結果、密ヴィア部７２の配線溝６９が疎ヴィア部７１より深くなり、メタル成膜・ＣＭＰ後の配線抵抗バラツキとなって顕在化する。
【０１０７】
本発明の実施形態においては、第１のレジスト膜６６を形成後にレジストＣＭＰを行なって、第１のレジスト膜６６の膜厚が均一となるように平坦性を確保した後、リセスを行なう。
【０１０８】
図２１乃至図２２に本発明の実施形態にかかる半導体装置の製造方法の一部を表わす工程断面図を示す。
【０１０９】
まず、図２１（ａ）に示すように、図示しない素子などが形成された半導体基板６０上にＳｉＯ2を４００ｎｍの厚さで堆積して絶縁膜６１を形成し、常法により下層Ｃｕ配線６２を埋め込んだ。さらに、ＳｉＣからなるストッパー膜６３（膜厚：５０ｎｍ）、およびＳｉＯ2からなる層間絶縁膜６４（膜厚：１μｍ）を順次堆積した。層間絶縁膜６４に開口径１４０ｎｍのヴィアホール６５を形成した後、全面に第１のレジスト膜６６を堆積した。その後、層間絶縁膜６４上の第１のレジスト膜６６を除去して、ヴィアホール内に選択的に残置した。
【０１１０】
層間絶縁膜６４上の第１のレジスト膜６６の除去は、本発明の実施形態にかかるスラリーを用いたＣＭＰにより行なった。具体的には、研磨布としてＩＣ１０００／Ｓｕｂａ４００（ロデール・ニッタ社製）を用い、図１に示したように、研磨布３１が貼付されたターンテーブル３０を３０ｒｐｍで回転させつつ、半導体基板３２を保持したトップリング３３を５００ｇｆ/ｃｍ2の研磨荷重で当接させた。トップリング３３の回転数は３３ｒｐｍとし、研磨布３１上には、スラリー供給ノズル３５から１５０ｃｃ/ｍｉｎの流量でスラリー３７を供給した。ウエハーの相対速度は、０．５３ｍ／ｓ程度である。スラリーとしては、前述のスラリー２を用いた。本実施形態においては、スラリー中に含有される樹脂粒子の一次粒子径は、ヴィアホールの開口径の２１０％程度である。
【０１１１】
６０秒間の研磨を行なった結果、第１のレジスト膜６６のディッシングは１０ｎｍ以下であり、層間絶縁膜６４のロスもほぼゼロに抑制することができた。次に、ヴィアホール６５内の第１のレジスト膜６６をエッチバックすることにより所定の深さまでリセスした。リセス後における第１のレジスト膜６６の膜厚は、図２１（ｂ）に示すように実質的に均一であり、そのバラツキは２０ｎｍ以下に抑制された。
【０１１２】
リセス後の第１のレジスト膜６６の膜厚が実質的に均一であるので、反射防止膜６７も、図２１（ｃ）に示すように均一な膜厚で形成することができる。さらに、第２のレジスト膜６８を形成し、第２のレジスト膜６８、反射防止膜６７および層間絶縁膜６４に配線溝６９をパターニングする。
【０１１３】
続いて、図２２（ｄ）に示すように、第１のレジスト膜６６、反射防止膜６７および第２のレジスト膜６８を除去した。ヴィアホール内のストッパー膜６３を除去した後、ＴａＮなどからなるバリアメタル膜（図示せず）を介して配線溝６９およびヴィアホールホールにＣｕを埋め込んだ。さらに、ＣＭＰを行なうことによって、図２２（ｅ）に示すようにＣｕ ＤＤ配線７３が形成される。
【０１１４】
リセスに先立って第１のレジスト膜をＣＭＰにより平坦化しているので、下層配線へのエッチングダメージあるいは配線溝の深さバラツキを著しく低減して、Ｃｕ ＤＤ配線を形成することが可能となった。
【０１１５】
【発明の効果】
以上詳述したように、本発明の一態様によれば、ディッシングを抑制して良好な表面を維持しつつ、短時間で安定してレジスト膜等の有機膜を化学的機械的に研磨する方法が提供される。本発明の他の態様によれば、ディッシングを抑制して良好な表面を維持しつつ、短時間で安定してレジスト膜等の有機膜を研磨する方法が提供される。本発明のさらに他の態様によれば、平坦性および均一性が高いレジスト埋め込み構造を短時間で安定に形成することが可能な、半導体装置の製造方法が提供される。
【０１１６】
本発明を用いることにより、リソグラフィーにおけるプロセスマージンを拡大するとともに、歩留まりの高い半導体製造プロセスを構築することが可能となり、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】 ＣＭＰの状態を示す概略図。
【図２】 本発明の一実施形態にかかる半導体装置の製造方法を示す工程断面図。
【図３】 図２に続く工程を示す断面図。
【図４】 図３に続く工程を示す断面図。
【図５】 Ｓｔｒｉｂｅｃｋ線図を示すグラフ図。
【図６】 ＣＭＰ時間とレジスト除去面積率との関係を示すグラフ図。
【図７】 相対速度とレジスト除去面積率との関係を示すグラフ図。
【図８】 ＣＭＰ時間とテーブルトルク電流との関係を示すグラフ図。
【図９】 トレンチ部における研磨粒子の状態を示す模式図。
【図１０】 ウエハー位置とディッシング量との関係を示すグラフ図。
【図１１】 粒子サイズ／トレンチサイズ比とディッシング量との関係を示すグラフ図。
【図１２】 研磨粒子サイズとディッシング量との関係を示すグラフ図。
【図１３】 多層レジスト法を用いた配線パターンの形成方法を表わす工程断面図。
【図１４】 図１３に引き続く工程を表わす断面図。
【図１５】 レジスト膜厚のフォーカス依存性を示すグラフ図。
【図１６】 レジスト膜厚のフォーカス依存性を示すグラフ図。
【図１７】 マージンカーブを示すグラフ図。
【図１８】 本発明の他の実施形態にかかる半導体装置の製造方法の一部を表わす工程断面図。
【図１９】 レジスト膜厚のフォーカス依存性を示すグラフ図。
【図２０】 レジストリセスによるＣｕデュアルダマシンの形成プロセスを示す工程断面図。
【図２１】 本発明のさらに他の実施形態にかかる半導体装置の製造方法の一部を表わす工程断面図。
【図２２】 図２１に続く工程を示す断面図。
【符号の説明】
１１…半導体基板，１２…Ｐａｄ酸化膜，１３…Ｐａｄ窒化膜，１４…トレンチ，１５…プレート電極，１６…キャパシタ誘電膜，１７…ストレージノード，１８…カラー酸化膜，１９…レジスト膜，２０…埋め込みストラップの開口部，２１…ポリシリコン，２３…シリカ粒子，２４…樹脂粒子，３０…ターンテーブル，３１…研磨布，３２…半導体基板，３３…トップリング，３４…水供給ノズル，３５…スラリー供給ノズル，３６…ドレッサー，３７…スラリー，４０…半導体基板，４１…ストッパー膜，４２…第１の絶縁膜，４３…第２の絶縁膜，４４…ホール，４５…第１のレジスト膜，４６…中間層，４７…第２のレジスト膜，４８…配線溝，４９…ヴィアホール，５０…Ｃｕ配線，５１…第２のレジスト膜，５２…中間層，５３…第３のレジスト膜，６０…半導体基板，６１…絶縁膜，６２…Ｃｕ配線，６３…ストッパー膜，６４…層間絶縁膜，６５…ヴィアホール，６６…第１のレジスト膜，６７…反射防止膜，６８…第２のレジスト膜，６９…配線溝，７０…下層配線へのダメージ，７１…疎ヴィア部，７２…密ヴィア部，７３…Ｃｕ配線。
【発明の属する技術分野】
本発明は、化学的機械的研磨スラリーを用いた研磨方法および半導体装置の製造方法に係り、特に、レジスト膜等の有機膜の化学的機械的研磨方法および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造プロセスにおいては、所望の構造を形成するためにフォトレジスト膜が犠牲膜として用いられる。例えば、半導体基板にトレンチ、あるいは絶縁膜にホールを形成した後、フォトレジストを塗布して犠牲膜を形成する。犠牲膜をリセスあるいは剥離することによって、所望の構造が得られる。こうした方法は、例えば、トレンチキャパシタを有する半導体記憶装置の製造において、ストレージノード電極とセルトランジスタ拡散層とを電気的に接続する埋め込みストラップを形成するために用いられる。また、Ｃｕデュアルダマシン構造（Ｃｕ ＤＤ構造）の形成プロセスにおいて、ヴィアホール先形成（Ｖｉａ ｆｉｒｓｔ ＤＤ）プロセスにも有用である。
【０００３】
いずれの場合も、フォトレジスト膜の膜厚は、ウエハー全体にわたって均一であることが要求される。しかしながら、パターン密度が高いトレンチあるいはホールにレジストが埋め込まれる場合には、密パターン上のレジスト体積が減少する。このため、密パターン上のレジスト膜厚と、疎なパターン上あるいはフィールド上のレジスト膜厚との間には、数１００ｎｍオーダーのバラツキが生じてしまう。
【０００４】
レジストの膜厚バラツキは、その後に施されるリセスにおいてさらに拡大されて、デバイス形状を悪化させる。さらに、焦点深度の低下や歩留まり悪化を引き起こす。
【０００５】
こうしたレジスト膜厚のバラツキに起因した問題を解消すべく、レジスト塗布後に化学的機械的研磨法によりフォトレジストを平坦化する方法が提案されている（例えば、特許文献１参照）。しかしながら、フォトレジスト膜に対するＣＭＰには、これまでに次のような問題があった。
【０００６】
従来のレジストＣＭＰでは、レジスト研磨時間が長く、研磨時間の安定性が低い。この問題は、特に３μｍ程度の厚膜レジストをＣＭＰする際に顕在化し、具体的には、研磨時間は２００乃至２７０秒と長く安定性も乏しい。
【０００７】
また、ディッシングの抑制が困難で、しかもウエハー面内の均一性が乏しい。ディッシングの面内均一性が低い場合には、その後のリセス深さのバラツキを招いて、ウエハー面内で均一に所望の形状を得ることが困難となる。例えば、埋め込みストラップを形成する際には、リセス深さのバラツキはカラー酸化膜のバラツキに直結し、結果として埋め込みストラップの抵抗バラツキを招く。
【０００８】
高温でベークして硬度が高められたレジスト膜を研磨するに当たっては、実用的なプロセスマージンと生産性とを確保するために、シリカやアルミナのような無機粒子が研磨粒子として用いられる。この場合、トレンチ内に無機粒子が残留しやすく、表面状態を悪化させるとともに、残留粒子がＣＭＰ後のリセス工程時のマスクになってしまうという問題がある。
【０００９】
なお、研磨粒子として樹脂粒子を用いる方法が提案されている（例えば、特許文献２参照）。これにおいては、研磨対象は、純Ａｌ、ＡｌＳｉＣｕ合金、ＡｌＣｕ合金等のＡｌを主成分とする合金から成る膜、シリコン酸化膜、シリコン窒化膜、アモルファスシリコン膜、多結晶シリコン膜、および単結晶シリコン膜等である。したがって、金属膜やシリコン膜といった無機膜を研磨するのに最適となるように、スラリーが調製される。
【００１０】
【特許文献１】
特開２００１−７７０６４号公報
【００１１】
【特許文献２】
特許第３１７２００８号
【００１２】
【発明が解決しようとする課題】
本発明は、ディッシングを抑制して良好な表面を維持しつつ、短時間で安定してレジスト膜等の有機膜を化学的機械的に研磨する方法を提供することを目的とする。
【００１４】
さらに本発明は、平坦性および均一性が高いレジスト埋め込み構造を短時間で安定に形成することが可能な、半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の一態様にかかる有機膜の化学的機械的研磨方法は、半導体基板上に堆積され、１００℃以上２００℃以下の温度でベークされた疎水性の有機レジスト膜を化学的機械的に研磨する方法であって、
ターンテーブル上に貼付された１００乃至６００ＭＰａの圧縮弾性率を有する研磨布上に、前記疎水性の有機レジスト膜を有する半導体基板を前記研磨布に対して０．１７乃至１．０６ｍ／ｓｅｃの相対速度で回転させつつ、２００乃至６００ｇｆ／ｃｍ 2 の圧力で当接させる工程、および
前記研磨布上に、アニオン系、カチオン系、両性系、および非イオン系官能基から選択される官能基を有するとともに、一次粒子径が０．０５μｍ以上５μｍ以下の樹脂粒子を０．０１ｗｔ％以上３０ｗｔ％以下の濃度で含有し、ｐＨが２以上８以下である有機膜用化学的機械的研磨スラリーを供給して、前記疎水性の有機レジスト膜を研磨する工程を具備することを特徴とする。
【００１７】
本発明の一態様にかかる半導体装置の製造方法は、下地としての半導体基板または半導体基板上に堆積された絶縁膜に凹部を形成する工程、
前記凹部が形成された下地の全面にレジスト膜を形成する工程、
前記レジスト膜を前述の方法により化学的機械的に研磨して、前記凹部内に選択的に前記レジスト膜を埋め込む工程、および、
前記凹部内に埋め込まれたレジスト膜を所定の深さまでリセスする工程を具備することを特徴とする。
【００１８】
本発明の他の態様にかかる半導体装置の製造方法は、半導体基板上に堆積された絶縁膜にホールを形成する工程、
前記絶縁膜の全面に第１のレジスト膜を形成する工程、
前記第１のレジスト膜を前述の方法により化学的機械的に研磨して、前記ホール内に前記第１のレジスト膜を選択的に埋め込む工程、
前記化学的機械的研磨後の前記第１のレジスト膜上に第２のレジスト膜を形成する工程、
前記第２のレジスト膜上に中間層を形成する工程、
前記中間層の上に第３のレジスト膜を形成する工程、および
前記第３のレジスト膜をパターン露光する工程を具備することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
【００２０】
本発明の実施形態にかかる有機膜用化学的機械的研磨スラリーに含有される樹脂粒子としては、ＰＭＭＡ（ポリメチルメタクリレート）等のメタクリル樹脂、ＰＳＴ（ポリスチレン）樹脂、ユリア樹脂、メラミン樹脂、ポリアセタール樹脂、およびポリカーボネイト樹脂からなる群から選択される粒子を用いることができる。特に、ＣＭＰに適した硬度・弾性を有することから、ＰＭＭＡあるいはＰＳＴ樹脂が好ましい。
【００２１】
樹脂粒子の一次粒子径が０．０５μｍ未満の場合には、有機膜が埋め込まれる凹部、すなわち半導体基板に設けられたトレンチあるいは絶縁膜に設けられたホール内に粒子が侵入しやすくなって、ディッシングが拡大する傾向にある。一方、５μｍを越えると粒子の分散性を制御するのが困難になり、スラリーが沈降しやすくなる。したがって、本発明の実施形態においては、樹脂粒子の一次粒子径は０．０５μｍ以上５μｍ以下に制限される。なお、樹脂粒子の一次粒子径は、好ましくは０．１μｍ以上３．０μｍ以下である。
【００２２】
こうした樹脂粒子の表面には、アニオン系、カチオン系、両性系、および非イオン系官能基から選択される少なくとも１種の官能基が導入される。アニオン系官能基としては、例えば、カルボン酸型、スルホン酸型、硫酸エステル型、リン酸エステル型等が挙げられ、カチオン系官能基としては、例えば、アミン塩型、第４級アンモニウム塩型等が挙げられる。両性系官能基としては、例えば、アルカノールアミド型、カルボキシベタイン型、およびグリシン型等が挙げられ、非イオン系官能基としては、例えば、エーテル型、エステル型等が挙げられる。粒子の製造が容易であることから、カルボキシル基が特に好ましい。
【００２３】
樹脂粒子を安定して分散させるためには、ζ電位の絶対値が所定値以上であることが好ましい。具体的には、ζ電位の絶対値は２０ｍＶ程度以上であることが望まれる。官能基の割合を０．０５ｍｏｌ／Ｌ程度以上とすることによって、これを達成することができる。場合によっては、２種以上の官能基が同時に存在していてもよい。官能基が樹脂粒子の表面に存在することによって、界面活性剤を添加することなく、樹脂粒子同士の電気的反発力により分散性を高めることができる。
【００２４】
例えば、官能基としてカルボキシル基（ＣＯＯＨ）を表面に有する樹脂粒子の場合、カルボキシル基はスラリー中でＣＯＯＨ→ＣＯＯ- ＋ Ｈ+と解離して、樹脂粒子の表面がマイナスに帯電する。このため、電気的反発力により粒子同士の凝集を防ぎ、分散性を高めて寿命を長くすることが可能である。
【００２５】
カルボキシル基（ＣＯＯＨ）を表面に有するＰＭＭＡ粒子は、例えば、次のような手法により合成することができる。まず、メチルメタクリレート、メタクリル酸、ジビニルベンゼン、ラウリル硫酸アンモニウムおよび過硫酸アンモニウムを、十分な量のイオン交換水とともにフラスコ中に収容する。これを、窒素ガス雰囲気下、攪拌しつつ７０〜８０℃に昇温して、６〜８時間重合させる。こうして、表面にカルボキシル基を有するとともに一次粒子径０．１５〜０．２５μｍ程度のＰＭＭＡ粒子が得られる。反応温度や時間、その他の製造条件を変更することによって、０．０５〜５μｍの範囲内で樹脂粒子の一次粒子径を制御することができる。
【００２６】
上述したような官能基を表面に有する樹脂粒子を水中に分散させることによって、本発明の実施形態にかかる有機膜用化学的機械的研磨スラリーが得られる。水としては、イオン交換水、純水等を用いることができる。樹脂粒子は、スラリー中０．０１〜３０ｗｔ％程度の濃度となるよう分散させることが好ましい。０．０１ｗｔ％未満の場合には、十分に高い速度で有機膜を研磨することが困難となる。一方、３０ｗｔ％を越えると、有機膜が埋め込まれるＳｉＮ、ＳｉＯ2等といった絶縁膜との選択比が取れなくなるおそれがある。
【００２７】
スラリー中には、酸化剤、有機酸あるいは界面活性剤といった添加剤を、通常用いられている量で必要に応じて配合してもよい。
【００２８】
ただし、本発明の実施形態にかかるスラリーは、ｐＨが２以上８以下に規定される。ｐＨが２未満の場合には、ＣＯＯＨ等の官能基が解離しづらく分散性が悪化する。一方、ｐＨが８を越えると、レジスト膜等の有機膜への化学的ダメージが大きくなってディッシングが増大する。
【００２９】
ｐＨ調整剤を適宜配合することによって、上述した範囲のｐＨに調整することができる。ｐＨ調整剤としては、例えば、硝酸、リン酸、塩酸、硫酸、クエン酸等を用いることができる。
【００３０】
本発明の実施形態にかかる有機膜用化学的機械的研磨スラリーは、所定の粒径の樹脂粒子を含有しているので、有機膜の化学的機械的研磨に好適に用いることができる。特に、樹脂粒子の表面には官能基が存在していることから、界面活性剤を別途添加することなく粒子同士の電気的反発力によって分散性を高めることができる。樹脂粒子の分散性の確保は、研磨特性上、さらには保存安定性の観点から非常に重要な要因である。粒子が良好に分散されていない場合には、粗大粒子が形成されてスクラッチの原因となるおそれがある。あるいは、スラリーがハードケーキ化して、保存安定性が悪化してしまう。樹脂粒子の表面に官能基が存在しているので、本発明の実施形態にかかるスラリーでは、こうした不都合が生じることはない。
【００３１】
しかも、本発明の実施形態にかかるスラリーのｐＨは所定の範囲内に規定されているので、研磨対象である有機膜に何等化学的ダメージを与えることなく、樹脂粒子表面の官能基を十分に解離させることができる。
【００３２】
本発明の実施形態にかかるスラリーを用いた有機膜の研磨は、例えば次のように行なうことができる。図１に示すように、研磨布３１が貼付されたターンテーブル３０を１０〜５０ｒｐｍで回転させつつ、半導体基板３２を保持したトップリング３３を２００〜６００ｇｆ/ｃｍ2の研磨荷重で当接させる。トップリング３３の回転数は５〜６０ｒｐｍとすることができる。ただし、研磨布３１の回転速度に対する半導体基板３２の相対速度は、０．１７乃至１．０６ｍ／ｓｅｃの範囲内となるように、ターンテーブル３０およびトップリング３３の回転数を決定することが好ましく、これについては後述する。研磨布３１上には、スラリー供給ノズル３５から１００〜３００ｃｃ/ｍｉｎの流量でスラリー３７を供給する。なお、図１には、水供給ノズル３４およびドレッサー３６も併せて示してある。
【００３３】
研磨布３１としては、１００ないし６００ＭＰａの範囲内の圧縮弾性率を有する硬質研磨パッドが用いられる。圧縮弾性率が１００ＭＰａ未満の場合には、研磨対象のレジスト膜よりも硬度が小さいことから、機械的に除去することができない。一方、６００ＭＰａを越えると、研磨後の有機膜の表面にスクラッチを生じやすくなる。したがって、例えば、圧縮弾性率が２９０ＭＰａ程度のＩＣ１０００（ロデール・ニッタ社製）を用いることが好ましい。ＩＣ１０００は、圧縮弾性率が６ＭＰａ以下のＳｕｂａ４００（ロデール・ニッタ社製）に支持されていてもよい。しかしながら、Ｓｕｂａ４００あるいはＰｏｌｉｔｅｘのような圧縮弾性率が６ＭＰａ以下の軟質パッドを単独で用いた場合には、本発明の実施形態にかかるスラリーを用いて１２０ｓｅｃの研磨を行なったところでレジスト膜を除去することはできない。
【００３４】
本発明の実施形態にかかるスラリーは、こうした条件で研磨に用いることによって効果を充分に発揮し、ディッシング等の表面形状の劣化を何等引き起こすことなく、短時間で安定してレジスト膜等の有機膜を研磨することができる。
【００３５】
本発明の実施形態にかかる有機膜用化学的機械的研磨スラリーを、次のような手法により調製した。
【００３６】
（スラリー１）
まず、スチレン９２重量部、メタクリル酸４重量部、ヒドロキシエチルアクリレート４重量部、ラウリル硫酸アンモニウム０．１重量部、過硫酸アンモニウム０．５重量部、およびイオン交換水４００重量部を、容量２リットルのフラスコに収容した。窒素ガス雰囲気下で攪拌しながら７０℃に昇温し、６時間重合させた。これによって、カルボキシル基を有し、一次粒子径０．２μｍのＰＳＴ粒子が得られた。
【００３７】
このＰＳＴ粒子を１ｗｔ％の濃度で純水に分散させ、硝酸を添加してｐＨを３に調整してスラリー１を得た。
【００３８】
（スラリー２）
まず、メチルメタクリレ−ト９４重量部、メタクリル酸１重量部、ヒドロキシメチルメタクリレート５重量部、ラウリル硫酸アンモニウム０．０３重量部、過硫酸アンモニウム０．６重量部、およびイオン交換水４００重量部を、容量２リットルのフラスコに収容した。窒素ガス雰囲気下で攪拌しながら７０℃に昇温し、６時間重合させた。これによって、カルボキシル基を有し、一次粒子径０．３μｍのＰＭＭＡ粒子が得られた。
【００３９】
このＰＭＭＡ粒子を１ｗｔ％の濃度で純水に分散させ、リン酸を添加してｐＨを３に調整してスラリー２を得た。
【００４０】
いずれのスラリーも、表面に官能基を有する一次粒子径０．０５〜５μｍの樹脂粒子を含有し、しかも、ｐＨは２〜８の間に調整されている。このため、研磨後の表面には何等形状の劣化を引き起こすことなく、レジスト膜等の有機膜を短時間で研磨することが可能である。
【００４１】
（実施形態１）
本実施形態においては、ストレージノード電極とセルトランジスタ拡散層とを電気的に接続する埋め込みストラップを形成するプロセスについて説明する。
【００４２】
図２乃至４は、埋め込みストラップの形成方法を表わす。
【００４３】
まず、図２（ａ）に示すように、Ｐａｄ酸化膜１２およびＰａｄ窒化膜１３が順次堆積された半導体基板１１に対し、フォトリソグラフィ法およびドライエッチング法によりトレンチ１４を形成する。トレンチ周面の下部には、ｎ型の不純物を拡散させることによって埋め込みプレート電極１５を形成する。
【００４４】
こうして形成された埋め込みプレート電極１５の内周にキャパシタ誘電膜１６を堆積し、さらに、このキャパシタ誘電膜上にストレージノード電極となるＡｓ−ｄｏｐｅｄポリシリコン膜（以下、ストレージノードと称す）１７を堆積する。このストレージノード１７によってトレンチ１４内が埋め込まれる。次に、ストレージノード１７を所望の深さまでエッチバックし、Ｈ3ＰＯ4等の溶液を用いてトレンチ１４側壁のキャパシタ誘電膜１６をエッチングにより除去して、図２（ｂ）に示す構造を得る。その後、半導体基板上に熱酸化膜（図示せず）を形成する。
【００４５】
さらに、図２（ｃ）に示すように、ストレージノード１７が埋め込まれていないトレンチ１４の上部内壁にカラー酸化膜１８を堆積する。このカラー酸化膜１８は、埋め込みプレート電極１５とセルトランジスタの拡散層（図示せず）とを電気的に絶縁する機能を有する。その後、後述するポリシリコン膜とストレージノード１７とのコンタクトをとるために、ドライエッチング法を用いて、ストレージノード上のカラー酸化膜１８を除去する。
【００４６】
次いで、図３（ｄ）に示すように全面にレジスト膜１９を形成した後、レジスト膜にＣＭＰを施し、図３（ｅ）に示すように平坦化してＰａｄ窒化膜１３の表面を露出する。レジスト膜１９の研磨には、本発明の実施形態にかかる方法が適用される。
【００４７】
具体的には、研磨布としてＩＣ１０００（ロデール・ニッタ社製）を用い、本発明の実施形態にかかるスラリーにより以下のように行なった。図１に示したように、研磨布３１が貼付されたターンテーブル３０を３０ｒｐｍで回転させつつ、半導体基板３２を保持したトップリング３３を５００ｇｆ/ｃｍ2の研磨荷重で当接させた。トップリング３３の回転数は３２ｒｐｍとし、研磨布３１上には、スラリー供給ノズル３５から１５０ｃｃ/ｍｉｎの流量でスラリー３７を供給した。スラリーとしては、前述のスラリー１を用いた。基板に設けられたトレンチ径は０．１４μｍであるので、本実施形態においては、スラリー中に含有される樹脂粒子の一次粒子径は、トレンチ径の１４０％程度となる。
【００４８】
さらに、図３（ｆ）に示すように、セルトランジスタ拡散層（図示せず）とのコンタクトをとるために必要な深さまで、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法によりレジスト膜１９がリセスされる。
【００４９】
ウエットエッチング法により、図４（ｇ）に示すようにカラー酸化膜１８の一部を除去して、トレンチ１４内に半導体基板１１の一部を露出する。カラー酸化膜１８の表面は、図示するようにレジスト膜１９の表面よりも下方に存在し、埋め込みストラップの開口部２０が形成される。
【００５０】
図４（ｈ）に示すようにレジスト膜１９を除去した後、図４（ｉ）に示すように、セルトランジスタの拡散層（図示せず）とストレージノード１７とのコンタクトをとるためのポリシリコン膜２１を堆積する。このポリシリコン膜２１により埋め込みストラップの開口部２０が埋め込まれる。これにより、埋め込みストラップが形成される。
【００５１】
本実施形態では、レジスト膜１９を予め平坦化した後、リセスが行なわれるので、均一な深さでレジスト膜をリセスすることができる。したがって、エッチバック後のカラー酸化膜１８の膜厚にバラツキを生じさせることはない。
【００５２】
カラー酸化膜の膜厚バラツキは、埋め込みストラップにおける抵抗値バラツキを招き、歩留まり低下の原因となる。このため、バラツキは３０ｎｍ以下に抑制することが必要とされる。
【００５３】
従来は、レジスト膜を平坦化することなくリセスして、カラー酸化膜のエッチバックが行なわれていた。レジストがトレンチに埋め込まれることにより、セル部アレイ端においてレジスト塗布膜厚に変化を生じて、レジスト塗布膜厚は、フィールド部、セル部アレイ端、セル部中央の順に薄くなる。例えば、開口径０．１４μｍ、深さ１．２μｍのトレンチにレジストを埋め込んだ場合、フィールド部とセル部中央とにおけるレジストの膜厚には、１２０ｎｍ程度の差が生じる。その結果、レジストリセス深さがばらつくため、カラー酸化膜エッチバック後の膜厚にバラツキが生じる。具体的には、カラー酸化膜の膜厚には、１３０ｎｍ程度のバラツキが生じて、プロセスの破綻を招いていた。
【００５４】
本発明の実施形態においては、リセス前のレジスト膜１９をＣＭＰにより平坦化して均一な膜厚とするため、カラー酸化膜１８の膜厚のバラつきを３０ｎｍ以下に低減することが可能となった。
【００５５】
ここで、本発明の実施形態に係るレジストＣＭＰについて詳細に説明する。
【００５６】
レジストＣＭＰの研磨は、ＣｕあるいはＷといったメタルＣＭＰとは異なるメカニズムで進行する。メタルＣＭＰは、通常、研磨対象である金属膜の表面に脆弱な保護膜を形成し、これを無機粒子からなる研磨粒子で除去することによって行なわれる。これに対して、レジストＣＭＰは、研磨パッドあるいは研磨粒子の機械的研磨力によりレジスト膜を剥ぎ取ることによって、主としてレジスト膜の除去が進行する。このような機械的要素が極めて強いＣＭＰにおいては、ウエハーと研磨パッドとの間の摩擦を高く維持することが、高い研磨速度を得るために極めて重要である。
【００５７】
通常のＣＭＰ、例えばＳｉＯ2−ＣＭＰでは、パッド表面および被研磨面はいずれも親水性である。このため、研磨中におけるこれらの間の摩擦係数は、研磨パッドの回転数あるいはウエハーの相対速度に関わらず、いわゆるＳｔｒｉｂｅｃｋ線図の境界潤滑領域にある。なお、ウエハーの回転速度ωと研磨パッドの回転速度Ωとが等しい場合には、ウエハーの相対速度ｖは、テーブル中心からウエハー中心までの距離Ｒと研磨パッド回転速度Ωとの積で与えられる（ｖ＝ＲΩ）。したがって、通常のＰｒｅｓｔｏｎの式により、研磨パッドの回転速度が増加すると研磨速度も上昇する傾向にある。
【００５８】
図５に示したＳｔｒｉｂｅｃｋ線図を参照して、これについて説明する。図５のグラフにおいて、横軸は負荷特性を表わし、縦軸は摩擦係数（任意単位）を表わす。
【００５９】
例えばＳｉＯ2の場合には、研磨パッドの回転数が１０ｒｐｍから１００ｒｐｍの広い範囲内で境界潤滑領域となる。研磨パッド中心とウエハー中心との距離Ｒを１７０ｍｍとして計算すると、前述の回転数の場合、ウエハーの相対速度は、それぞれ０．１７ｍ／ｓおよび１．５７ｍ／ｓとなる。
【００６０】
これに対して、疎水性材料であるレジスト膜を研磨するレジストＣＭＰの場合は、状況が大きく異なり、ウエハーの相対速度が低いほど研磨速度は大きくなる。これは、研磨後のパッド表面が疎水化するためであると考えられる。レジスト研磨後のパッド表面には、フレーク状のレジスト削りカスが多量に発生する。この削りカスは、研磨を重ねる毎にパッド表面に蓄積されて、パッド表面を疎水性にする。その結果、パッド表面およびウエハー表面はいずれも疎水性となるため、ある程度の相対速度以上になると摩擦係数が急激に低下する。この状態は、図５に示したＳｔｒｉｂｅｃｋ線図の液体潤滑領域であり、ウエハーとパッドとの間の接触がほとんどゼロの状態になる。この場合、レジスト膜の研磨速度は非常に小さくなる。
【００６１】
レジストＣＭＰに当たって、２００ｍｍウエハーを用いて研磨パッド中心とウエハー中心との距離Ｒを１７０ｍｍとし、研磨パッドの回転数Ωを変化させて、摩擦の状態に及ぼす相対速度の影響を調べた。その結果、１０ｒｐｍ乃至６０ｒｐｍでは境界潤滑領域であり、７０ｒｐｍを越えると液体潤滑領域となった。境界潤滑領域内でレジストＣＭＰを達成するには、ウエハーの相対速度ｖは、０．１７ｍ／ｓｅｃ乃至１．０６ｍ／ｓｅｃの範囲とする必要がある。
【００６２】
図６は、ＣＭＰ時間とレジスト除去面積率との関係を表わすグラフである。レジスト除去面積率とは、レジスト膜が全面に存在するＣＭＰ前の状態を０％とし、ＣＭＰ完了後のレジスト残りのない状態を１００％として定義する。ここでは、膜厚３μｍのレジスト膜について調べた。図６のグラフには、ウエハーの相対速度が異なる３種類の結果を示してある。曲線ａ、ｂおよびｃは、それぞれウエハーの相対速度が０．５３ｍ／ｓ、１．２４ｍ／ｓおよび１．５７ｍ／ｓの場合の結果である。なお、これらの相対速度の際の研磨パッドの回転数は、それぞれ３０ｒｐｍ、７０ｒｐｍおよび１００ｒｐｍである。上述したように７０ｒｍｐ以上、すなわち、１．２４ｍ／ｓ以上の相対速度でレジストＣＭＰを行なうと、Ｓｔｒｉｂｅｃｋ線図の液体潤滑領域に入り、摩擦係数が小さくなる。このため、曲線ｂに示されるようにＣＭＰを完了するためには２７０ｓｅｃ以上の長時間を要し、研磨速度は極めて低い。
【００６３】
これに対して、３０ｒｐｍ、すなわち０．５３ｍ／ｓの相対速度では、境界潤滑の領域に入るために摩擦は高く維持される。曲線ａに示されるように、わずか２０ｓｅｃ程度で研磨が完了する。
【００６４】
なお、曲線ｃに示されるように、液体潤滑領域となる１．５７ｍ／ｓの場合には、２７０秒の研磨を行なったところで、レジスト除去面積率は１５％程度にとどまっている。
【００６５】
図７のグラフには、４５秒間の研磨を行なった際の相対速度とレジスト除去面積率との関係を示す。相対速度が０．１７ｍ／ｓｅｃ乃至１．０６ｍ／ｓｅｃの範囲内であれば、４５秒間の研磨によって８０％以上のレジスト除去面積率を達成することができる。
【００６６】
さらに、図８のグラフには、ＣＭＰ時間とテーブルトルク電流との関係を示す。曲線ｄは相対速度０．５３ｍ／ｓ（回転数３０ｒｐｍ）の場合の結果であり、曲線ｅは相対速度１．２４ｍ／ｓ（回転数７０ｒｐｍ）の場合の結果である。曲線ｄに示されるように、相対速度が０．５３ｍ／ｓの場合には、わずか２５秒程度で１８Ａを越えるテーブルトルク電流を得ることができる。このテーブルトルク電流と、ウエハーと研磨パッドとの間の摩擦には正の相関関係があり、この場合の研磨時間の安定性は高く、２０枚程度のウエハーを研磨しても、研磨時間は６０秒程度に一定していた。
【００６７】
これに対して、相対速度が１．２４ｍ／ｓの場合には、曲線ｅに示されるように、１８０秒の研磨を行なったところで、テーブルトルク電流は１５Ａ程度にとどまっている。この場合には、研磨に長時間を要するのに加えて、研磨時間の安定性が低かった。２０枚程度のウエハーを研磨した場合、研磨時間は２００秒から２７０秒の間で変化した。
【００６８】
なお、十分な研磨速度を確保するために、ＣＭＰ中の荷重は、２００乃至６００ｇｆ／ｃｍ2の範囲内とすることが好ましい。２００ｇｆ／ｃｍ2未満の場合には、Ｓｔｒｉｂｅｃｋ線図の液体潤滑領域に入りやすく、摩擦を維持することが困難となる。一方、６００ｇｆ／ｃｍ2を越えると、スラリーが被研磨面に供給され難くなり、研磨速度が低下するとともにスクラッチが増加するおそれがある。
【００６９】
本発明の実施形態にかかるスラリーにおける樹脂粒子の粒径は、レジストが埋め込まれるトレンチの開口径に応じて決定することが望まれる。以下に、これについて詳細に説明する。
【００７０】
図９には、トレンチ部における研磨粒子の状態を示す。トレンチの開口径ｄtは２μｍとする。
【００７１】
例えば、スラリーとして一次粒子径０．０３５μｍのシリカ粒子を１ｗｔ％含有するスラリーを用いた場合には、シリカ粒子サイズはトレンチ径より著しく小さい。このため、図９（ａ）に示されるように、シリカ粒子２３はトレンチ内に侵入して、ディッシングを進行させる。一方、ある程度の大きさの樹脂粒子２４を用いた場合には、図９（ｂ）に示されるように、トレンチ内に侵入しにくくなるためディッシングが進行しない。
【００７２】
図９に示したそれぞれの場合について、ウエハー位置とディッシング量との関係を、図１０のグラフに示す。図１０中、曲線ｆおよび曲線ｇは、それぞれ図９（ｂ）および図９（ａ）の場合である。曲線ｇに示されるように、粒径の小さなシリカ粒子が用いられる場合には、レジストディッシングは５０ｎｍを越え、かつ面内均一性も悪い。また、ディッシング形状が歪になってリセス後の形状を悪化させる。しかも、トレンチ内に侵入したシリカ粒子は、容易に除去することができず残留しやすい。この場合、レジストリセス時のマスクとなって、リセス深さのバラツキの原因となる。
【００７３】
一方、粒径の大きな樹脂粒子の場合には、曲線ｆに示されるように、ディッシングは２５ｎｍ程度に抑制される。万一トレンチ内に残留しても、樹脂粒子はレジストと同様の有機材料であるために、リセス（ＣＤＥ）により除去可能である。したがって、粒子残留によるリスクは極めて小さい。さらに、ＳｉＮ膜に対する研磨力が小さく、シリカ粒子に比べてＳｉＮ研磨速度を１／１０に抑制できるという利点もある。
【００７４】
図１１には、粒子サイズ／トレンチサイズ比と、ディッシング量との関係を示す。４０ｎｍ程度のディッシングは、実質的に影響を及ぼさないので許容される。したがって、粒子サイズ／トレンチサイズ比は、７０％以上とすることが好ましい。粒子サイズ／トレンチサイズ比が２００％を越えると、ディッシング量は１５％程度と一定のレベルにとどまる。また、すでに説明したような理由から、樹脂粒子の一次粒子径は５μｍ以下に制限される。これらを考慮して、粒子サイズ／トレンチサイズ比の上限を決定することが望まれる。
【００７５】
図１２には、樹脂粒子のサイズとディッシング量との関係を示す。ここでのサイズは一次粒子径であり、０．０５μｍ以上の場合には、ディッシング量を４０ｎｍ以下に抑えることができる。
【００７６】
以上述べたように、本発明の実施形態にかかる方法により、短時間で、ディッシングおよびそのバラツキの小さいレジスト埋め込み構造を形成することが可能である。したがって、埋め込みストラップの形成に適用した場合には、抵抗バラツキを著しく低減することができる。
【００７８】
（実施形態２）
本実施形態においては、Ｃｕデュアルダマシン（ＤＤ）配線の形成プロセス、特に、ヴィアホール先形成プロセスにおける配線パターンの形成について説明する。
【００７９】
図１３および図１４は、ヴィアホール先形成ＤＤプロセスにおける多層レジスト法を用いた配線パターンの形成方法を表わす工程断面図である。
【００８０】
まず、図１３（ａ）に示すように、ストッパー膜４１、第１の絶縁膜４２および第２の絶縁膜４３を、ＣＶＤ法あるいはスピン塗布法などにより半導体基板４０の上に順次形成する。半導体基板４０には、素子および下層配線（図示せず）が形成されている。第１の絶縁膜４２および第２の絶縁膜４３には、ＲＩＥ法によりホール４４を形成し、その上に第１のレジスト膜４５を堆積する。第１のレジスト膜４５は、エッチングマスクおよび反射防止膜の役割を果たす。
【００８１】
第１のレジスト膜４５上には、ＳＯＧまたはＳｉＯ2などからなる中間層４６、および第２のレジスト膜４７を順次形成し、図１３（ｂ）に示すように第２のレジスト膜４７をリソグラフィーによりパターン化する。
【００８２】
次に、ハロゲンガスなどを用いて、図１３（ｃ）に示すように中間層４６をドライエッチングにより加工した後、酸素ガスなどを用いて、図１４（ｄ）に示すように第１のレジスト膜４５をエッチングする。この際、中間層４６上の第２のレジスト膜４７も同時にエッチング除去される。
【００８３】
続いて、図１４（ｅ）に示すように配線溝４８のエッチングを行なう。このとき、中間層４６も同時に除去される。その後、ホール内に埋め込まれた第１のレジスト膜４５を、第２の絶縁膜４３上の第１のレジスト膜４５とともに剥離して、図１４（ｆ）に示すようにヴィアホール４９を形成する。
【００８４】
ヴィアホール４９内のストッパー膜４１を除去した後、ＴａＮなどからなるバリアメタル膜（図示せず）を介してＣｕ膜をメッキ法あるいはスパッタ法などにより成膜する。さらに、ＣＭＰを行なうことによりフィールド上のＣｕを除去して、図１４（ｇ）に示すＣｕ配線５０を有するＣｕデュアルダマシン（ＤＤ）配線が形成される。
【００８５】
こうした従来の手法では、第１のレジスト膜４５を形成する際、ヴィア密度の高いパターン（以下、密ヴィアと称する）にレジストが吸収されて、第１のレジスト膜４５の膜厚にはバラツキが生じていた。具体的には、密ヴィアの上のレジスト膜厚と、フィールド部上あるいはヴィア密度の低いパターン（以下、疎ヴィアと称する）上のレジスト膜厚との間には、１００ｎｍ程度のバラツキが生じていた。この膜厚差は、その上に形成される中間層４６や第２のレジスト膜４７によっても緩和されず、むしろ３０ｎｍ程度拡大する傾向にある。
【００８６】
その結果、レジストパターニング時における疎ヴィア部と密ヴィア部とのベストフォーカスが一致せず、０．１μｍ程度シフトする。図１５には、レジスト膜厚のフォーカス依存性を示す。図１５（ａ）および（ｂ）は、それぞれ疎ヴィア部（０．１４μｍ／１５μｍ）および密ヴィア部（０．１４μｍ／０．１４μｍ）におけるレジスト膜厚のフォーカス依存性である。これらのグラフには３種類の露光量についての結果を示してあり、曲線は、上から順に４５ｍＪ／ｃｍ2、４１ｍＪ／ｃｍ2、３７ｍＪ／ｃｍ2の露光量に対応する。露光量によらず、疎ヴィア部および密ヴィア部のベストフォーカスには、０．１μｍ程度のずれがある。これは、レジスト膜厚差に相当する量である。なお、ヴィアホールがない場合（リファレンスプロセス）には、レジスト膜厚にバラツキが生じないため、図１６（ａ）（疎ヴィア部）および図１６（ｂ）（密ヴィア部）に示されるように、ベストフォーカスのパターン依存はない。
【００８７】
ＥＤ Ｔｒｅｅ解析を行なって、得られたマージンカーブを図１７に示す。図１７（ａ）および（ｂ）は、それぞれリファレンスプロセスおよび従来例についての結果である。さらに、後述する本発明の実施形態についての結果を、図１７（ｃ）として示してある。露光余裕度５％での焦点深度を比較すると、従来例の場合には、図１７（ｂ）に示されるように０．３μｍであるのに対し、リファレンスプロセスでは、図１７（ａ）に示されるように焦点深度は０．４μｍである。従来例では、露光余裕度５％での焦点深度が０．１μｍロスされることになり、プロセスマージンを縮小してしまう。
【００８８】
本発明の実施形態においては、第１のレジスト膜４５を形成後にレジストＣＭＰを行なって、第１のレジスト膜４５の膜厚が均一になるよう平坦化する。その後、第２のレジスト膜、中間層および第３のレジスト膜を順次形成することにより膜厚差を緩和して、ヴィア密度に依存した焦点深度のロスを低減する。
【００８９】
図１８に本発明の実施形態にかかる半導体装置の製造方法の一部を表わす工程断面図を示す。
【００９０】
まず、図１８（ａ）に示すように、素子および下層配線（図示せず）が形成された半導体基板４０上にＳｉＣからなるストッパー膜４１を５０ｎｍの膜厚で形成した。さらに、膜厚４００ｎｍの第１の絶縁膜４２（ブラックダイアモンド、アプライドマテリアル社製）、および膜厚１００ｎｍの第２の絶縁膜４３（ＳｉＯ2）を順次堆積し、これらの絶縁膜に開口径１４０ｎｍのヴィアホール４４を形成した。全面に膜厚０．３μｍで第１のレジスト膜４５を堆積し、第２の絶縁膜４３上の第１のレジスト膜４５を除去して、ホール４４内に選択的に残置した。
【００９１】
第２の絶縁膜４３上の第１のレジスト膜４５の除去は、本発明の実施形態にかかるスラリーを用いたＣＭＰにより行なった。具体的には、研磨布としてＩＣ１０００（ロデール・ニッタ社製）を用い、図１に示したように、研磨布３１が貼付されたターンテーブル３０を３０ｒｐｍで回転させつつ、半導体基板３２を保持したトップリング３３を５００ｇｆ/ｃｍ2の研磨荷重で当接させた。トップリング３３の回転数は３３ｒｐｍとし、研磨布３１上には、スラリー供給ノズル３５から１５０ｃｃ/ｍｉｎの流量でスラリー３７を供給した。ウエハーの相対速度は、０．５３ｍ／ｓ程度となる。スラリーとしては、前述のスラリー１を用いた。本実施形態においては、スラリー中に含有される樹脂粒子の一次粒子径は、ホールの開口径の１４０％程度である。
【００９２】
６０秒間の研磨を行なった結果、開口径０．１４μｍのホール４４におけるレジストディッシングは１０ｎｍ以下であり、第２の絶縁膜４３のロスもほぼゼロに抑制することができた。
【００９３】
次に、図１８（ｂ）に示すように、上述したような手法により、第２のレジスト膜５１、中間層５２、および第３のレジスト膜５３を順次堆積して、第３のレジスト膜５３をパターニングする。
【００９４】
第１のレジスト膜４５がＣＭＰにより平坦化されているので、パターニング後の密ヴィア部と疎ヴィア部との間におけるレジスト膜厚差は、ほぼゼロに改善される。疎ヴィア部および密ヴィア部についてのレジスト膜の露光量依存性を、それぞれ図１９（ａ）および（ｂ）に示す。ベストフォーカスは、実質的にヴィア密度に存在しないことが、これらに示されている。露光度余裕５％での焦点深度は、図１７（ｃ）に示したように０．４μｍとなり、これはレファレンスプロセスと同レベルである。このように、レジストＣＭＰを行なって膜厚を均一にすることによって、リソグラフィーのフォーカスマージンを拡大することが可能となった。
【００９５】
なお、通常３層レジストプロセスにおいては、第１のレジスト膜のエッチング耐性を高めるために、３００℃以上の高温ベーク処理が施される。高温ベーク処理によって、レジスト膜の硬度が樹脂粒子の硬度よりも大きくなり、しかも脆くなるため、樹脂粒子では良好に研磨することができず剥がれが生じる場合がある。高温ベークされたレジスト膜よりも硬いアルミナ粒子を研磨粒子として用いれば、こうしたレジスト膜も除去することができるものの、アルミナのような無機粒子を含有するスラリーを用いると、ある程度のディッシングや粒子残留リスクを覚悟せざるを得ない。
【００９６】
そこで、第１のレジスト膜を１００℃〜２００℃、例えば１５０℃程度の低温でベークした後、本発明の実施形態にかかるスラリーでＣＭＰを行なうことが好ましい。１００℃未満の場合には、レジストの密着性が低下してＣＭＰ時にはがれを抑制するのが困難となる。一方、２００℃を越えると、樹脂粒子よりもレジスト膜が硬化して、除去できなくなるおそれがある。低温でベークされているので、第１のレジスト膜は、本発明の実施形態にかかるスラリーを用いて除去することができる。その後、第２のレジスト膜を形成し、３００〜３５０℃程度の高温ベークを行なうことによって、エッチング耐性が高められる。３００℃未満の場合には、ドライエッチングにおける選択比を確保するのが困難となる。一方、３５０℃を越えると、酸素が抜けてしまい、レジストアッシングができなくなるおそれがある。
【００９７】
樹脂粒子を含有する本発明の実施形態にかかるスラリーを用いて研磨することができるので、研磨後の表面におけるディッシングは低減され、しかも粒子が残留するおそれもない。
【００９８】
（実施形態３）
本実施形態においては、レジストリセス法を用いたＣｕデュアルダマシン（ＤＤ）配線の形成方法について説明する。
【００９９】
図２０を参照して、従来の方法を説明する。
【０１００】
まず、図２０（ａ）に示すように、図示しない素子などが形成された半導体基板６０上に絶縁膜６１を形成し、下層Ｃｕ配線６２を埋め込み形成する。この上に、ストッパー膜６３および層間絶縁膜６４を順次堆積し、層間絶縁膜にヴィアホール６５をリソグラフィーおよびドライエッチング（ＲＩＥ）により形成する。さらに、全面に第１のレジスト膜６６を形成する。
【０１０１】
次に、図２０（ｂ）に示すように、第１のレジスト膜６６をＣＤＥ法によりエッチバックすることにより、所定の深さまでリセスする。
【０１０２】
続いて、図２０（ｃ）に示すように、反射防止膜６７および第２のレジスト膜６８を順次堆積し、第２のレジスト膜６８に配線溝６９をパターニングする。さらに、ＲＩＥにより反射防止膜６７および絶縁膜６４のエッチングを行なって配線溝６９を形成する。
【０１０３】
その後、ヴィアホール６５内に埋め込まれた第１のレジスト膜６６を除去し、実施形態２で説明したようにメタルの成膜およびＣＭＰによってＣｕ ＤＤ構造が形成される。
【０１０４】
従来技術の手法では、次のような問題があった。ヴィアホール６５が設けられた層間絶縁膜６４上に第１のレジスト膜６６を形成する際、レジストがホール６５で消費される。このため、図２０（ａ）に示されるように、密ヴィア部７２におけるレジスト膜厚は、疎ヴィア部７１あるいはフィールド上に比べて１００ｎｍ程度薄くなってしまう。
【０１０５】
その後のリセス工程において、レジストの膜厚バラツキはさらに拡大し、図２０（ｂ）に示すように密ヴィア部７２のレジスト膜厚が最も薄くなる。
【０１０６】
配線溝６９を加工する際には、密ヴィア部７２のレジスト膜６６が耐え切れず、図２０（ｃ）に示されるように下層配線にエッチングダメージ７０を与える。また、ヴィアホール６５内に埋め込まれたレジスト膜厚６６のバラツキに起因して、反射防止膜６７の膜厚にもバラツキが生じる。密ヴィア部７２の反射防止膜６７の膜厚が薄くなって、反射防止膜のエッチング時には、密ヴィア部７２がオーバーエッチングとなる。その結果、密ヴィア部７２の配線溝６９が疎ヴィア部７１より深くなり、メタル成膜・ＣＭＰ後の配線抵抗バラツキとなって顕在化する。
【０１０７】
本発明の実施形態においては、第１のレジスト膜６６を形成後にレジストＣＭＰを行なって、第１のレジスト膜６６の膜厚が均一となるように平坦性を確保した後、リセスを行なう。
【０１０８】
図２１乃至図２２に本発明の実施形態にかかる半導体装置の製造方法の一部を表わす工程断面図を示す。
【０１０９】
まず、図２１（ａ）に示すように、図示しない素子などが形成された半導体基板６０上にＳｉＯ2を４００ｎｍの厚さで堆積して絶縁膜６１を形成し、常法により下層Ｃｕ配線６２を埋め込んだ。さらに、ＳｉＣからなるストッパー膜６３（膜厚：５０ｎｍ）、およびＳｉＯ2からなる層間絶縁膜６４（膜厚：１μｍ）を順次堆積した。層間絶縁膜６４に開口径１４０ｎｍのヴィアホール６５を形成した後、全面に第１のレジスト膜６６を堆積した。その後、層間絶縁膜６４上の第１のレジスト膜６６を除去して、ヴィアホール内に選択的に残置した。
【０１１０】
層間絶縁膜６４上の第１のレジスト膜６６の除去は、本発明の実施形態にかかるスラリーを用いたＣＭＰにより行なった。具体的には、研磨布としてＩＣ１０００／Ｓｕｂａ４００（ロデール・ニッタ社製）を用い、図１に示したように、研磨布３１が貼付されたターンテーブル３０を３０ｒｐｍで回転させつつ、半導体基板３２を保持したトップリング３３を５００ｇｆ/ｃｍ2の研磨荷重で当接させた。トップリング３３の回転数は３３ｒｐｍとし、研磨布３１上には、スラリー供給ノズル３５から１５０ｃｃ/ｍｉｎの流量でスラリー３７を供給した。ウエハーの相対速度は、０．５３ｍ／ｓ程度である。スラリーとしては、前述のスラリー２を用いた。本実施形態においては、スラリー中に含有される樹脂粒子の一次粒子径は、ヴィアホールの開口径の２１０％程度である。
【０１１１】
６０秒間の研磨を行なった結果、第１のレジスト膜６６のディッシングは１０ｎｍ以下であり、層間絶縁膜６４のロスもほぼゼロに抑制することができた。次に、ヴィアホール６５内の第１のレジスト膜６６をエッチバックすることにより所定の深さまでリセスした。リセス後における第１のレジスト膜６６の膜厚は、図２１（ｂ）に示すように実質的に均一であり、そのバラツキは２０ｎｍ以下に抑制された。
【０１１２】
リセス後の第１のレジスト膜６６の膜厚が実質的に均一であるので、反射防止膜６７も、図２１（ｃ）に示すように均一な膜厚で形成することができる。さらに、第２のレジスト膜６８を形成し、第２のレジスト膜６８、反射防止膜６７および層間絶縁膜６４に配線溝６９をパターニングする。
【０１１３】
続いて、図２２（ｄ）に示すように、第１のレジスト膜６６、反射防止膜６７および第２のレジスト膜６８を除去した。ヴィアホール内のストッパー膜６３を除去した後、ＴａＮなどからなるバリアメタル膜（図示せず）を介して配線溝６９およびヴィアホールホールにＣｕを埋め込んだ。さらに、ＣＭＰを行なうことによって、図２２（ｅ）に示すようにＣｕ ＤＤ配線７３が形成される。
【０１１４】
リセスに先立って第１のレジスト膜をＣＭＰにより平坦化しているので、下層配線へのエッチングダメージあるいは配線溝の深さバラツキを著しく低減して、Ｃｕ ＤＤ配線を形成することが可能となった。
【０１１５】
【発明の効果】
以上詳述したように、本発明の一態様によれば、ディッシングを抑制して良好な表面を維持しつつ、短時間で安定してレジスト膜等の有機膜を化学的機械的に研磨する方法が提供される。本発明の他の態様によれば、ディッシングを抑制して良好な表面を維持しつつ、短時間で安定してレジスト膜等の有機膜を研磨する方法が提供される。本発明のさらに他の態様によれば、平坦性および均一性が高いレジスト埋め込み構造を短時間で安定に形成することが可能な、半導体装置の製造方法が提供される。
【０１１６】
本発明を用いることにより、リソグラフィーにおけるプロセスマージンを拡大するとともに、歩留まりの高い半導体製造プロセスを構築することが可能となり、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】 ＣＭＰの状態を示す概略図。
【図２】 本発明の一実施形態にかかる半導体装置の製造方法を示す工程断面図。
【図３】 図２に続く工程を示す断面図。
【図４】 図３に続く工程を示す断面図。
【図５】 Ｓｔｒｉｂｅｃｋ線図を示すグラフ図。
【図６】 ＣＭＰ時間とレジスト除去面積率との関係を示すグラフ図。
【図７】 相対速度とレジスト除去面積率との関係を示すグラフ図。
【図８】 ＣＭＰ時間とテーブルトルク電流との関係を示すグラフ図。
【図９】 トレンチ部における研磨粒子の状態を示す模式図。
【図１０】 ウエハー位置とディッシング量との関係を示すグラフ図。
【図１１】 粒子サイズ／トレンチサイズ比とディッシング量との関係を示すグラフ図。
【図１２】 研磨粒子サイズとディッシング量との関係を示すグラフ図。
【図１３】 多層レジスト法を用いた配線パターンの形成方法を表わす工程断面図。
【図１４】 図１３に引き続く工程を表わす断面図。
【図１５】 レジスト膜厚のフォーカス依存性を示すグラフ図。
【図１６】 レジスト膜厚のフォーカス依存性を示すグラフ図。
【図１７】 マージンカーブを示すグラフ図。
【図１８】 本発明の他の実施形態にかかる半導体装置の製造方法の一部を表わす工程断面図。
【図１９】 レジスト膜厚のフォーカス依存性を示すグラフ図。
【図２０】 レジストリセスによるＣｕデュアルダマシンの形成プロセスを示す工程断面図。
【図２１】 本発明のさらに他の実施形態にかかる半導体装置の製造方法の一部を表わす工程断面図。
【図２２】 図２１に続く工程を示す断面図。
【符号の説明】
１１…半導体基板，１２…Ｐａｄ酸化膜，１３…Ｐａｄ窒化膜，１４…トレンチ，１５…プレート電極，１６…キャパシタ誘電膜，１７…ストレージノード，１８…カラー酸化膜，１９…レジスト膜，２０…埋め込みストラップの開口部，２１…ポリシリコン，２３…シリカ粒子，２４…樹脂粒子，３０…ターンテーブル，３１…研磨布，３２…半導体基板，３３…トップリング，３４…水供給ノズル，３５…スラリー供給ノズル，３６…ドレッサー，３７…スラリー，４０…半導体基板，４１…ストッパー膜，４２…第１の絶縁膜，４３…第２の絶縁膜，４４…ホール，４５…第１のレジスト膜，４６…中間層，４７…第２のレジスト膜，４８…配線溝，４９…ヴィアホール，５０…Ｃｕ配線，５１…第２のレジスト膜，５２…中間層，５３…第３のレジスト膜，６０…半導体基板，６１…絶縁膜，６２…Ｃｕ配線，６３…ストッパー膜，６４…層間絶縁膜，６５…ヴィアホール，６６…第１のレジスト膜，６７…反射防止膜，６８…第２のレジスト膜，６９…配線溝，７０…下層配線へのダメージ，７１…疎ヴィア部，７２…密ヴィア部，７３…Ｃｕ配線。
Claims (9)
- 半導体基板上に堆積され、１００℃以上２００℃以下の温度でベークされた疎水性の有機レジスト膜を化学的機械的に研磨する方法であって、
ターンテーブル上に貼付された１００乃至６００ＭＰａの圧縮弾性率を有する研磨布上に、前記疎水性の有機レジスト膜を有する半導体基板を前記研磨布に対して０．１７乃至１．０６ｍ／ｓｅｃの相対速度で回転させつつ、２００乃至６００ｇｆ／ｃｍ 2 の圧力で当接させる工程、および
前記研磨布上に、アニオン系、カチオン系、両性系、および非イオン系官能基から選択される官能基を有するとともに、一次粒子径が０．０５μｍ以上５μｍ以下の樹脂粒子を０．０１ｗｔ％以上３０ｗｔ％以下の濃度で含有し、ｐＨが２以上８以下である有機膜用化学的機械的研磨スラリーを供給して、前記疎水性の有機レジスト膜を研磨する工程を具備することを特徴とする有機膜の化学的機械的研磨方法。 - 前記疎水性の有機レジスト膜は、凹部を有する下地上に形成され、前記有機膜用化学的機械的研磨スラリーにおける前記樹脂粒子の一次粒子径は、前記凹部の開口径の７０％以上であることを特徴とする請求項１に記載の有機膜の化学的機械的研磨方法。
- 前記スラリー中に含有される前記樹脂粒子は、メタクリル樹脂、ポリスチレン樹脂、ユリア樹脂、メラミン樹脂、ポリアセタール樹脂、およびポリカーボネイト樹脂からなる群から選択される少なくとも１種であることを特徴とする請求項１または２に記載の有機膜の化学的機械的研磨方法。
- 前記スラリー中に含有される前記官能基は、カルボン酸型、スルホン酸型、硫酸エステル型、リン酸エステル型、アミン塩型、第４級アンモニウム塩型、エーテル型、エステル型、アルカノールアミド型、カルボキシベタイン型、およびグリシン型官能基からなる群から選択される少なくとも１種であることを特徴とする請求項１ないし３のいずれか１項に記載の有機膜の化学的機械的研磨方法。
- 下地としての半導体基板または半導体基板上に堆積された絶縁膜に凹部を形成する工程、
前記凹部が形成された下地の全面にレジスト膜を形成する工程、
前記レジスト膜を請求項１ないし４のいずれか１項に記載の方法により化学的機械的に研磨して、前記凹部内に選択的に前記レジスト膜を埋め込む工程、および、
前記凹部内に埋め込まれたレジスト膜を所定の深さまでリセスする工程
を具備することを特徴とする半導体装置の製造方法。 - 前記凹部は下地としての半導体基板に設けられたトレンチであり、
前記トレンチを形成した後、前記レジスト膜を形成する前に、前記トレンチの内周にキャパシタ誘電膜を形成する工程と、前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、前記ストレージノード電極および前記キャパシタ誘電膜をエッチバックする工程と、前記トレンチ内の上部内壁にカラー酸化膜を形成する工程とを具備し
前記レジスト膜をリセスした後に、前記カラー酸化膜をエッチバックする工程を具備することを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記凹部は、下地としての層間絶縁膜に形成されたホールであり、前記レジスト膜は下層レジスト膜であり、
前記下層レジスト膜をリセス後、前記層間絶縁膜上に反射防止膜および上層レジスト膜を順次形成する工程と、前記下層レジスト膜に達するように前記層間絶縁膜、前記反射防止膜および前記上層レジスト膜に配線溝を形成する工程と、前記下層レジスト膜、前記反 射防止膜および前記上層レジスト膜を除去する工程と、前記ホールおよび前記配線溝に導電性材料を埋め込む工程とを具備することを特徴とする請求項５に記載の半導体装置の製造方法。 - 半導体基板上に堆積された絶縁膜にホールを形成する工程、
前記絶縁膜の全面に第１のレジスト膜を形成する工程、
前記第１のレジスト膜を請求項１ないし４のいずれか１項に記載の方法により化学的機械的に研磨して、前記ホール内に前記第１のレジスト膜を選択的に埋め込む工程、
前記化学的機械的研磨後の前記第１のレジスト膜上に第２のレジスト膜を形成する工程、
前記第２のレジスト膜上に中間層を形成する工程、
前記中間層の上に第３のレジスト膜を形成する工程、および
前記第３のレジスト膜をパターン露光する工程
を具備することを特徴とする半導体装置の製造方法。 - 前記第２のレジスト膜を形成した後、３００℃以上３５０℃以下の温度でベークする工程をさらに具備することを特徴とする請求項８に記載の半導体装置の製造方法。
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