CN1952782A - 用于形成特征定义的方法 - Google Patents

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Abstract

本发明提供一种通过如下操作处理衬底的方法：在所述衬底的表面上沉积负性掩模材料；将所述负性掩模材料刻蚀到所述衬底表面，以形成负性掩模特征定义；在所述负性掩模特征定义中沉积抗蚀剂材料；抛光所述抗蚀剂材料，以暴露所述负性掩模材料；以及刻蚀所述负性掩模材料，以在所述抗蚀剂材料中形成特征定义。

Description

用于形成特征定义的方法
技术领域
本发明涉及集成电路的制造，并涉及用于在衬底表面上形成特征定义的方法。
背景技术
自从在几十年前第一次引入半导体器件以来，这样的半导体器件的几何的尺寸已经极大地减小了。从那以后，集成电路一般遵循两年/尺寸减半规则(通常称为摩尔定律)，这意味着芯片上安装的器件的数量每两年翻一番。现在的制造设备常规上制造具有0.35μm甚至0.18μm特征尺寸的器件，并且下一代的设备将制造具有甚至更小特征尺寸的器件。此外，随着特征尺寸变得更小，高宽比，或者说特征的深度和特征的宽度之间的比值，也不断增大，使得现在要求制造工艺将材料沉积在具有约100∶1或者更大的高宽比的特征中。
传统地，具有约10∶1或者类似大小的宽高比的特征通过如下方法来制造：在电介质材料上沉积抗蚀材料，然后刻蚀电介质层以形成用于创建特征(feature)的特征定义(feature definition)。但是，已经发现抗蚀材料具有有限的对于电介质材料的刻蚀选择性。选择性是抗蚀材料与电介质材料的去除速率的比值。如果抗蚀材料没有足够的选择性，则抗蚀材料可能被过刻蚀，并且回过头来，被刻蚀的下方特征的尺寸可能被过刻蚀。例如，0.18μm特征可能被形成为具有0.24μm的宽度，并且变得不再适用于其所预期的目的。错误形成的特征尺寸可能导致存在随后的器件失效的问题的特征。
一种用于提高刻蚀选择性的方案为在光致抗蚀剂和下方的电介质材料之间形成硬掩模材料。硬掩模由光致抗蚀剂图案化，并且硬掩模用于在电介质材料的刻蚀工艺过程中提供所期望的选择性。但是，当前的硬掩模材料可能不具备形成具有100∶1或者更大的高宽比的特征的选择性。此外，从抗蚀材料转移到硬掩模再到电介质材料的图案可能被错误翻印，导致不希望的特征定义。此外，因为特征形成需要额外的步骤，所以硬掩模的使用增加了生产时间和成本。
因此，仍然存在对于沉积和图案化电介质材料来形成特征的改进方法和材料的需要。
发明内容
本发明的实施例一般地提供用于在衬底表面上形成特征定义的方法。
本发明的实施例一般地提供用于处理衬底的方法，包括：在所述衬底的表面上沉积负性掩模材料；在所述负性掩模材料上沉积抗蚀材料；图案化所述抗蚀材料以暴露所述负性掩模材料；刻蚀所述暴露的负性掩模材料，以形成负性掩模特征定义；去除所述抗蚀材料；在所述负性掩模特征定义中和在所述负性掩模材料上沉积抗蚀剂材料；抛光所述抗蚀剂材料，以暴露所述负性掩模材料；以及刻蚀所述负性掩模材料，以在所述抗蚀剂材料中形成特征定义。
本发明的另一个实施例一般地提供用于处理衬底的方法，包括：在所述衬底上沉积阻挡层；在所述阻挡层上沉积第一负性掩模材料；在所述负性掩模材料上沉积第一抗蚀材料；图案化所述第一抗蚀材料以暴露所述第一负性掩模材料；刻蚀所述暴露的第一负性掩模材料，以形成第一负性掩模特征定义；去除所述第一抗蚀材料；在所述负性掩模特征定义中和在所述第一负性掩模材料上沉积第一抗蚀剂材料；抛光所述第一抗蚀剂材料，以暴露所述第一负性掩模材料；刻蚀所述第一负性掩模材料，以在所述第一抗蚀剂材料中形成特征定义。所述方法还包括：在所述负性掩模材料和所述抗蚀剂材料上沉积第二负性掩模材料；在所述第二负性掩模材料上沉积第二抗蚀材料；图案化所述第二抗蚀材料；将暴露的第二负性掩模材料刻蚀到所述衬底表面，以形成第二负性掩模特征定义；去除所述抗蚀材料；在所述第二负性掩模特征定义中沉积第二抗蚀剂材料；抛光所述第二抗蚀剂材料，以暴露所述第二负性掩模材料；以及刻蚀所述第一负性掩模材料和所述第二负性掩模材料，以在所述第一抗蚀剂材料和所述第二抗蚀剂材料中形成特征定义。
本发明的另一个实施例一般地提供用于处理衬底的方法，包括：在所述衬底的表面上沉积负性掩模材料；在所述负性掩模材料上沉积抗蚀材料；图案化所述抗蚀材料以暴露所述负性掩模材料；刻蚀所述暴露的负性掩模材料，以形成负性掩模特征定义；去除所述抗蚀材料；在所述负性掩模特征定义中和在所述负性掩模材料上沉积抗蚀剂材料；抛光所述抗蚀剂材料，以暴露所述负性掩模材料；刻蚀所述负性掩模材料，以在所述抗蚀剂材料中形成特征定义；以及图案化所述衬底。
附图说明
作为可以详细理解本发明的上述特征的方式，可以参考实施例对在上面简要说明的本发明进行的更具体描述，其中的一些实施例图示于附图中。
但是，应该注意，附图仅仅图示了本发明的典型实施例，因此不应认为是限制其范围，因为本发明可以允许其他等效实施例。
图1是本发明的镶嵌形成工序的一个实施例的流程图；
图2是本发明的镶嵌形成工序的另一个实施例的流程图；
图3-10是示出了本发明的镶嵌形成工序的一个实施例的剖视图；
图11-16是示出了本发明的镶嵌形成工序的另一个实施例的剖视图；和
图17是本发明的处理工序的一个实施例的流程图。
为了便于理解，只要可能的话，使用了相同的标号来指代多个图中共用的相同的元件。应该想到，在没有进行额外描述的情况下，一个实施例的元件和/或工艺步骤可以被有利地包含到其它的实施例中。
具体实施方式
除非另有进一步的定义，在本文中所使用的术语和短语应该具有本领域技术人员所理解的普通的和惯用的含义。
在本文中所使用的术语“原位”应该被宽泛地解释并且包括但不限于：在一个给定的室中，诸如在一个等离子体室中，或者在一个系统中，诸如在集成组合工具装置中，不将材料暴露于间隔污染环境(诸如破坏工艺步骤之间或者工具内的室的真空)。与将衬底重新放置到其它处理室或者区域相比，原位工艺通常使得工艺时间和可能的污染最小化。
在本文中所使用的术语“衬底”一般是指在其上进行膜处理的任何衬底或者形成在衬底上的材料表面。例如，根据应用，其上可以进行处理的衬底包括如下材料，诸如硅、氧化硅、应变硅、绝缘体上硅(SOI)、掺碳氧化硅、氮化硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石，以及任何其它材料，诸如金属、金属氮化物、金属合金、以及其它导电材料。衬底表面上的阻挡层、金属或者金属氮化物包括钛、氮化钛、氮化钨、钽和氮化钽。衬底可以具有各种尺寸，诸如200nm或者300nm直径的晶片，以及矩形或者方形的边。本发明的实施例可用于其上的衬底包括但不限于，半导体晶片，诸如结晶硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、硅锗、掺杂或者未掺杂多晶硅、掺杂或者未掺杂硅晶片和图案化或者未图案化晶片。
在本文中所使用的术语“化学机械抛光”应该被宽泛地解释，并且包括但不限于：使用化学活性和机械活性，或者同时应用化学活性和机械活性，来平坦化衬底的表面。
在本文中所使用的术语“电化学机械抛光(Ecmp)”应该被宽泛地解释，并且包括当不限于：通过应用电化学活性、机械活性和化学活性，或者同时应用电化学、化学和/或机械活性的组合从衬底表面去除材料，来平坦化衬底。
本文所述的发明的多个方面涉及用于通过沉积和刻蚀负性掩模材料形成特征定义的方法，特征定义诸如为镶嵌和双镶嵌特征。虽然针对镶嵌特征描述了工艺，但是本发明也包括形成可能要求大的高宽比(即约30∶1或者更大的高宽比)的其它半导体结构，例如，通过本文所描述的工艺可以形成大高宽比DRAM结构。
本文所述的工艺优选在适用于电介质材料沉积的处理室中执行(该沉积可以是通过包括施加RF功率的工艺进行的)，所述处理室诸如是DxZTM化学气相沉积室或者300mm ProducerTM双沉积站处理室，这两者都可以从加利福尼亚Santa Clara的应用材料公司商购。可以用于本文的工艺的CVD反应器的实例在1991年3月19日授予Wang等并且转让给了本发明的受让人(应用材料公司)的题为“A Thermal CVD/PECVD Reactor andUse for Thermal Chemical Vapor of Silicon Dioxide and In-situMulti-step Planarized Process”的美国专利5000113中有描述。在本实验中，使用ProducerTM沉积室。本文所描述的刻蚀工艺优选在适用于在施加RF功率的同时化学刻蚀所沉积的材料的处理室中进行，诸如DPSTM刻蚀室、或者EnablerTM刻蚀系统或者SuperTM刻蚀系统，这些都可从加利福尼亚Santa Clara的应用材料公司商购。
双镶嵌结构的沉积
根据本发明制作的包括本文所述的负性掩模材料和抗蚀剂材料的镶嵌结构的一个实施例被依次示意性地描绘于图1和图3-10中。图3-10是已经进行了图1的流程图的步骤100-195的衬底的剖视图。图1的流程图被提供用于说明的目的，而不应被解释为对本发明的范围的限制。
衬底300在图1的步骤100中被提供，并且如图3所示。诸如基于碳化硅的阻挡层之类的任选的阻挡层310被沉积在衬底的表面305上。衬底表面包括导电特征307，该导电特征307沉积在掺杂硅衬底中或者沉积在诸如玻璃、热氧化物、石英的材料或者其它常用于半导体制造的材料中。导电特征307可以是在先沉积的镶嵌结构或者晶体管的导电部件。导电特征307可以包括导电材料，诸如多晶硅或者诸如铜、钨的难熔金属，以及用于形成半导体器件的其它难熔金属。
衬底阻挡层310被保形地沉积在衬底305上，以防止材料进入到衬底305中的层间扩散。阻挡层310也可以充当刻蚀停止层，以在刻蚀和去除可能沉积在其上的后续层的过程中保护衬底。阻挡层310可以包括电介质阻挡材料，其包括氮化硅或者低介电常数(低k)电介质材料(诸如基于碳化硅的材料)。碳化硅材料可以包括碳化硅、掺氮碳化硅材料、含氧的碳化硅层、和/或含苯基的碳化硅材料。阻挡层310还可以掺杂硼、磷或其组合。
或者，阻挡层310可以包括双层材料，诸如含氮的碳化硅材料层紧接无氮的碳化硅材料层。含氮的碳化硅材料和无氮的碳化硅材料可以原位沉积。阻挡层310可以在沉积之后进行等离子体处理或者经过电子束处理。等离子体处理可以与阻挡层310材料的沉积原位地进行。
在步骤110，负性掩模材料层312被沉积在阻挡层310上，如图1所示。根据所制造的结构的大小，负性掩模材料可以被沉积到约1000-约15000埃之间的厚度。合适的负性掩模材料是可以使用常规的电介质干法刻蚀或者等离子体刻蚀技术刻蚀的材料。理想的负性掩模材料包括如下的材料：其可以使用常规的等离子体刻蚀工艺来刻蚀，不被随后的沉积工艺所去除或者损坏，并且耐抛光。合适的负性掩模材料的实例包括多晶硅、无定型硅、氮化硅、本文所描述的碳化硅、无定型碳、低聚合材料(诸如聚对二甲苯Parylene)、氧化物(包括氧化硅和掺碳氧化硅，诸如可从加利福尼亚Santa Clara的应用材料公司商购的Black DiamondTM电介质材料)、或者低k旋涂玻璃(诸如未掺杂的硅玻璃(USG)或者掺氟硅玻璃(FSG))或其组合。用于负性掩模材料层312的电介质材料的实例和用于沉积该电介质材料的方法在2001年9月11日授权的题为“CVD PlasmaAssisted Low Dielectric Constant Films”的美国专利No.6287990中有更充分的描述，该美国专利通过引用被包含于此，只要其与本说明书和权利要求不冲突。
负性掩模材料层312随后可以通过等离子体工艺或者电子束技术来处理，以去除污染物并且使得负性掩模材料层312的表面致密化。或者，负性掩模材料层312可以包括一层或者多层电介质材料，其中布置有一层或者多层电介质材料刻蚀停止层或者阻挡层，以帮助形成和定义双镶嵌定义。
如图3所示，诸如光致抗蚀剂材料之类的抗蚀材料314随后被沉积在负性掩模材料层312上，并且抗蚀材料优选使用常规的光刻工艺在步骤120被图案化，以定义负性掩模特征定义的水平分量316。抗蚀材料314可以包括本领域公知的材料，例如，诸如UV-5(可从Massachusetts州Marlborough的Shipley Company Inc.商购)之类的高活化能光致抗蚀剂，或者用于电子束图案化技术的电子束(e束)抗蚀剂。
然后在步骤130使用反应离子刻蚀或者其它常规的刻蚀技术刻蚀负性掩模材料312，以定义负性掩模特征定义318，如图4所示。刻蚀诸如氧化硅的合适负性掩模材料的实例在1998年12月1日授权的题为“MethodFor Etching Dielectric Layers With High Selectivity And LowMicroloading”的美国专利No.5843847中有更充分地描述，该美国专利被转让给应用材料公司，并且通过引用被包含于此，只要其与本发明不冲突。图案化负性掩模材料312的一个实例是使用EnablerTM刻蚀系统执行的。室压强保持在20mTorr，O2的流率被保持在80sccm，C4F6的流率被保持在80sccm，氩的流率被保持在600sccm，并且通过施加具有约1900W到2500W之间的功率水平的RF电压产生等离子体。在步骤140，利用氧剥离或者其它合适的工艺去除任何抗蚀材料314或者用于图案化负性掩模材料312的其它材料。
然后在步骤150，抗蚀剂材料320被沉积在衬底300上，以填充负性掩模特征定义318，如图5所示。抗蚀剂材料可以包括陶瓷材料，该陶瓷材料包括氧化铝、碳化铝或者其组合。抗蚀剂材料一般耐等离子体刻蚀工艺，等离子体刻蚀工艺也被称为干法刻蚀工艺，其利用等离子体增强工艺使用刻蚀气体从衬底表面刻蚀材料。理想的抗蚀剂材料是耐等离子体刻蚀工艺的材料，其不被随后的沉积工艺去除或者损坏，并且可以使用常规的抛光技术(诸如化学机械抛光)抛光。其它的抗蚀剂材料包括：碳化物，诸如碳化铝、碳化钛、碳化锆、和碳化钽；氧化物，诸如氧化铝、氧化铪、氧化锆、氧化镧、氧化钇；氮化物，诸如氮化铝、氮化镧、氮化钽、和氮化锆；贵金属，诸如金、银、铂；以及其它金属，诸如铅和钛。
然后在步骤160，抗蚀剂材料320被抛光以暴露下方的负性掩模材料312，如图6所示。抛光工艺可以是本领域已知用于去除这样的材料的任何常规的化学机械抛光工艺，或者如果可以的话是电化学机械抛光工艺。
然后在步骤170，使用诸如本文在步骤130所描述的反应离子刻蚀或者其它常规的刻蚀技术，刻蚀残留的负性掩模材料312，以将其从衬底去除并定义抗蚀剂材料特征定义321，如图7所示。去除负性掩模材料312的一个实例是使用Applied Centura eMax Etch系统执行的。室压强保持在100mTorr，CF4的流率被保持在60sccm，CHF3的流率被保持在90sccm，氩的流率被保持在600sccm，并且通过施加具有约3000W的功率水平的RF电压产生等离子体。任选的阻挡层310也可以被刻蚀，以暴露下方的布置在衬底中的导电特征307。
任选地，然后在步骤180，衬底可以被暴露于反应预清洁工艺，以去除定义321中和衬底表面上的一些氧化物和其它污染物，诸如刻蚀残余和金属污染物，这些氧化物和其它污染物可能干扰后续的层沉积。反应预清洁工艺的一个实例包括，以0.03W/cm2到约3.2W/cm2之间的功率密度，或者以对于200mm衬底约10W到1000W之间的功率水平，将衬底表面暴露于等离子体，该等离子体优选包括氨气、氢气和/或诸如氩的惰性气体，并且在反应清洁工艺期间，处理室保持在约20Torr或者更小的压强下，并且衬底温度为约450℃或者更小。本文所描述的反应预清洁可以用于去除形成在诸如导电阻挡层和导电材料层之类的金属层上的氧化物，以及形成在抗蚀剂材料中的氧化物。
在步骤190，包括阻挡层322的导电填充材料被沉积在特征定义321的暴露表面上，并且导电材料层324被沉积在阻挡层322上，如图8所示。阻挡层322被沉积在特征定义321的暴露表面上，以防止诸如铜到周围电介质材料中的迁移之类的层间扩散，并且改善抗蚀剂材料320和随后沉积的层(诸如导电材料层324)之间的粘附。阻挡层322可以通过热或者等离子体增强化学气相沉积工艺来形成，或者，通过物理气相沉积工艺(诸如电离金属等离子体物理气相沉积工艺(IMP-PVD))来沉积。优选地，阻挡层322包括选自由钛、氮化钛、氮化硅钛、氮化钨、氮化硅钨、钽、氮化钽、氮化硅钽、铌、氮化铌、钒、氮化钒、钌、氮化钌及其组合构成的组中的材料。
导电材料层324被沉积以填充特征定义321的至少一部分，且优选被沉积来填充特征定义321，并且可以在衬底上被沉积到数埃的厚度，称为过载，以确保对特征定义321的填充。或者，导电材料层324包括填充特征定义321的至少一部分的导电金属的晶种层以及晶种层上的后续金属填充层。导电材料层324优选包括铜或者铝，并且可以掺杂磷和/或硼，以改善沉积。可以通过化学气相沉积(CVD)技术、物理沉积(PVD)技术(诸如电离金属等离子体(IMP)PVD)、电镀、无电沉积、蒸镀沉积、或者本领域公知的任何其它工艺来沉积导电材料层324。优选地，导电材料层324包括铜，并且使用电镀技术来沉积。示例性的电镀方法在题为“Electro Deposition Chemistry”的2000年9月5日授权的美国专利No.6113771中有描述，该专利被转让给应用材料公司，并且通过引用被包含于此，只要其不与本发明冲突。
在步骤195，沉积的阻挡层和导电材料可以通过如下方式被进一步处理：通过化学机械抛光工艺或者电化学机械抛光工艺平坦化特征定义321的顶部，以暴露抗蚀剂材料320并且形成特征326，如图9所示。电化学抛光工艺的实例在2003年9月25日公布的共同待决的美国专利申请公布No.2003/0178320中有描述，该美国专利申请被转让给应用材料公司，并且通过引用被包含于此，只要其与本发明不冲突。
钝化层328(诸如用于阻挡层310的电介质阻挡材料)可以被沉积在经平坦化的衬底表面的上方，如图10所示。
具有牺牲电介质材料的双镶嵌结构的沉积
在镶嵌结构的另一个实施例中，可以利用本文所描述的负性掩模材料和抗蚀剂材料形成双镶嵌结构。在图2和图11-16中部分地示意性地描述了该工艺。图11-16是其上执行了图2的流程图的步骤200-290的衬底的剖视图。图2的流程图被提供用于说明的目的，而不应被解释为对本
发明的范围的限制。
衬底是在步骤100-160预制的，如图6所示。任选的阻挡层/刻蚀停止层330被沉积在衬底的负性掩模材料312和抗蚀剂材料320上。在步骤200，第二负性掩模材料332被沉积在阻挡层/刻蚀停止层330上，并且在步骤210，第二抗蚀材料334被沉积并图案化，以指定第二特征定义或者沟槽水平特征定义336的宽度，如图11所示。阻挡层/刻蚀停止层可以包括与阻挡层310相同的材料，诸如基于碳化硅的阻挡层，或者包括诸如氮化硅的另一种材料。第二负性掩模材料层332可以以与本文所描述的负性掩模材料312相同的方式和相同的材料来沉积。第二抗蚀材料334可以包括与抗蚀材料314相同的材料，并且用相同的常规光刻工艺进行图案化。
然后在步骤220，使用反应离子刻蚀或者其它的常规刻蚀技术刻蚀负性掩模材料332，以定义负性掩模特征定义338，如图12所示。负性掩模材料332可以通过与用于负性掩模材料312刻蚀工艺的相同或者相似的刻蚀工艺来刻蚀。在步骤230，利用氧剥离或者其它合适的工艺，去除任何第二抗蚀材料334或者用于图案化负性掩模材料332的其它材料。
然后在步骤240，将第二抗蚀剂材料340沉积在衬底300上，以填充在负性掩模特征定义338中，如图13所示。第二抗蚀剂材料可以包括与用于抗蚀剂材料320相同的抗蚀剂材料。
然后在步骤250，将抗蚀剂材料340抛光，以暴露下方的第二负性掩模材料332，如图14所示。抛光工艺可以是任何常规的化学机械抛光工艺，或者是本领域已知用于去除这样的材料的电化学机械抛光工艺，并且可以是与用于步骤160的相同的抛光工艺。
然后在步骤260，使用反应离子刻蚀或者其它的常规刻蚀技术(诸如本文在步骤170所述的)来刻蚀负性掩模材料312和第二负性掩模材料332，以将其从衬底去除，并且定义抗蚀剂材料负性掩模特征定义342，如图15所示。任选地，然后在步骤270，可以将衬底暴露于反应预清洁工艺，以去除定义342中的一些氧化物和其它污染物(诸如刻蚀残余和金属污染物)，如本文在步骤180所述。
在步骤280，包括阻挡层344和之后的导电材料层346的导电填充材料被沉积在特征定义342的暴露表面上，以形成导电材料特征。阻挡层344和导电材料层346可以包括与本文中针对阻挡层322和导电材料324所述的相同的材料。
在步骤290，沉积的阻挡层344和导电材料层346可以通过如下方式被进一步处理：通过化学机械抛光工艺或者电化学机械抛光工艺平坦化特征定义342的顶部，以暴露抗蚀剂材料340并且形成导电材料特征，如图16所示。电化学抛光工艺的实例在2003年9月25日公布的共同待决的美国专利申请公布No.2003/0178320中有描述，该美国专利申请被转让给应用材料公司，并且通过引用被包含于此，只要其与本发明不冲突。
诸如用于阻挡层310或330的电介质阻挡材料之类的钝化层(没有示出)可以被沉积在经平坦化的衬底表面的上方。
抗蚀剂掩模作为选择性干法刻蚀硬掩模的用途
在另一个实施例中，如本文所描述的抗蚀剂材料可以被用作高选择性的干法刻蚀硬掩模。在图17的流程图中描绘了该工艺。图17的流程图被提供用于说明的目的，而不应被解释为对本发明的范围的限制。
衬底是在步骤100-170预制的。在刻蚀负性掩模材料以形成抗蚀剂材料特征定义之后，在步骤1700，抗蚀剂材料特征定义被用作硬掩模，允许选择性去除衬底上的下方材料。硬掩模提供约100∶1或者更大的选择性，或者说衬底材料对抗蚀剂材料的去除速率比。抗蚀剂材料的减小的去除速率允许有效的导电材料刻蚀，而不会损失那些用于定义被刻蚀到衬底材料中的特征的定义的抗蚀剂材料。可以通过诸如任何常规的化学机械抛光工艺或者本领域已知用于去除这样的材料的电化学机械抛光工艺来去除硬掩模。
虽然上面所述的涉及本发明的优选实施例，但是可以设计本发明的其它和更多的实施例，而不偏离本发明的基本范围，本发明的保护范围由所附权利要求确定。

Claims (27)

1.一种处理衬底的方法，包括：
在所述衬底的表面上沉积负性掩模材料；
在所述负性掩模材料上沉积抗蚀材料；
图案化所述抗蚀材料以暴露所述负性掩模材料；
刻蚀所述暴露的负性掩模材料，以形成负性掩模特征定义；
去除所述抗蚀材料；
在所述负性掩模特征定义中和在所述负性掩模材料上沉积抗蚀剂材料；
抛光所述抗蚀剂材料，以暴露所述负性掩模材料；以及
刻蚀所述负性掩模材料，以在所述抗蚀剂材料中形成特征定义。
2.如权利要求1所述的方法，其中，所述负性掩模材料选自由多晶硅、碳化硅、无定型硅、氮化硅、无定型碳、聚对二甲苯、氧化硅、掺碳氧化硅，未掺杂的硅玻璃、掺氟硅玻璃及其组合构成的组。
3.如权利要求1所述的方法，其中，所述抗蚀剂材料包括陶瓷材料。
4.如权利要求3所述的方法，其中，所述陶瓷材料选自由氧化铝、碳化铝及其组合构成的组。
5.如权利要求1所述的方法，所述衬底的表面包括形成在电介质材料中的导电特征。
6.如权利要求1所述的方法，还包括在所述沉积所述负性掩模材料的操作之前，在所述衬底表面上沉积电介质阻挡层。
7.如权利要求1所述的方法，还包括：
在所述抗蚀剂材料特征定义中沉积填充材料；以及
抛光所述填充材料，以暴露所述抗蚀剂材料。
8.如权利要求7所述的方法，其中，所述沉积所述填充材料的操作包括：
沉积阻挡层材料；以及
在其上沉积导电材料层。
9.如权利要求8所述的方法，其中，所述阻挡层材料选自由钛、氮化钛、氮化硅钛、氮化钨、氮化硅钨、钽、氮化钽、氮化硅钽、铌、氮化铌、钒、氮化钒、钌、氮化钌及其组合构成的组，所述导电材料包括铜或者钨。
10.如权利要求8所述的方法，其中，所述抛光所述填充材料的操作包括在一个或者多个处理步骤中抛光所述导电材料和所述阻挡层，以暴露所述抗蚀剂材料。
11.如权利要求10所述的方法，其中，在所述抛光所述填充材料的操作中包括以一个或者多个步骤使用化学机械抛光技术、电化学机械抛光技术、或其组合进行抛光。
12.如权利要求1所述的方法，其中，所述填充材料包含多晶硅。
13.如权利要求1所述的方法，其中，所述负性掩模材料具有约100∶1或者更大的负性掩模材料对抗蚀剂材料的刻蚀选择性。
14.如权利要求1所述的方法，还包括在刻蚀所述负性掩模材料以在所述抗蚀剂材料中形成特征定义之后，图案化所述衬底。
15.如权利要求1所述的方法，还包括：
在所述负性掩模材料和所述抗蚀剂材料上沉积第二负性掩模材料；
在所述第二负性掩模材料上沉积第二抗蚀材料；
图案化所述第二抗蚀材料；
将暴露的第二负性掩模材料刻蚀到所述衬底表面，以形成第二负性掩模特征定义；
去除所述抗蚀材料；
在所述第二负性掩模特征定义中沉积第二抗蚀剂材料；
抛光所述第二抗蚀剂材料，以暴露所述第二负性掩模材料；以及
刻蚀所述第一负性掩模材料和所述第二负性掩模材料，以在所述第一抗蚀剂材料和所述第二抗蚀剂材料中形成特征定义。
16.如权利要求15所述的方法，其中，所述负性掩模材料和所述第二负性掩模材料是相同的材料。
17.如权利要求15所述的方法，其中，所述第二负性掩模特征定义比所述第一负性掩模特征定义更宽。
18.如权利要求15所述的方法，其中，所述抗蚀剂材料和所述第二抗蚀剂材料是相同的材料。
19.如权利要求1所述的方法，还包括在刻蚀所述负性掩模材料以形成特征定义之后，将衬底表面暴露于等离子体。
20.一种处理衬底的方法，包括：
在所述衬底上沉积阻挡层；
在所述阻挡层上沉积第一负性掩模材料；
在所述负性掩模材料上沉积第一抗蚀材料；
图案化所述第一抗蚀材料以暴露所述第一负性掩模材料；
刻蚀所述暴露的第一负性掩模材料，以形成第一负性掩模特征定义；
去除所述第一抗蚀材料；
在所述负性掩模特征定义中和在所述第一负性掩模材料上沉积第一抗蚀剂材料；
抛光所述第一抗蚀剂材料，以暴露所述第一负性掩模材料；
刻蚀所述第一负性掩模材料，以在所述抗蚀剂材料中形成特征定义；
在所述负性掩模材料和所述抗蚀剂材料上沉积第二负性掩模材料；
在所述第二负性掩模材料上沉积第二抗蚀材料；
图案化所述第二抗蚀材料；
将暴露的第二负性掩模材料刻蚀到所述衬底表面，以形成第二负性掩模特征定义；
去除所述抗蚀材料；
在所述第二负性掩模特征定义中沉积第二抗蚀剂材料；
抛光所述第二抗蚀剂材料，以暴露所述第二负性掩模材料；以及
刻蚀所述第一负性掩模材料和所述第二负性掩模材料，以在所述第一抗蚀剂材料和所述第二抗蚀剂材料中形成特征定义。
21.如权利要求20所述的方法，其中，所述负性掩模材料包括多晶硅、碳化硅、无定型硅、氮化硅、无定型碳、聚对二甲苯、氧化硅、掺碳氧化硅，未掺杂的硅玻璃、掺氟硅玻璃或其组合。
22.如权利要求20所述的方法，其中，所述抗蚀剂材料包括陶瓷材料。
23.如权利要求22所述的方法，其中，所述陶瓷材料选自由氧化铝、碳化铝及其组合构成的组。
24.如权利要求20所述的方法，其中，所述第一负性掩模材料和所述第二负性掩模材料是相同的材料。
25.如权利要求20所述的方法，其中，所述第二负性掩模特征定义比所述第一负性掩模特征定义更宽。
26.如权利要求20所述的方法，其中，所述抗蚀剂材料和所述第二抗蚀剂材料是相同的材料。
27.如权利要求20所述的方法，还包括在所述负性掩模材料和所述抗蚀剂材料上沉积第二负性掩模材料之前，在所述衬底的所述负性掩模材料和所述抗蚀剂材料上沉积第二阻挡层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101889332B (zh) * 2007-12-17 2012-06-27 日矿金属株式会社 基板和其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090102881A1 (en) * 2007-10-17 2009-04-23 Mvm Technologies, Inc. Surface Metallization Of Metal Oxide Pre-Ceramic
WO2009078254A1 (ja) * 2007-12-17 2009-06-25 Nippon Mining & Metals Co., Ltd. 基板、及びその製造方法
US20090320755A1 (en) * 2008-06-25 2009-12-31 Jian Liu Arrangement for coating a crystalline silicon solar cell with an antireflection/passivation layer

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4289574A (en) * 1979-04-30 1981-09-15 Fairchild Camera & Instrument Corp. Process for patterning metal connections on a semiconductor structure by using an aluminum oxide etch resistant layer
US5759913A (en) * 1996-06-05 1998-06-02 Advanced Micro Devices, Inc. Method of formation of an air gap within a semiconductor dielectric by solvent desorption
US5814555A (en) * 1996-06-05 1998-09-29 Advanced Micro Devices, Inc. Interlevel dielectric with air gaps to lessen capacitive coupling
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US6576976B2 (en) * 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
US6027861A (en) * 1998-03-20 2000-02-22 Taiwan Semiconductor Manufacturing Company VLSIC patterning process
TW389988B (en) * 1998-05-22 2000-05-11 United Microelectronics Corp Method for forming metal interconnect in dielectric layer with low dielectric constant
US6130151A (en) * 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
US6329118B1 (en) * 1999-06-21 2001-12-11 Intel Corporation Method for patterning dual damascene interconnects using a sacrificial light absorbing material
US6090698A (en) * 1999-07-23 2000-07-18 United Microelectronics Corp Fabrication method for an insulation structure having a low dielectric constant
US6252290B1 (en) * 1999-10-25 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to form, and structure of, a dual damascene interconnect device
US7427526B2 (en) * 1999-12-20 2008-09-23 The Penn State Research Foundation Deposited thin films and their use in separation and sacrificial layer applications
JP2002050571A (ja) * 2000-05-02 2002-02-15 Shipley Co Llc 適合化処理
US20020149085A1 (en) * 2000-07-24 2002-10-17 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US6753258B1 (en) * 2000-11-03 2004-06-22 Applied Materials Inc. Integration scheme for dual damascene structure
TW462122B (en) * 2000-12-18 2001-11-01 United Microelectronics Corp Air gap semiconductor structure and the manufacturing method thereof
TW476135B (en) * 2001-01-09 2002-02-11 United Microelectronics Corp Manufacture of semiconductor with air gap
US6403461B1 (en) * 2001-07-25 2002-06-11 Chartered Semiconductor Manufacturing Ltd. Method to reduce capacitance between metal lines
US6541397B1 (en) * 2002-03-29 2003-04-01 Applied Materials, Inc. Removable amorphous carbon CMP stop
US6780753B2 (en) * 2002-05-31 2004-08-24 Applied Materials Inc. Airgap for semiconductor devices
US7115534B2 (en) * 2003-05-19 2006-10-03 Applied Materials, Inc. Dielectric materials to prevent photoresist poisoning

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101889332B (zh) * 2007-12-17 2012-06-27 日矿金属株式会社 基板和其制造方法

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