KR100371591B1 - 금속화후 화학적 기계적 폴리싱 유전체 에칭 - Google Patents

금속화후 화학적 기계적 폴리싱 유전체 에칭 Download PDF

Info

Publication number
KR100371591B1
KR100371591B1 KR10-2000-0064520A KR20000064520A KR100371591B1 KR 100371591 B1 KR100371591 B1 KR 100371591B1 KR 20000064520 A KR20000064520 A KR 20000064520A KR 100371591 B1 KR100371591 B1 KR 100371591B1
Authority
KR
South Korea
Prior art keywords
layer
dielectric
dielectric layer
metallization
liner
Prior art date
Application number
KR10-2000-0064520A
Other languages
English (en)
Other versions
KR20010051368A (ko
Inventor
달톤티모씨제이
허멜존피
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20010051368A publication Critical patent/KR20010051368A/ko
Application granted granted Critical
Publication of KR100371591B1 publication Critical patent/KR100371591B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 절연층 내에서 전도층과 관련된 라이너층에 손상을 입힘이 없이 절연층을 에칭하는 방법에 관한 것이다. 반도체 기판 상에 유전체층이 증착되고, 그 후에 패턴화된다. 다음에, 패턴화된 유전체 내에 라이너층과 전도층이 증착된다. 전도층이 화학적 기계적 폴리싱에 의해 평탄화된 후에, 전도층 상에 패시베이션층이 증착되고, 동시에 아래에 놓인 전도층 및 라이너층을 손상시키지 않는 공정을 통해 유전체층을 에칭한다. 절연층은 실리콘 디옥사이드와 같은 유전체인 것이 좋으며, 라이너층은 탄탈, 질화 탄탈 또는 이들 둘의 조합인 것이 좋다. 패시베이션층은 바람직하게는 다양한 화학적 형태의 탄소와 불소의 결합체로 이루어진다. 전도층은 바람직하게는 구리로 이루어진다. 동시에 패시베이션층을 형성하고 유전체층을 에칭하는 방법, 아래에 놓인 전도층 및 라이너층을 손상시킴이 없이 패시베이션층을 제거하는 방법이 제공된다.

Description

금속화후 화학적 기계적 폴리싱 유전체 에칭{POST METALIZATION CHEM-MECH POLISHING DIELECTRIC ETCH}
본 발명은 반도체 통합 회로 공정에 관한 것이며, 더욱 상세하게는 수정 형태의 상호 접속 구조 및 관련된 유전체 필름을 제조하고, 전도층을 손상시킴이 없이 유전체를 선별적으로 제거하는 방법에 관한 것이다.
반도체용 상호 접속 구조를 제조하는 것은 전통적으로, 유전체로서 이산화 실리콘(SiO2)을, 금속 전도 필름으로서 Al 또는 Cu를 사용하여 행해진다. 현재의 공정들은 이들 재료에 대하여 최적화된다. 그러나, 통합 회로의 속도를 증가시킬 수있는 감소된 유전율과 같은 더욱 장점적인 특성을 갖는 새로운 유전체가 유용하게 되고 있다. 그러나, 이들 새로운 유전체를 처리하는 공정은 아직 최적화되지 않았다.
저유전율(k) 재료를 처리하는 공정에서, 특히 저유전율(k) 재료를 화학적 기계적 폴리싱(CMP) 공정 도중에 부식으로부터 보호하기 위해서, 다양한 필름("공정 지원")이 사용된다. 이들 "공정 지원" 필름은 저유전율(k) 필름보다 높은 유전율을 가지며, 최종 구조에 남겨진다면, 최종 유효 유전율을 상승시키고 따라서 저유전율 절연체의 효과를 감쇠시키게 되는 것이다. 따라서, 이들 필름이 그 목적에 따라 역할을 다한 후에 이들이 제거되는 것이 바람직하다.
반응성 이온 에칭이 이들 유전체 필름을 제거하는 공지된 방법 중 하나이지만, 이는 에칭 공정 도중에 스퍼터링된 구리의 재증착에 의해 유전체 표면의 오염 또는, 노출된 구리의 스퍼터링이나 노출된 라이너의 제거를 야기한다. 또한, 플라즈마 공정에 노출됨으로 인해, 아래에 놓이는 보호되는 저유전율 유전체의 손상 또는 변형이 야기될 수도 있다. 현재의 구리 라이너 야금술을 사용하여, (이산화 실리콘 또는 질화 실리콘과 같은) "공정 지원" 필름의 에칭은 또한, 이들 라이너가 "공정 지원" 필름과 동일한 화학적 작용으로 에칭되므로, 이들 라이너 재료도 에칭하게 된다.
반도체 제조에 사용되는 공법으로서 플라즈마 에칭이 통상적으로 사용된다. 플라즈마 에칭은, 원하는 공급 가스 종류를 수용하는 적당한 리액터 용기 및 에칭하고자 하는 기판(전형적으로 Si 웨이퍼, GaAs 웨이퍼 또는 다른 유형의 기판)에전자기 에너지를 가하는 것으로 이루어진다. 공급 가스의 종류 및 그 공급 속도, 가해지는 전자기 에너지의 양 및, 리액터 용기의 구조에 대한 선택은, 특정 공정에 대한 특정 에칭 특성을 결정하는 작용을 함께 한다. 이들 특성은 상이한 재료의 에칭이 얼마나 신속히 그리고 균일하게 이루어지는가, 재료의 미세 구조(윤곽/형상)가 적시에 어떻게 이루어지는가를 포함한다. 에칭 공정은 물리적 스퍼터링, 자연적인 화학적 에칭 및 화학적 지원 스퍼터링과 같은 많은 동시적 에칭에 의해 이루어진다.
특정 재료를 에칭하는 데 있어서, 특정 공급 가스 또는 공급 가스 혼합물이 다른 공급 가스 또는 공급 가스 혼합물보다 더 양호하다는 것은 공지의 사실이다. 따라서, 당업자는 특정 문제를 해결하기 위한 더 적당한 특정 성분 종류를 포함하는 가스를 선택할 수 있다. 또한, 특정 임무를 수행하는 공급 가스의 선택은 자동적으로 이루어지는 것이 아니다. 대신에, 공급 가스 또는 혼합물 및 공급 속도는 에칭 공정 진행에서 많은 상충되는 인자를 조화시키도록 주의 깊게 선택된다.
에칭 공정에서 바람직한 동작 중 하나는 선별적인 에칭이다. 플라즈마 에칭은, 제거하고자 하는 하나 이상의 재료를 제거하면서 적소에 유지하고자 하는 하나 이상의 재료를 제거하지 않을 수 있는 에칭이다. 어떤 재료의 조합은 다른 재료에 대해 선별적으로 제거되어야 하는 하나의 재료를 쉽게 제공한다. 예를 들어, 유기성 폴리머가 산소 공급 가스를 함유하는 플라즈마를 사용하여 이산화 실리콘에 선별적으로 제거될 수 있다는 것을 알려져 있다. 다른 재료 조합은 선별적으로 에칭하는 데 더 많은 문제점을 제공한다. 이는 종종 하나의 재료를 에칭하는 공급 가스또는 혼합물이 다른 재료도 에칭하게 되기 때문에 발생된다.
통합 회로 장치의 구성 동안에, 전도성 재료가 3차원적으로 절연층 내에 위치되는 구조를 구성하는 것이 필요한 경우도 종종 있다. 또한, 이(또는 이들) 전도성 재료는 상호 연결되는 경우도 종종 있다. 성능 및 구성의 용이성과 같은 특정 이유로 인해서, 때때로 하나의 절연성 재료 내에 구조를 형성하고 그 후에 다른 절연성 재료로 대체시키는 것이 바람직하다. 이 경우에, 전도성 재료를 손상시키거나 저하시키거나 변질시킴이 없이 절연성 재료를 선별적으로 제거할 수 있는 것이 바람직하다.
특히, 절연성 재료가 이산화 실리콘, 질화 실리콘, 플루오르화 실리콘 가스, 도핑 처리되지 않은 실리콘 가스, 인함유 실리콘 유리, 보론-인함유 실리콘 유리 및, 화학량론적 또는 비화학량론적 형태의 관련 절연체와 같은 재료로부터 선택되는 재료로 된 구조가 형성될 수도 있다. 이 구조는 절연성 재료가, 전도성 금속(예를 들어 Cu, Al, W, Ag) 또는 전도성 반도체(예를 들어 적당한 불순물을 함유하는 Si, Ge, C)를 포함하는 전도층 및 그 관련 라이너층(이 라이너층은 종종 내화성 금속(Ta, Ti, W), 질화 내화성 금속(TaN, TiN, WN), 내화성 금속 합금(TaSiN) 또는 이들 재료의 조합임)을 포함하도록 공지의 방법으로 더 처리될 수도 있다. 절연 재료를 다른 재료로 대체시키기 위해, 전도층 또는 그 관련된 "라이너" 재료를 제거하거나 손상시키거나 저하시킴이 없이 절연체를 제거할 수 있는 에칭 공정을 갖는 것이 바람직하다. 잘못된 조건이 사용되면, 전도층 및 그 관련된 라이너층은 부식될 수 있으며, 전도체에는 작은 흠집이 남겨지게 된다.
이상의 내용을 살펴보면, 노출된 전도체 및 라이너 표면의 보호는 유전체 에칭 공정 동안에 플라즈마 발생 폴리머 필름의 증착에 의해서 이루어진다. 플라즈마 공정 화학 작용은 노출된 금속 표면 상에 보호성 필름을 증착하는 한편 제거 가능한 유전체 필름의 에칭을 허용하도록 선택된다. 이 보호 필름은 노출된 전도체 및 라이너 재료의 후속의 에칭 또는 스퍼터링을 방지하게 된다. 금속 표면 상의 폴리머 필름은 하향 유동 플라즈마 애셔(asher), 화학적 건식 에칭기, 저-비아스 반응성 이온 에칭기 또는 적당한 습식 공정과 같은, 노출된 반도체 표면을 손상시키지 않는 공법에 의해서 후속 공정 단계에서 제거될 수 있다.
희생용 유전체 필름이 정지점(endpoint)까지 에칭될 때, (존재한다면) 노출된 아래층 저유전율(k) 필름 상에 증착된 보호 필름은 이 아래층 유전체의 플라즈마 변형을 방지하게 된다. 이는 특히, 하이드로겐 실세스퀴옥산(HSSQ) 또는 메틸실세스퀴옥산(MSSQ)과 같은 저유전율(k) 시스템에 매우 중요하며, 이 저유전율 시스템은 고유전율 필름을 제공하도록 실질적으로 변형될 수 있다. 전도체 또는 라이너 표면으로부터 보호 폴리머를 제거하는 공정은 또한 저유전율(k) 필름 표면으로부터 보호 폴리머를 제거하게 된다.
본 발명의 이들 특성 및 다른 특성은, 첨부된 도면을 참조할 때 본 발명의 적합한 실시예에 대한 이하의 상세한 설명으로부터 명백해진다.
도 1a 내지 도 1d는 단일의 다마신(damascene) 시작 구조의 형성을 위한 종래 기술의 공정 순서를 도시하는 도면.
도 2a 내지 도 2d는 본 발명에 따른 단일 다마신 구조의 형성을 위한 공정 순서를 도시하는 도면.
도 3a 내지 도 3c는 비아-업(via-up) 단일 다마신 구조의 형성을 위한 종래 기술의 공정 순서를 도시하는 도면.
도 4a 내지 도 4c는 본 발명에 따른 비아-업 이중 다마신 구조의 형성을 위한 공정 순서를 도시하는 도면.
도 5a 내지 도 5c는 종래 기술에 의한 라인-업(line-up) 단일 및 이중 다마신 구조를 형성하는 공정 순서를 도시하는 도면.
도 6a 내지 도 6c는 본 발명에 따른 라인-업 이중 다마신 구조를 형성하는 공정 순서를 도시하는 도면.
도 7a 내지 도 7d는 종래 기술에 의한 저유전율층에 걸쳐 하드 마스크층을 형성하는 공정 순서를 도시하는 도면.
도 8a 내지 도 8c는 본 발명에 따른 하드 마스크층의 제거를 위한 공정 순서를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 에칭 멈춤층
20 : 절연층(유전체층)
30 : 포토레지스트층
40 : 기판
50 : 라이너층
60 : 전도층
70 : 패시베이션층
80 : 측벽 스페이서
90 : 유전체층
전도층이 분화(粉化)되거나 손상됨이 없이 유전체층의 제거를 달성하기 위해서, 모든 상이한 에칭 수단(물리적 스퍼터링, 자연 화학적 에칭 및 화학적 지원 스퍼터링)은 유전체가 제거되면서 전도층은 제거되지 않도록 제어되어야 한다. 따라서 전도층의 재료는 플라즈마에 의해 "패시베이션(passivation)"되어 그 손실을 방지한다. 현재 이를 수행하기 위하여 선호되는 방법으로는, 전도층 및 그 관련된 "라이너"층을 선별적으로 플라즈마로부터의 재료로 피복시키는 한편, 절연 재료를 선별적으로 플라즈마로부터의 재료로 피복시키지 않음으로써, 이들 전도층 및 그 관련된 "라이너"층을 패시베이션하는 것이 있다. 이 방법은 공급 가스와 그 공급 속도, 공급되는 전자기 에너지의 양 및, 리액터 용기의 구조를 적절히 선택함으로써 달성될 수 있다. 이하에서 더 상세히 설명되는 바와 같이, 본 발명의 상기 방법의 수 가지 실시예가 가능하다. 라인-온리 단일 다마신, 비아-업 이중 다마신, 라인-업 이중 다마신 및, 고유전율층의 실시예들이 제공된다.
라인-온리 단일 다마신(line-only single damascene)
도 1a 내지 도 1d를 참조하여, 당업계에 일반적으로 알려져 있는 방법에 의해 시작 단일 다마신 구조가 제조과정을 설명한다. 이 구조는 전도층(60) 및 그 관련된 라이너층(50)으로 이루어지며, 이들 층은 절연층(20) 속에 매설된다. 본 발명의 적합한 일실시예에서, 전도성 금속은 Cu이며, 관련된 라이너층(50)은 얇은 질화 탄탈(TaN)층, 그 다음에 위치된 얇은 탄탈(Ta)층 및, 그 다음에 위치된 구리(Cu) 시드(seed)층으로 이루어진다. 라이너층(50)을 형성하는 상세한 사항은 미국 특허 출원 번호 제08/497,065호(포기된 것임)로 출원되어 미국 특허 출원 번호 제08/896,925호 및 제09/370,003호로 대체되어 있는 본 출원인 소유의 계류중인 출원에 개시되어 있으며, 그 내용을 본 명세서에 참조로서 통합한다. 이 공지의 시작 구조를 제조하는 방법은 도 1a 내지 도 1d에 도시되어 있으며, 다음의 단계를 포함한다.
1 단계 : 유전체 증착 및 광석판 인쇄술에 의한 패턴 정의(도 1a).
2 단계 : 유전체층에 플라즈마 에칭에 의한 패턴 형성(도 1b).
3 단계 : 라이너 증착 및 전도층 증착(도 1c).
4 단계 : 화학적 기계적 평탄화에 의한 금속 및 라이너 평탄화(도 1d).
도 1에 도시된 구조의 형성에 대한 더욱 상세한 내용은 본 출원인 소유의 미국 특허 제4,944,836호의 "Chem-Mech Polishing Method For Producing Coplanar Metal/Insulator Films On A Substrate" 및 미국 특허 제4,789,648호의 "Method For Producing Coplanar Multi-Level Metal/Insulator Films On A Substrate And For Forming Patterned Conductive Lines Simultaneously With Stud Vias"에 기재되어 있으며, 그 내용을 본 명세서에 참조로서 통합한다.
공정 순서의 개략은 다음과 같다. 선택적인 에칭 멈춤층(10)과 유전체층(20)이 기판(40) 상에 증착된다. 그 결과 구조물은 도 1a에 도시한 바와 같이 포토레지스트층(30)으로 요구되는 바와 같이 패턴이 형성된다. 포토레지스트 패턴은 유전체층(20) 및 선택적인 에칭 멈춤층(10)에 당업계에 일반적으로 공지된 방법에 의해 전사된다. 다음에, 포토레지스트(30)는 도 1b에 도시한 바와 같이 종래의 방식으로 벗겨진다. 도 1c에서, 라이너 재료(50)와 전도성 재료(60)가 도 1b에 도시한 구조 상에 증착된다. 다음에, 전도층(60)과 라이너층(50)은 CMP 공정에 의해 평탄화되어 도 1d에 도시한 바와 같이 절연층(20) 내에 원하는 패턴의 전도층(60)을 형성한다.
도 1d 및 도 2a에 도시한 구조에서 계속하여, 다음에 유전체층(20) 및 에칭 멈춤층(10)이 선별적으로 제거된다. 이러한 제거는, 미국 캘리포니아 산타 클라라의 Applied Materials사에 의해 판매되는 '고밀도 플라즈마(HDP) 산화 에칭 장치'와 같은 상업적으로 입수 가능한 플라즈마 에칭 공구에 플라즈마 에칭 공법을 사용하여 이루어지는 것이 바람직하다. 이를 위해서, Ar, C2F6및 시클로-C4F8로 이루어지는 공급 가스 혼합물이 사용되며, 공급 속도는 각각 150, 10 및 10 분당 표준 입방 센티미터(SCCM)이다. (도시하지 않은) 리액터 용기는, 그 속의 압력이 8 mTorr이고 천장의 온도가 220 ℃이고, 벽이 215 ℃이고, 웨이퍼 받침이 5℃이며, He 후측 냉각 압력이 15 Torr이며, 가해지는 전자기 에너지가 플라즈마원 유도 코일 상에 1200 Watt와 웨이퍼 받침 상에 1000 Watt 사이에서 분할되도록 구성된다.
에칭 공정은 도 2b에서와 같이 유전체층(20) 및 에칭 멈춤층(10)을 선별적으로 제거하도록 진행된다. 전도체층(60) 및 라이너(50)층은 패시베이션층(70)의 증착에 의해 보호된다. 유전체층(20)과 선택적인 에칭 멈춤층(10)의 자기-정렬 측벽 스페이서(80)도 상기 공정의 결과물로서 형성된다. 다음에, 절연 재료는 전도층(60)의 바닥에 이를 때까지 제거된다(도 2b 참조). 대안적으로, 도 2c에 도시한 바와 같이 제거 깊이가 전도체층(60) 및 라이너층(50)층의 깊이 아래로 내려가도록, 기판(20)으로부터 재료가 더 제거될 수도 있다. 다음에, 제거된 유전체층(20) 및 선택적인 에칭 멈춤층(10)과는 상이한 성질을 가지는 다른 유전체층(90)에 의해 상기 제거된 유전체층이 대체되어 도 2d에 도시한 구조를 얻는다.
전도층(60)과 그 관련된 라이너층(50)은 완전히 그대로 남겨지며, 다양한 화학적 형태로 C와 F로 이루어지는 보호층 내에서 포위된다. 유전체를 제거하기 위한 다른 공지의 공정은 유기 유전체를 사용하며, 이 유전체는 O2재에 의해 쉽게 제거될 수 있다. 그러나, 이 공정은 Cu 전도체를 산화시킬 수도 있고, 유전체가 제거될 때 구조적인 완전성을 제공하는 데 도움을 주는 자기-정렬된 측벽 스페이서를 형성하지 않게 된다.
본 발명의 대안적인 실시예에서, 유전체층(90)을 증착하기에 앞서, 패시베이션층(70)이 제거될 수도 있다. 이 제거는 많은 상이한 방법으로 이루어질 수 있다. 현재 선호되는 공법 중 하나는 플라즈마 에칭 공정을 위해 사용되는 것과 동일한 리액터 용기 내에서 패시베이션층(70)을 제거하는 단계로 이루어진다. 이 경우에, O2는 300 SCCM의 속도로 공급되며, 용기는, 압력이 15 mTorr이고 가해지는 전력이 공급원 코일에서 2500 W이고 웨이퍼 받침에서 300 W이며 다른 모든 인자는 에칭 공정과 동일하게 유지되도록 구성된다. 에칭은 패시베이션층(70)이 제거될 때까지 진행된다. 이 공정은 사용되는 온도가 낮고 비아스 전력이 낮기 때문에 구리 전도체를 심하게 산화시키지 않는다. 다른 적합한 공법은 플라즈마 에칭 공정에 사용되는 것과 같은 리액터 내에, 또는 다른 적당한 리액터 내에, O2, N2, H2, NH3, N2H2, CF4, CO2, CO, CH4, C2H2및 C2H4로부터 선택되는 가스로 이루어지는 공급 가스 혼합물을 사용하여 패시베이션층(70)을 제거하는 단계로 이루어진다.
일실시예에서, 유전체층(20)은 전도체층(60)의 바닥과 동일한 깊이로 제거된다. 대안적인 실시예에서, 유전체층(20)은 전도체층(60)의 바닥과 동일하지 않은깊이로 제거되며, 특히 그 깊이가 전도체 깊이보다 깊게 된다. 이 점에서, 그 결과 구조는 제거된 유전체를 대체하는 새로운 유전체로 채워질 수도 있다. 이 새로운 유전체는, 제거된 유전체가 갖지 않았던 낮은 유전율과 같은 특정 중요 특성을 가지도록 선택되는 것이 바람직하다.
비아-업 이중 다마신(via-up dual damascene)
본 발명의 이 실시예는 전통적인 유전체 속에 형성된 두 전도층으로 이루어진 공지의 구조로부터 시작한다. 한 층, 즉 바닥층은 전도체의 열로 이루어진 전도층이며, 상단층은 다른 층으로의 상호 접속부("비아")들로 이루어진다.
본 발명의 이 실시예에 대한 공정 순서가 도 3 및 도 4에 도시되어 있다. 도 3a 내지 도 3c에 도시한 시작 구조는 도 1과 관련하여 앞서 기술된 바와 같이 진행한다. 도 3a에 도시한 구조를 생성한 후에, 선택적인 에칭 멈춤층(100) 및 비아 유전체층(110)이 증착되고 포토레지스트(120)로 패턴화되며, 도 3b에 도시한 바와 같다. 포토레지스트 패턴은 당업계에 잘 알려진 방식으로 유전체층(110) 및 선택적인 에칭 멈춤층(100)에 전사된다. 다음에 도 3c에 도시한 바와 같이 라이너층(130)과 전도체층(140)이 증착된다. 전도체층(140)과 라이너층(130)은 CMP를 사용하여 평탄화되어 소정의 원하는 전도체 패턴을 유전체층(110) 내에 형성하며, 도 3c에 도시한 바와 같다.
도 4a를 참조하면, 유전체층(110)과 선택적인 유전체층(100) 및, 유전체층(20)과 선택적인 유전체층(10)은 선별적으로 제거된다. 전도체(140, 60) 및 라이너(130, 50)는 패시베이션층(150)의 증착에 의해 보호된다(도 4b). 이 공정에 의해, 유전체층(110, 20) 및 선택적인 유전체층(100, 10)의 자기-정렬 측벽 스페이서(160)가 다시 형성된다. 유전체층(20)의 제거는 앞서 설명한 바와 같이 선택적으로 기판(40) 속으로 전도체(60)의 수준 아래로 진행할 수도 있으며, 도 4c에 도시한 바와 같다. 제거된 유전체는 바람직하게는 제거된 유전체(110, 20) 및 선택적인 에칭 멈춤 재료(10, 100)와는 상이한 특성을 가지는 다른 유전체(170)에 의해 대체된다. 다른 실시예에서, 유전체(170)의 증착에 앞서 패시베이션층(150)이 제거될 수도 있다.
라인-업 이중 다마신(line-up dual damascene)
본 발명의 이 실시예는 종래의 유전체 재료 속에 형성된 두 전도층으로 이루어지는 공지의 구조에서 시작하며, 도 5a 내지 도 5c에 도시된 바와 같다. 한 층, 즉 상단층은 전도체의 열로 이루어지는 전도층이며, 바닥층은 전도체열층 아래에 형성된 비아로의 상호 접속부로 이루어진다.
공정은 도 5에서 시작하여 도 6으로 이어진다. 시작 구조는 기판(200) 상에 선택적인 에칭 멈춤층(210) 및 비아 유전체(220)를 증착시킴으로써 형성된다. 포토레지스트 패턴이 유전체(220) 및 선택적인 에칭 멈춤층(210)에 전사된다. 다음에, 라이너(260)와 전도체(280)가 증착된다. 다음에, 전도체(280) 및 라이너(260)는 CMP를 사용하여 평탄화되어 원하는 전도체 패턴을 유전체층(220) 내에 형성하며, 도 5a에 도시한 바와 같다.
도 5b를 참조하면, 도 5a에 도시한 기판(200) 상에 선택적인 에칭 멈춤층(230) 및 유전체열(240)이 증착된다. 유전체(240) 및 선택적인 에칭멈춤층(230)에 포토레지스트 패턴이 전사된다. 다음에, 라이너층(250) 및 전도체층(270)이 증착된다. 전도체(270) 및 라이너(250)는 다시 CMP에 의해 평탄화되어 유전체층(240) 내에 원하는 전도체 패턴을 형성한다. 다른 공지의 방법은, 전도체(270, 280)가 동일한 전도체(290)이고, 라이너(250, 260)가 동일한 라이너(300)이도록 동시에 두 수준을 형성하는 데 사용될 수도 있으며, 도 5c에 도시된 바와 같다.
공정은 계속하여, 도 6a에 도시한 바와 같이 유전체(240)와 선택적인 유전체(230) 및 유전체(220)와 선택적인 유전체(210)를 선별적으로 제거한다. 전도체(290)와 라이너(300)는 패시베이션층(310)의 증착에 의해서 보호된다. 이 공정에 의해서 유전체(240, 220) 및 선택적인 유전체(230, 210)의 자기-정렬 측벽 스페이서(320)가 다시 형성된다. 유전체(210)의 제거는 선택적으로 기판(200) 속으로 전도체(290)의 수준 아래로 진행될 수도 있으며, 도 6b에 도시한 바와 같다. 다음에, 제거된 유전체는 제거된 유전체(240, 220) 및 선택적인 에칭 멈춤층(210, 230)의 성질과는 상이한 성질을 갖는 다른 유전체(330)으로 대체된다. 다시, 도 6c에 도시한 바와 같이, 유전체(330)의 증착에 앞서, 패시베이션층(310)이 선택적으로 제거될 수도 있다.
고유전율 및 저유전율 유전체
본 발명의 다른 실시예는 아래에 놓인 저유전율 재료를 보호하기 위한 공정으로서 다양한 필름의 적용을 사용한다. 아래에 놓인 유전체층보다 유전율이 높은 하드 마스크층 유전체를 증착하고 제거하는 공정은 도 7 및 도 8에 도시되어 있다.도 7 및 도 8에 도시되어 있는 적합한 실시예에서, 증착된 유전체층은, 이산화 실리콘, 폴리이미드, 유기 실록산 폴리머, 폴리-아를리엔 에테르, 탄소(또는 수소) 처리 실리케이트 유리 또는 실세스퀴옥산 유리, 스핀-온 유리, 플루오르화 또는 비플루오르화 실리케이트 유리, 다이아몬드 유사 비결정 탄소, 나노-다공성 실리케이트 또는 오르가노실리케이트 유리 또는 실세스퀴옥산 폴리머, 또는 유용한 유전체 재료로서 당업계에 알려져 있는 임의의 유사한 저유전율 재료 중 임의의 것을 포함할 수 있다. 바람직하게는, 하드 마스크층은 당업계에 공지되어 있고 앞서 배경 기술 부분에서 기재한 유전체 중 임의의 것을 포함한다.
도 7을 참조하면, 선택적인 에칭 멈춤층(410)이 먼저 당업계에 일반적으로 알려진 방법으로 반도체 기판(440) 상에 증착된다. 에칭 멈춤층(410) 다음에 유전체층(420)이 증착되고, 그 다음에 유전체층(420)의 상단 상에 하드 마스크층(425)이 증착된다. 그 결과 구조물은 포토레지스트(430)로 패턴화되며, 도 7a에 도시한 바와 같다. 다음에, 포토레지스트(430)로부터의 패턴은 하드 마스크층(425)으로 전사되며, 유전체층(420)으로, 선택적인 에칭 멈춤층(410)으로 전사되며, 다음에 포토레지스트층(430)은 벗겨지며, 도 7b에 도시한 바와 같다.
다음에, 라이너 재료(450)와 전도성 재료(460)가 증착되며, 도 7c에 도시한 바와 같다. 전도층(460)과 라이너층(450)은 바람직하게는 CMP 공정을 통하여 평탄화되어 하드 마스크(425)층, 절연층(420) 및 선택적인 에칭 멈춤층(410)에는 원하는 전도체의 패턴을 형성한다. 그 결과물인 공지의 구조는 도 7d에 도시되어 있다. 도 7 및 도 8에 단일 다마신 구조가 도시되어 있지만, 당업자는 하드 마스크층(425)이 이중 다마신 구조에도 사용되고 적용될 수 있다는 것을 이해할 것이다.
도 7d 및 도 8a에 도시한 공지의 구조로부터 시작하여, 다음에 하드 마스크층(425)은 전도체층(460), 라이너층(450) 또는 유전체층(420)을 손상시킴 없이 선별적으로 제거되며, 도 8b에 도시한 바와 같다. 패시베이션층(470)은 하드 마스크층(425)이 제거되는 동안에 동시에 증착된다. 하드 마스크층(425)을 제거하고 동시에 패시베이션층(470)을 증착하는 적합한 공정은 앞서 기술한 바와 같다. 다음에, 패시베이션층(470)은 전도체층(460, 라이너층(450) 또는 유전체층(420)을 산화시킴이 없이 제거된다. 이 경우에, 패시베이션층을 제거하는 적합한 방법은, 음극 온도 60 ℃에서 100 mT의 압력 및 100 Watt의 전력으로, 40 SCCM NH3와 40 SCCM H2의 혼합물을 사용하는 MxP라는 이름으로, 캘리포니아 산타 클라라의 Applied Material에 의해 판매되는 것과 같은 용량적으로 연결된 반응성 이온 에칭 시스템에서 행해진다. 패시베이션층이 일단 제거되면, 제2 저유전율 유전체층(480)이 증착될 수 있으며, 도 8c에 도시한 바와 같다.
당업자에게 있어서, 앞서 기술한 실시예에 광범위한 변화 및 변형이 예상될 것이라는 것이 이해되어야 한다. 따라서, 앞서의 상세한 설명은 단기 예시적인 것이며 한정하고자 하는 것이 아니며, 본 발명의 사상 및 범주를 규정하는 것은 이하의 청구 범위 및 그 균등 범위임을 이해해야 한다.
이상에서 살펴본 본 발명의 구성에 의하면, 반도체 통합 회로 공정에 있어서수정 형태의 상호 접속 구조 및 관련된 유전체 필름을 제조하고, 전도층을 손상시킴이 없이 유전체를 선별적으로 제거하는 방법 및 이에 의한 향상된 반도체 구조를 얻을 수 있게 된다.

Claims (59)

  1. 기판 상에 증착된 유전체층을 패턴화하는 단계와,
    상기 패턴화된 유전체층 내에 금속화 전도층을 증착시키는 단계와,
    화학적 기계적 폴리싱 공정을 통하여 상기 금속화층을 평탄화시키는 단계와,
    상기 금속화가 평탄화된 후에, 상기 금속화층 상에 패시베이션층을 증착하고, 동시에 상기 금속화 전도층을 손상시킴이 없이 상기 유전체층을 에칭하는 단계
    를 포함하는, 아래에 놓인 금속화층을 손상시킴이 없이 반도체 통합 회로 제조 공정에서 유전체층을 에칭하는 방법.
  2. 제1항에 있어서, 상기 유전체층을 증착시킴에 앞서 에칭 멈춤층을 증착시키는 단계를 더 포함하는 방법.
  3. 제2항에 있어서, 상기 유전체층을 에칭하는 단계는 상기 에칭 멈춤층에 의해 규정되는 정지점까지 진행되는 것인 방법.
  4. 제1항에 있어서, 상기 유전체층을 에칭하는 단계는 아래에 놓인 금속화층의 수준까지 진행되는 것인 방법.
  5. 제1항에 있어서, 상기 유전체층을 에칭하는 단계는 아래에 놓인 금속화층의수준 아래에까지 진행하는 것인 방법.
  6. 제1항에 있어서, 포토레지스트 패턴을 사용하여 상기 유전체층을 패턴화하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서, 상기 유전체층을 에칭하는 단계는 플라즈마 에칭 단계를 포함하는 것인 방법.
  8. 제7항에 있어서, 상기 플라즈마 에칭은 공급 가스의 혼합물로 행해지는 것인 방법.
  9. 제8항에 있어서, 상기 공급 가스의 혼합물은 Ar, C2F6및 시클로-C4F8을 포함하는 것인 방법.
  10. 제1항에 있어서, 상기 유전체층으로부터 형성되는 자기-정렬 측벽 스페이서를 형성하는 단계를 더 포함하는 방법.
  11. 제1항에 있어서, 상기 에칭된 유전체는 상이한 특성을 가지는 다른 유전체층에 의해 대체되는 것인 방법.
  12. 제11항에 있어서, 상기 상이한 특성은 저유전율을 갖는 것을 포함하는 것인 방법.
  13. 제1항에 있어서, 상기 금속화 전도체층은 다양한 화학적 형태의 탄소와 플루오르 결합체로 포위되는 것인 방법.
  14. 삭제
  15. 제1항에 있어서, 상기 유전체층은 이산화 실리콘을 포함하는 것인 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 반도체 기판과,
    상기 반도체 기판 상에 형성되고 패턴화된 제1 유전체층과,
    상기 제1 유전체층 상에 증착된 라이너층과,
    상기 라이너층 상에 증착되고, 화학적 기계적 폴리싱 공정에 의해 라이너층과 함께 평탄화된 금속화 전도층과,
    상기 금속화층이 평탄화된 후에, 상기 금속화 전도층을 손상시킴이 없이 상기 제1 유전체층을 동시에 에칭시키면서, 상기 금속화 전도층 상에 증착되는 패시베이션층
    을 포함하는, 금속화층을 갖는 단일 다마신 반도체 구조.
  22. 제21항에 있어서, 상기 제1 유전체층을 대체하도록 증착된 제2 유전체층을 더 포함하며,
    상기 제2 유전체층은 상기 제1 유전체층과는 상이한 특성을 가지는 것인 반도체 구조.
  23. 제22항에 있어서, 상기 제2 유전체층은 상기 제1 유전체층보다 낮은 유전율을 갖는 것인 반도체 구조.
  24. 제21항에 있어서, 상기 제1 유전체 재료를 포함하는 자기-정렬 측벽 스페이서를 더 포함하는 반도체 구조.
  25. 제21항에 있어서, 상기 제1 유전체는 실리콘 디옥사이드를 포함하는 것인 반도체 구조.
  26. 삭제
  27. 제21항에 있어서, 상기 라이너층은 상기 제1 유전체층이 에칭될 때 손상되지 않는 것인 반도체 구조.
  28. 제21항에 있어서, 상기 제1 유전체층은 상기 금속화 전도층 속으로의 수준으로 에칭되는 것인 반도체 구조.
  29. 제22항에 있어서, 상기 패시베이션층은 상기 제2 유전체층의 증착에 앞서 제거되는 것인 반도체 구조.
  30. 반도체 기판과,
    상기 반도체 기판 상에 형성되고 패턴화된 제1 유전체층과,
    상기 제1 유전체층 상에 증착된 제1 라이너층과,
    상기 제1 라이너층 상에 증착되고, 제1 화학적 기계적 폴리싱 공정에 의해서 상기 라이너층과 함께 평탄화되는 제1 금속화 전도층과,
    상기 평탄화된 제1 전도층 및 라이너층 상에 형성되고 패턴화된 제2 유전체층과,
    상기 제1 전도층 상측에 형성된 반도체 비아 내에 증착된 제2 라이너층과,
    상기 제2 라이너층 상에 증착되고, 제2 화학적 기계적 폴리싱 공정에 의해서 상기 라이너층과 함께 평탄화되는 제2 금속화 전도층과,
    상기 금속화층이 평탄화된 후에, 상기 제2 금속화 전도층을 손상시킴이 없이 상기 제1 및 제2 유전체층을 동시에 에칭시키면서, 상기 제2 금속화 전도층 상에 증착되는 패시베이션층
    을 포함하는 비아-업 다마신 반도체 구조.
  31. 제30항에 있어서, 상기 제1 및 제2 유전체층을 대체하기 위해 증착되며, 상기 제1 및 제2 유전체층의 특성과는 상이한 특성을 가지는 제3 유전체층을 더 포함하는 것인 반도체 구조.
  32. 제31항에 있어서, 상기 제3 유전체층은 상기 제1 유전체층보다 낮은 유전율을 갖는 것인 반도체 구조.
  33. 제30항에 있어서, 상기 제1 및 제2 유전체 재료를 포함하는 자기-정렬 측벽 스페이서를 더 포함하는 반도체 구조.
  34. 제30항에 있어서, 상기 제2 라이너층은 상기 제1 유전체층이 에칭될 때 손상되지 않는 것인 반도체 구조.
  35. 제30항에 있어서, 상기 제1 유전체층은 상기 금속화 전도층 속으로의 수준으로 에칭되는 것인 반도체 구조.
  36. 제31항에 있어서, 상기 패시베이션층은 상기 제3 유전체층의 증착에 앞서 제거되는 것인 반도체 구조.
  37. 제30항에 있어서, 상기 금속화층은 구리를 포함하는 것인 반도체 구조.
  38. 반도체 기판과,
    상기 반도체 기판 상에 형성되고 패턴화된 제1 유전체층과,
    상기 제1 유전체층 상에 증착된 제1 라이너층과,
    상기 라이너층 상에 증착되고, 제1 화학적 기계적 폴리싱 공정을 통해서 상기 라이너층과 함께 평탄화되는 제1 금속화 전도층과,
    상기 평탄화된 제1 전도층 및 라이너층 상에 형성되고 패턴화된 제2 유전체층과,
    상기 제1 전도층 상측에 형성된 반도체 비아 내에 증착된 제2 라이너층과,
    상기 제2 라이너층 상에 형성되고, 화학적 기계적 폴리싱 공정을 통해 상기 제2 라이너층과 함께 평탄화되는 제2 금속화 전도층과,
    상기 금속화층이 평탄화된 후에, 상기 제2 금속화 전도층을 손상시킴이 없이 제1 및 제2 유전체층을 동시에 에칭하면서, 상기 제2 금속화 전도층 상에 증착되는 패시베이션층
    을 포함하며,
    상기 제1 및 제2 금속화 전도층 및 상기 제1 및 제2 라이너층은 동일한 구조의 것인 라인-업 이중 다마신 반도체 구조.
  39. 제38항에 있어서, 상기 제1 및 제2 유전체층을 대체하도록 증착되며, 상기 제1 및 제2 유전체층과는 상이한 특성을 가지는 제3 유전체층을 더 포함하는 반도체 구조.
  40. 제39항에 있어서, 상기 제3 유전체층은 상기 제1 유전체층보다 유전율이 낮은 것인 반도체 구조.
  41. 제38항에 있어서, 상기 제1 및 제2 유전체 재료를 포함하는 자기-정렬 측벽 스페이서를 더 포함하는 반도체 구조.
  42. 제38항에 있어서, 상기 제2 라이너층은 상기 제1 및 제2 유전체층이 에칭될 때 손상되지 않는 것인 반도체 구조.
  43. 제38항에 있어서, 상기 제1 유전체층은 상기 금속화 전도층 속으로의 수준으로 에칭되는 것인 반도체 구조.
  44. 제39항에 있어서, 상기 패시베이션층은 상기 제3 유전체층의 증착에 앞서 제거되는 것인 반도체 구조.
  45. 제38항에 있어서, 상기 금속화층은 구리를 포함하는 것인 반도체 구조.
  46. 저유전율을 가지는 제1 유전체층을 반도체 기판 상에 증착하는 단계와,
    상기 제1 유전체층보다 높은 유전율을 가지는 제2 유전체층을 상기 제1 유전체층 상에 증착하는 단계와,
    상기 제1 및 제2 유전체층을 패턴화하는 단계와,
    상기 패턴화된 제1 및 제2 유전체층 내에 금속화 전도층을 증착하는 단계와,
    화학적 기계적 폴리싱을 통하여 상기 금속화층을 평탄화하는 단계와,
    상기 금속화층이 평탄화된 후에, 상기 금속화층 상에 패시베이션층을 증착시키고, 동시에 상기 금속화 전도층을 손상시킴이 없이 상기 제2 유전체층을 에칭하는 단계
    를 포함하는, 아래에 놓인 금속화층을 손상시킴이 없이 반도체 통합 회로 제조 공정에서 유전체층을 에칭하는 방법.
  47. 제46항에 있어서, 상기 제1 유전체층을 증착하기에 앞서 에칭 멈춤층을 증착하는 단계를 더 포함하는 방법.
  48. 제46항에 있어서, 상기 에칭된 제2 유전체층은 저유전율을 가지는 제3 유전체에 의해 대체되는 것인 방법.
  49. 제1항 또는 제46항에 있어서, 상기 금속화 전도층의 증착에 앞서 라이너층을 증착하는 단계를 더 포함하는 방법.
  50. 제49항에 있어서, 상기 라이너층은 탄탈을 포함하는 것인 방법.
  51. 제49항에 있어서, 상기 라이너층은 질화 탄탈을 포함하는 것인 방법.
  52. 제49항에 있어서, 상기 라이너층은 탄탈과 질화 탄탈을 포함하는 것인 방법.
  53. 제1항 또는 제46항에 있어서, 상기 금속화층은 구리를 포함하는 것인 방법.
  54. 제49항에 있어서, 상기 금속화층과 라이너층을 손상시킴이 없이 상기 패시베이션층을 제거하는 단계를 더 포함하는 방법.
  55. 반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 유전체층과,
    상기 제1 유전체층 상에 증착되고, 상기 제1 유전체층보다 높은 유전율을 가지며, 상기 제1 유전체층과 함께 패턴화되는 제2 유전체층과,
    상기 패턴화된 제1 및 제2 유전체층 내에 증착되는 라이너층과,
    상기 라이너층 상에 증착되고, 화학적 기계적 폴리싱 공정을 통해 상기 라이너층과 함께 평탄화되는 금속화 전도층과,
    상기 금속화층이 평탄화된 후에, 상기 금속화 전도층을 손상시킴이 없이 상기 제2 유전체층을 동시에 에칭하면서, 상기 금속화 전도층 상에 증착되는 패시베이션층
    을 포함하는 금속화층을 갖는 단일 다마신 반도체 구조.
  56. 제55항에 있어서, 상기 에칭된 제2 유전체층을 대체하도록 증착되고, 상기 제2 유전체층보다 낮은 유전율을 갖는 제3 유전체층을 더 포함하는 반도체 구조.
  57. 제21항 또는 제55항에 있어서, 상기 금속화층은 구리를 포함하는 것인 반도체 구조.
  58. 제55항에 있어서, 상기 라이너층은 상기 제2 유전체층이 에칭될 때 손상되지 않는 것인 반도체 구조.
  59. 제56항에 있어서, 상기 패시베이션층은 상기 제3 유전체층의 증착에 앞서 제거되는 것인 반도체 구조.
KR10-2000-0064520A 1999-11-02 2000-11-01 금속화후 화학적 기계적 폴리싱 유전체 에칭 KR100371591B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9/432,683 1999-11-02
US09/432,683 US6551924B1 (en) 1999-11-02 1999-11-02 Post metalization chem-mech polishing dielectric etch
US09/432,683 1999-11-02

Publications (2)

Publication Number Publication Date
KR20010051368A KR20010051368A (ko) 2001-06-25
KR100371591B1 true KR100371591B1 (ko) 2003-02-11

Family

ID=23717179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0064520A KR100371591B1 (ko) 1999-11-02 2000-11-01 금속화후 화학적 기계적 폴리싱 유전체 에칭

Country Status (2)

Country Link
US (1) US6551924B1 (ko)
KR (1) KR100371591B1 (ko)

Families Citing this family (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414732B1 (ko) * 2001-06-28 2004-01-13 주식회사 하이닉스반도체 금속배선 형성 방법
US7183201B2 (en) * 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
US20050230350A1 (en) * 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
US20060051966A1 (en) * 2004-02-26 2006-03-09 Applied Materials, Inc. In-situ chamber clean process to remove by-product deposits from chemical vapor etch chamber
KR100620999B1 (ko) * 2004-09-20 2006-09-19 엘지전자 주식회사 고압식 스크롤 압축기의 유토출 저감 장치
US20060216924A1 (en) * 2005-03-28 2006-09-28 Zhen-Cheng Wu BEOL integration scheme for etching damage free ELK
US7348272B2 (en) * 2005-08-03 2008-03-25 United Microelectronics Corp. Method of fabricating interconnect
US7521355B2 (en) * 2005-12-08 2009-04-21 Micron Technology, Inc. Integrated circuit insulators and related methods
US20070202640A1 (en) * 2006-02-28 2007-08-30 Applied Materials, Inc. Low-k spacer integration into CMOS transistors
US20070296083A1 (en) * 2006-06-21 2007-12-27 Micron Technology, Inc. Low dielectric constant integrated circuit insulators and methods
US20080157382A1 (en) * 2006-12-28 2008-07-03 Chinthakindi Anil K Direct termination of a wiring metal in a semiconductor device
DE102007020269A1 (de) * 2007-04-30 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Halbleiterstruktur mit einer elektrischen Verbindung und Verfahren zu ihrer Herstellung
US8017517B2 (en) * 2007-06-07 2011-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process
DE102009039416A1 (de) * 2009-08-31 2011-03-17 Globalfoundries Dresden Module One Llc & Co. Kg Abgesenktes Zwischenschichtdielektrikum in einer Metallisierungsstruktur eines Halbleiterbauelements
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
KR102635828B1 (ko) 2018-09-20 2024-02-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140671A (ja) * 1997-07-16 1999-02-12 Motorola Inc 半導体装置を形成するためのプロセス

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122129A (en) * 1980-02-28 1981-09-25 Nec Corp Manufacture of semiconductor device
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4944836A (en) 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4855015A (en) * 1988-04-29 1989-08-08 Texas Instruments Incorporated Dry etch process for selectively etching non-homogeneous material bilayers
US5071518A (en) 1989-10-24 1991-12-10 Microelectronics And Computer Technology Corporation Method of making an electrical multilayer interconnect
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5612254A (en) 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
US5397741A (en) 1993-03-29 1995-03-14 International Business Machines Corporation Process for metallized vias in polyimide
US5900668A (en) 1995-11-30 1999-05-04 Advanced Micro Devices, Inc. Low capacitance interconnection
US5824599A (en) 1996-01-16 1998-10-20 Cornell Research Foundation, Inc. Protected encapsulation of catalytic layer for electroless copper interconnect
US5872401A (en) 1996-02-29 1999-02-16 Intel Corporation Deposition of an inter layer dielectric formed on semiconductor wafer by sub atmospheric CVD
JP2773729B2 (ja) * 1996-02-29 1998-07-09 日本電気株式会社 半導体装置の製造方法
US6492705B1 (en) * 1996-06-04 2002-12-10 Intersil Corporation Integrated circuit air bridge structures and methods of fabricating same
US5888901A (en) 1996-08-05 1999-03-30 Motorola, Inc. Multilevel interconnection and method for making
US5817579A (en) * 1997-04-09 1998-10-06 Vanguard International Semiconductor Corporation Two step plasma etch method for forming self aligned contact
US5872058A (en) 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP
US6110792A (en) * 1998-08-19 2000-08-29 International Business Machines Corporation Method for making DRAM capacitor strap
US6096633A (en) * 1998-10-28 2000-08-01 United Microelectronics Corp. Dual damascene process for forming local interconnect
US6150268A (en) * 1998-11-04 2000-11-21 Advanced Micro Devices, Inc. Barrier materials for metal interconnect
US6159845A (en) * 1999-09-11 2000-12-12 United Microelectronics Corp. Method for manufacturing dielectric layer
US6201303B1 (en) * 1999-10-14 2001-03-13 Advanced Micro Devices, Inc. Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140671A (ja) * 1997-07-16 1999-02-12 Motorola Inc 半導体装置を形成するためのプロセス

Also Published As

Publication number Publication date
KR20010051368A (ko) 2001-06-25
US6551924B1 (en) 2003-04-22

Similar Documents

Publication Publication Date Title
KR100371591B1 (ko) 금속화후 화학적 기계적 폴리싱 유전체 에칭
US6913994B2 (en) Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
US6380096B2 (en) In-situ integrated oxide etch process particularly useful for copper dual damascene
EP1096562B1 (en) Method for making a semiconductor device
US6177353B1 (en) Metallization etching techniques for reducing post-etch corrosion of metal lines
US7125792B2 (en) Dual damascene structure and method
US6844266B2 (en) Anisotropic etching of organic-containing insulating layers
US6235633B1 (en) Method for making tungsten metal plugs in a polymer low-K intermetal dielectric layer using an improved two-step chemical/mechanical polishing process
JP6921990B2 (ja) 超伝導体相互接続のための予洗浄および堆積の方法
US20060246717A1 (en) Method for fabricating a dual damascene and polymer removal
US20070026665A1 (en) Method of fabricating a dual damascene interconnect structure
US20050133920A1 (en) Method and materials for self-aligned dual damascene interconnect structure
US6825124B2 (en) Method of forming metal line in semiconductor device
US20070232048A1 (en) Damascene interconnection having a SiCOH low k layer
US6797627B1 (en) Dry-wet-dry solvent-free process after stop layer etch in dual damascene process
KR100917291B1 (ko) 듀얼 다마신 분야에서 바닥부 무반사 코팅층의 2단계 에칭
KR20150014387A (ko) 금속화 패턴 프로파일링을 위한 건식 에칭 방법
CN1661799B (zh) 半导体器件
JP2004289155A (ja) 選択性エッチング化学薬品及びｃｄ制御のための高重合性ガスを含むｂａｒｃエッチング
US6743725B1 (en) High selectivity SiC etch in integrated circuit fabrication
TW200824002A (en) Method for fabricating semiconductor device
US20060134921A1 (en) Plasma etching process
KR20070042887A (ko) 피쳐 제한부들을 형성하는 방법
KR20080076236A (ko) 반도체 소자의 금속 배선 형성 방법
US6306771B1 (en) Process for preventing the formation of ring defects

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070112

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee