JP2773729B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に埋め込み配線によって配線パターンを
形成する際に隣接配線間の容量低減のための空洞を形成
する方法に関するものである。
方法に関し、特に埋め込み配線によって配線パターンを
形成する際に隣接配線間の容量低減のための空洞を形成
する方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴って配
線間の間隔が狭くなってきているが、その場合、隣接す
る配線間の容量が大きくなるため、各配線が隣の配線の
電位変化の影響を大きく受けるようになり、動作マージ
ンが減少する、誤動作が生じるといった特性の劣化が生
じるようになる。そこで、隣接配線間容量を低減する目
的で、半導体装置の製造プロセスにおいて配線間に空洞
を設ける方法が従来から提案されている。配線間に空洞
を設けた場合、配線間に誘電率の小さい空気が介在する
ことになり、配線間容量が低減されるのである。その最
も代表的な例が、特開昭６２−５６４３号公報に開示さ
れている。その方法を図６を用いて簡単に説明する。
線間の間隔が狭くなってきているが、その場合、隣接す
る配線間の容量が大きくなるため、各配線が隣の配線の
電位変化の影響を大きく受けるようになり、動作マージ
ンが減少する、誤動作が生じるといった特性の劣化が生
じるようになる。そこで、隣接配線間容量を低減する目
的で、半導体装置の製造プロセスにおいて配線間に空洞
を設ける方法が従来から提案されている。配線間に空洞
を設けた場合、配線間に誘電率の小さい空気が介在する
ことになり、配線間容量が低減されるのである。その最
も代表的な例が、特開昭６２−５６４３号公報に開示さ
れている。その方法を図６を用いて簡単に説明する。
【０００３】まず、図６（ａ）に示すように、半導体基
板１上に層間絶縁膜２を形成し、所定の場所にチタン／
窒化チタン等のバリアメタル３を介してタングステンプ
ラグ４を形成する。その後、配線金属として例えばアル
ミニウム膜を堆積し、通常のフォトリソグラフィー、エ
ッチング技術を用いて配線パターン５を形成する。次
に、図６（ｂ）に示すように、通常のＣＶＤ法により絶
縁膜６を堆積し、その際に配線パターン５の凹凸とＣＶ
Ｄ法における堆積形状の特徴を利用することによって、
配線間隔の狭い部分に空洞７が形成される。
板１上に層間絶縁膜２を形成し、所定の場所にチタン／
窒化チタン等のバリアメタル３を介してタングステンプ
ラグ４を形成する。その後、配線金属として例えばアル
ミニウム膜を堆積し、通常のフォトリソグラフィー、エ
ッチング技術を用いて配線パターン５を形成する。次
に、図６（ｂ）に示すように、通常のＣＶＤ法により絶
縁膜６を堆積し、その際に配線パターン５の凹凸とＣＶ
Ｄ法における堆積形状の特徴を利用することによって、
配線間隔の狭い部分に空洞７が形成される。
【０００４】一方、半導体装置の高集積化に伴って多層
配線技術がよく用いられているが、上層配線の断線等を
防止するためには、上層配線を形成する際に下地の急峻
な段差を緩和しておくことが重要である。そこで、その
有効な手段として、下地の絶縁膜中に形成した溝の内部
に配線金属を埋め込むことによってその上面を平坦化す
る、いわゆる埋め込み配線が提案されている。埋め込み
配線の形成方法は、例えば特開昭５８−１４７０４５号
公報や特開昭６１−１５２０４０号公報に開示されてい
る。その方法の一例を図７を用いて簡単に説明する。
配線技術がよく用いられているが、上層配線の断線等を
防止するためには、上層配線を形成する際に下地の急峻
な段差を緩和しておくことが重要である。そこで、その
有効な手段として、下地の絶縁膜中に形成した溝の内部
に配線金属を埋め込むことによってその上面を平坦化す
る、いわゆる埋め込み配線が提案されている。埋め込み
配線の形成方法は、例えば特開昭５８−１４７０４５号
公報や特開昭６１−１５２０４０号公報に開示されてい
る。その方法の一例を図７を用いて簡単に説明する。
【０００５】図７に示すように、まず、半導体基板９上
に層間絶縁膜１０、シリコン窒化膜１１、第１のシリコ
ン酸化膜１２を順次形成した後、配線パターンに対応す
る箇所に溝１３を形成する。次に、基板全面にチタン／
窒化チタン等のバリアメタル１４、配線金属となるアル
ミニウム膜１５を順次堆積した後、化学的機械的研磨
（Chemical Mechanical Polishing ，以下、ＣＭＰと記
す）等の方法で第１のシリコン酸化膜１２上の金属膜１
４、１５を除去し、溝の内部にのみ金属膜１４、１５を
残すようにする。その後、第２のシリコン酸化膜１６を
堆積する。
に層間絶縁膜１０、シリコン窒化膜１１、第１のシリコ
ン酸化膜１２を順次形成した後、配線パターンに対応す
る箇所に溝１３を形成する。次に、基板全面にチタン／
窒化チタン等のバリアメタル１４、配線金属となるアル
ミニウム膜１５を順次堆積した後、化学的機械的研磨
（Chemical Mechanical Polishing ，以下、ＣＭＰと記
す）等の方法で第１のシリコン酸化膜１２上の金属膜１
４、１５を除去し、溝の内部にのみ金属膜１４、１５を
残すようにする。その後、第２のシリコン酸化膜１６を
堆積する。
【０００６】この方法によれば、凹凸のない平坦な表面
が得られるため、微細な形状を持つ上層パターンの形成
が容易になり、かつ、配線の断線を防止することができ
る。また、露光時に配線金属によるハレーションがない
等の理由から、配線金属膜をエッチングして配線パター
ンを形成する従来の配線形成法に比べて、絶縁膜に微細
な溝パターンを形成する方が容易であるため、配線パタ
ーンの微細化も容易となる。さらに、この方法によれ
ば、下層の電極との接触を図るビア／コンタクトホール
の形成を配線溝と自己整合的に行い、ビア／コンタクト
ホールと配線溝を同時に金属で埋め込む製法も可能であ
り、この製法ではビア／コンタクトホールの形成・埋め
込みと配線のパターニングを別個に行った場合に起こり
得る目ずれも発生することがない。
が得られるため、微細な形状を持つ上層パターンの形成
が容易になり、かつ、配線の断線を防止することができ
る。また、露光時に配線金属によるハレーションがない
等の理由から、配線金属膜をエッチングして配線パター
ンを形成する従来の配線形成法に比べて、絶縁膜に微細
な溝パターンを形成する方が容易であるため、配線パタ
ーンの微細化も容易となる。さらに、この方法によれ
ば、下層の電極との接触を図るビア／コンタクトホール
の形成を配線溝と自己整合的に行い、ビア／コンタクト
ホールと配線溝を同時に金属で埋め込む製法も可能であ
り、この製法ではビア／コンタクトホールの形成・埋め
込みと配線のパターニングを別個に行った場合に起こり
得る目ずれも発生することがない。
【０００７】
【発明が解決しようとする課題】前述したように、半導
体装置の高集積化に際して、配線構造は、上層配線パタ
ーンの形成を容易にするために埋め込み配線を採用し、
しかも隣接配線間の容量低減のために配線間に空洞を設
けることが望ましい。しかしながら、前述した配線間に
空洞を設ける従来の方法は、配線パターン形成後に配線
パターンの凹凸とＣＶＤ法の特性を利用して配線間に空
洞を設けるものであり、図６（ｂ）を見ても明らかなよ
うに埋め込み配線のような平坦性は得られず、また、微
細なパターンの形成も困難である。
体装置の高集積化に際して、配線構造は、上層配線パタ
ーンの形成を容易にするために埋め込み配線を採用し、
しかも隣接配線間の容量低減のために配線間に空洞を設
けることが望ましい。しかしながら、前述した配線間に
空洞を設ける従来の方法は、配線パターン形成後に配線
パターンの凹凸とＣＶＤ法の特性を利用して配線間に空
洞を設けるものであり、図６（ｂ）を見ても明らかなよ
うに埋め込み配線のような平坦性は得られず、また、微
細なパターンの形成も困難である。
【０００８】また、特開平１−９１４３５号公報には、
配線金属を堆積し、露光・現像およびエッチング技術を
用いて配線パターンを形成した後、全面に絶縁膜を堆積
し、露光・現像およびエッチング技術を用いて配線間隔
の広い箇所に絶縁膜からなるダミー配線を形成する方法
が開示されている。そこで、例えば、従来通り配線金属
をエッチングする方法で配線パターンを形成した後、前
記公報記載の方法を適用し、すなわち、図８に示すよう
に、実際の配線１９と同様にダミー配線１８を形成した
後、この上に絶縁膜２０を堆積することによっても配線
間隔の狭い部分に空洞２１を設け、かつ平坦な表面を得
ることが可能である。しかしながら、この方法はダミー
配線を形成する工程に手間が掛かる上、配線金属をエッ
チングして配線パターンを形成する方法である以上、埋
め込み配線法が持つ、微細なパターン形成が容易であ
る、ビア／コンタクトの形成を配線パターンと自己整合
的に行える、といった利点は得ることができない。
配線金属を堆積し、露光・現像およびエッチング技術を
用いて配線パターンを形成した後、全面に絶縁膜を堆積
し、露光・現像およびエッチング技術を用いて配線間隔
の広い箇所に絶縁膜からなるダミー配線を形成する方法
が開示されている。そこで、例えば、従来通り配線金属
をエッチングする方法で配線パターンを形成した後、前
記公報記載の方法を適用し、すなわち、図８に示すよう
に、実際の配線１９と同様にダミー配線１８を形成した
後、この上に絶縁膜２０を堆積することによっても配線
間隔の狭い部分に空洞２１を設け、かつ平坦な表面を得
ることが可能である。しかしながら、この方法はダミー
配線を形成する工程に手間が掛かる上、配線金属をエッ
チングして配線パターンを形成する方法である以上、埋
め込み配線法が持つ、微細なパターン形成が容易であ
る、ビア／コンタクトの形成を配線パターンと自己整合
的に行える、といった利点は得ることができない。
【０００９】本発明は、上記の課題を解決するためにな
されたものであって、埋め込み配線法を採用した上で配
線間に空洞を設けることができ、埋め込み配線法の利点
を損なうことなく隣接配線間容量を低減し得る半導体装
置の製造方法を提供することを目的とする。
されたものであって、埋め込み配線法を採用した上で配
線間に空洞を設けることができ、埋め込み配線法の利点
を損なうことなく隣接配線間容量を低減し得る半導体装
置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、半導体基板上
または配線層上に第１の絶縁膜を形成し、第１の絶縁膜
の配線パターンに対応する箇所に溝を形成する工程と、
溝の内部を含む第１の絶縁膜上の全面に導電体を堆積す
る工程と、溝の内部以外の導電体を除去することにより
溝の内部にのみ導電体を残して配線パターンを形成する
工程と、配線パターンのうち隣接する配線間隔が狭い領
域にあたる第１の絶縁膜を選択的に除去してこの領域の
配線パターンを露出させる工程と、前工程で残した第１
の絶縁膜上および配線パターン上の全面に第２の絶縁膜
を形成することにより第２の絶縁膜中の隣接する配線間
隔が狭い領域に空洞を形成する工程、を有することを特
徴とするものである。
めに、本発明の半導体装置の製造方法は、半導体基板上
または配線層上に第１の絶縁膜を形成し、第１の絶縁膜
の配線パターンに対応する箇所に溝を形成する工程と、
溝の内部を含む第１の絶縁膜上の全面に導電体を堆積す
る工程と、溝の内部以外の導電体を除去することにより
溝の内部にのみ導電体を残して配線パターンを形成する
工程と、配線パターンのうち隣接する配線間隔が狭い領
域にあたる第１の絶縁膜を選択的に除去してこの領域の
配線パターンを露出させる工程と、前工程で残した第１
の絶縁膜上および配線パターン上の全面に第２の絶縁膜
を形成することにより第２の絶縁膜中の隣接する配線間
隔が狭い領域に空洞を形成する工程、を有することを特
徴とするものである。
【００１１】また、他の形態として、第１の絶縁膜の下
に予め層間絶縁膜を形成しておき、第１の絶縁膜に溝を
形成した後、引き続いて層間絶縁膜に半導体基板または
配線層に達する孔を形成し、これら孔および溝の内部を
含む第１の絶縁膜上の全面に導電体を堆積し、孔および
溝の内部以外の導電体を除去することにより孔および溝
の内部にのみ導電体を残して配線パターンとしてもよ
い。
に予め層間絶縁膜を形成しておき、第１の絶縁膜に溝を
形成した後、引き続いて層間絶縁膜に半導体基板または
配線層に達する孔を形成し、これら孔および溝の内部を
含む第１の絶縁膜上の全面に導電体を堆積し、孔および
溝の内部以外の導電体を除去することにより孔および溝
の内部にのみ導電体を残して配線パターンとしてもよ
い。
【００１２】また、本発明の他の半導体装置の製造方法
は、半導体基板上または配線層上に層間絶縁膜を形成
し、層間絶縁膜に孔を形成する工程と、孔の内部を含む
層間絶縁膜上の全面に導電性を有するプラグ材料を堆積
する工程と、孔の内部以外のプラグ材料を除去すること
により孔の内部にのみプラグ材料を残してプラグを形成
する工程と、層間絶縁膜上およびプラグ上の全面に第１
の絶縁膜を堆積する工程と、第１の絶縁膜の配線パター
ンに対応する箇所に溝を形成する工程と、溝の内部を含
む第１の絶縁膜上の全面に導電体を堆積する工程と、溝
の内部以外の導電体を除去することにより溝の内部にの
み導電体を残して配線パターンとする工程と、配線パタ
ーンのうち隣接する配線間隔が狭い領域にあたる第１の
絶縁膜を選択的に除去してこの領域の配線パターンを露
出させる工程と、前工程で残した第１の絶縁膜上および
配線パターン上の全面に第２の絶縁膜を形成することに
より第２の絶縁膜中の隣接する配線間隔が狭い領域に空
洞を形成する工程、を有することを特徴とするものであ
る。
は、半導体基板上または配線層上に層間絶縁膜を形成
し、層間絶縁膜に孔を形成する工程と、孔の内部を含む
層間絶縁膜上の全面に導電性を有するプラグ材料を堆積
する工程と、孔の内部以外のプラグ材料を除去すること
により孔の内部にのみプラグ材料を残してプラグを形成
する工程と、層間絶縁膜上およびプラグ上の全面に第１
の絶縁膜を堆積する工程と、第１の絶縁膜の配線パター
ンに対応する箇所に溝を形成する工程と、溝の内部を含
む第１の絶縁膜上の全面に導電体を堆積する工程と、溝
の内部以外の導電体を除去することにより溝の内部にの
み導電体を残して配線パターンとする工程と、配線パタ
ーンのうち隣接する配線間隔が狭い領域にあたる第１の
絶縁膜を選択的に除去してこの領域の配線パターンを露
出させる工程と、前工程で残した第１の絶縁膜上および
配線パターン上の全面に第２の絶縁膜を形成することに
より第２の絶縁膜中の隣接する配線間隔が狭い領域に空
洞を形成する工程、を有することを特徴とするものであ
る。
【００１３】また、第１の絶縁膜と層間絶縁膜との間に
第１の絶縁膜に対するエッチング選択比の大きい材料か
らなるエッチングストップ膜を形成してもよい。そし
て、隣接する配線間隔が狭い部分における配線間隔は、
その製造プロセスの最小配線間隔と同じからその３倍ま
での範囲であることが望ましい。
第１の絶縁膜に対するエッチング選択比の大きい材料か
らなるエッチングストップ膜を形成してもよい。そし
て、隣接する配線間隔が狭い部分における配線間隔は、
その製造プロセスの最小配線間隔と同じからその３倍ま
での範囲であることが望ましい。
【００１４】本発明においては、導電体からなる埋め込
み配線を形成した後、第１の絶縁膜をパターニングして
隣接する配線間隔が狭い領域の配線パターンを露出させ
ることにより、第２の絶縁膜を堆積する際に配線間隔が
狭い領域のみに空洞を設けることができる。そして、配
線間隔が狭い領域以外の部分には第１の絶縁膜が残るた
め、第２の絶縁膜の上面は全体的に平坦なものとなる。
み配線を形成した後、第１の絶縁膜をパターニングして
隣接する配線間隔が狭い領域の配線パターンを露出させ
ることにより、第２の絶縁膜を堆積する際に配線間隔が
狭い領域のみに空洞を設けることができる。そして、配
線間隔が狭い領域以外の部分には第１の絶縁膜が残るた
め、第２の絶縁膜の上面は全体的に平坦なものとなる。
【００１５】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図３を参照して説明する。図１〜図３は本実施
の形態の半導体装置の製造方法を工程順を追って示すプ
ロセスフロー図である。なお、以下では、本発明の特徴
である配線形成工程のみを説明し、例えばトランジスタ
やキャパシタ等、任意の半導体装置中に存在する他の要
素についての説明を省略する。
を図１〜図３を参照して説明する。図１〜図３は本実施
の形態の半導体装置の製造方法を工程順を追って示すプ
ロセスフロー図である。なお、以下では、本発明の特徴
である配線形成工程のみを説明し、例えばトランジスタ
やキャパシタ等、任意の半導体装置中に存在する他の要
素についての説明を省略する。
【００１６】まず、図１（ａ）に示すように、素子領域
を有するシリコン基板２２（半導体基板）上の全面に、
層間絶縁膜２３、膜厚５０ｎｍ程度のシリコン窒化膜２
４（エッチングストップ膜）、膜厚５００ｎｍ程度の第
１のシリコン酸化膜２５（第１の絶縁膜）を順次堆積す
る。次に、図１（ｂ）に示すように、周知のフォトリソ
グラフィー・ドライエッチング法を用いて、第１のシリ
コン酸化膜２５に配線パターンと同一パターンの配線溝
２６を形成する。ドライエッチングによりこの配線溝２
６を形成する場合、第１のシリコン酸化膜２５下のシリ
コン窒化膜２４でエッチングがストップするため、溝の
深さを均一にすることができる。ついで、配線溝２６の
底部にあるシリコン窒化膜２４をドライエッチングによ
り除去する。次に、配線溝形成時に用いたフォトレジス
トを除去した後、さらに周知のフォトリソグラフィー・
ドライエッチング法を用いて、所定の配線溝２６内の層
間絶縁膜２３に半径０．５μｍのコンタクトホール２７
（孔）を開口する。このように、コンタクトホール２７
は配線溝２６に対して自己整合的に形成することがで
き、後で形成する配線とシリコン基板２２の素子領域と
の電気的接触が可能となる。
を有するシリコン基板２２（半導体基板）上の全面に、
層間絶縁膜２３、膜厚５０ｎｍ程度のシリコン窒化膜２
４（エッチングストップ膜）、膜厚５００ｎｍ程度の第
１のシリコン酸化膜２５（第１の絶縁膜）を順次堆積す
る。次に、図１（ｂ）に示すように、周知のフォトリソ
グラフィー・ドライエッチング法を用いて、第１のシリ
コン酸化膜２５に配線パターンと同一パターンの配線溝
２６を形成する。ドライエッチングによりこの配線溝２
６を形成する場合、第１のシリコン酸化膜２５下のシリ
コン窒化膜２４でエッチングがストップするため、溝の
深さを均一にすることができる。ついで、配線溝２６の
底部にあるシリコン窒化膜２４をドライエッチングによ
り除去する。次に、配線溝形成時に用いたフォトレジス
トを除去した後、さらに周知のフォトリソグラフィー・
ドライエッチング法を用いて、所定の配線溝２６内の層
間絶縁膜２３に半径０．５μｍのコンタクトホール２７
（孔）を開口する。このように、コンタクトホール２７
は配線溝２６に対して自己整合的に形成することがで
き、後で形成する配線とシリコン基板２２の素子領域と
の電気的接触が可能となる。
【００１７】次に、図２（ｃ）に示すように、配線溝２
６およびコンタクトホール２７の内部を含む基板全面に
スパッタ法によりチタン膜、窒化チタン膜を連続的に堆
積する。チタン膜および窒化チタン膜はバリアメタル２
８として機能するものであり、その膜厚は例えばチタン
膜を５０ｎｍ、窒化チタン膜を１００ｎｍとする。つい
で、配線溝２６およびコンタクトホール２７の内部を含
む基板全面にＣＶＤ法により膜厚６００ｎｍ程度のアル
ミニウム膜３３（導電体）を堆積した後、ＣＭＰ法によ
り配線溝２６およびコンタクトホール２７の内部以外の
アルミニウム膜２９、バリアメタル２８を除去し、配線
溝２６内に埋め込まれたアルミニウムからなる配線パタ
ーン２９ａ、２９ｂを形成する。この工程で平坦な表面
を持つ埋め込み配線が完成する。なお、本実施の形態で
は、配線の最小幅、最小間隔をともに０．５μｍとす
る。
６およびコンタクトホール２７の内部を含む基板全面に
スパッタ法によりチタン膜、窒化チタン膜を連続的に堆
積する。チタン膜および窒化チタン膜はバリアメタル２
８として機能するものであり、その膜厚は例えばチタン
膜を５０ｎｍ、窒化チタン膜を１００ｎｍとする。つい
で、配線溝２６およびコンタクトホール２７の内部を含
む基板全面にＣＶＤ法により膜厚６００ｎｍ程度のアル
ミニウム膜３３（導電体）を堆積した後、ＣＭＰ法によ
り配線溝２６およびコンタクトホール２７の内部以外の
アルミニウム膜２９、バリアメタル２８を除去し、配線
溝２６内に埋め込まれたアルミニウムからなる配線パタ
ーン２９ａ、２９ｂを形成する。この工程で平坦な表面
を持つ埋め込み配線が完成する。なお、本実施の形態で
は、配線の最小幅、最小間隔をともに０．５μｍとす
る。
【００１８】その後、全面にフォトレジストを塗布し、
マスクパターンを用いて周知の露光・現像を行うことに
よって、図２（ｄ）に示すように、配線パターンの隣接
する配線間隔が狭い領域のフォトレジストのみを除去
し、それ以外の領域にフォトレジスト３０を残す。例え
ば、本実施の形態の場合、配線の最小間隔が０．５μｍ
であるから、配線間隔が０．５μｍとなっている部分の
フォトレジストを除去できるようなマスクパターンを用
いる。そして、図３（ｅ）に示すように、このフォトレ
ジスト３０をマスクとしてドライエッチングを行うこと
により、配線２９ａ間の第１のシリコン酸化膜２５を除
去して配線パターン２９ａを露出させる。また、このド
ライエッチングはシリコン窒化膜２４が除去されるまで
行う。
マスクパターンを用いて周知の露光・現像を行うことに
よって、図２（ｄ）に示すように、配線パターンの隣接
する配線間隔が狭い領域のフォトレジストのみを除去
し、それ以外の領域にフォトレジスト３０を残す。例え
ば、本実施の形態の場合、配線の最小間隔が０．５μｍ
であるから、配線間隔が０．５μｍとなっている部分の
フォトレジストを除去できるようなマスクパターンを用
いる。そして、図３（ｅ）に示すように、このフォトレ
ジスト３０をマスクとしてドライエッチングを行うこと
により、配線２９ａ間の第１のシリコン酸化膜２５を除
去して配線パターン２９ａを露出させる。また、このド
ライエッチングはシリコン窒化膜２４が除去されるまで
行う。
【００１９】次に、フォトレジスト３０を除去した後、
図３（ｆ）に示すように、ＣＶＤ法により膜厚１．０μ
ｍ程度の第２のシリコン酸化膜３１（第２の絶縁膜）を
基板全面に堆積する。すると、先に第１のシリコン酸化
膜２５を除去した配線間隔の狭い領域に空洞３２が形成
される。ＣＶＤの成膜条件を適切に設定することによっ
て、配線間隔の狭い領域に空洞３２を形成することは容
易である。この後、同様の工程を繰り返し、上層の配線
層または保護膜を形成すると、多層配線が完成する。
図３（ｆ）に示すように、ＣＶＤ法により膜厚１．０μ
ｍ程度の第２のシリコン酸化膜３１（第２の絶縁膜）を
基板全面に堆積する。すると、先に第１のシリコン酸化
膜２５を除去した配線間隔の狭い領域に空洞３２が形成
される。ＣＶＤの成膜条件を適切に設定することによっ
て、配線間隔の狭い領域に空洞３２を形成することは容
易である。この後、同様の工程を繰り返し、上層の配線
層または保護膜を形成すると、多層配線が完成する。
【００２０】本実施の形態の製造方法によれば、配線パ
ターン２９ａ、２９ｂ自身は埋め込み配線法で形成でき
るので、表面の充分な平坦化が可能である、微細なパタ
ーン形成が容易である、ビア／コンタクトの形成を配線
パターンと自己整合的に行える、といった埋め込み配線
本来の利点を得ることができる。その上で、１回のフォ
トリソグラフィー工程を加えＣＶＤの成膜条件を適切に
設定するだけで、配線間隔の狭い領域に空洞３２を容易
に形成することができ、配線間容量を低減することがで
きる。さらに、配線２９ａ間の凹部は配線間隔の狭い領
域のみにあり、配線間隔の広い領域に第１のシリコン酸
化膜２５が残っているため、膜厚１μｍの第２のシリコ
ン酸化膜３１を堆積した後、その上面は充分に平坦化さ
れる。
ターン２９ａ、２９ｂ自身は埋め込み配線法で形成でき
るので、表面の充分な平坦化が可能である、微細なパタ
ーン形成が容易である、ビア／コンタクトの形成を配線
パターンと自己整合的に行える、といった埋め込み配線
本来の利点を得ることができる。その上で、１回のフォ
トリソグラフィー工程を加えＣＶＤの成膜条件を適切に
設定するだけで、配線間隔の狭い領域に空洞３２を容易
に形成することができ、配線間容量を低減することがで
きる。さらに、配線２９ａ間の凹部は配線間隔の狭い領
域のみにあり、配線間隔の広い領域に第１のシリコン酸
化膜２５が残っているため、膜厚１μｍの第２のシリコ
ン酸化膜３１を堆積した後、その上面は充分に平坦化さ
れる。
【００２１】なお、配線間隔が狭い領域とは、配線間隔
が最小配線間隔と同じからその３倍までの範囲とするこ
とが望ましい。したがって、本実施の形態の場合、配線
間隔が最大０．５〜１．５μｍの領域のことを配線間隔
が狭い領域という。配線間隔がこれより大きい領域で配
線間の第１のシリコン酸化膜２５を除去すると、第２の
シリコン酸化膜３１を堆積しても、その上面が平坦にな
らなくなってしまう。
が最小配線間隔と同じからその３倍までの範囲とするこ
とが望ましい。したがって、本実施の形態の場合、配線
間隔が最大０．５〜１．５μｍの領域のことを配線間隔
が狭い領域という。配線間隔がこれより大きい領域で配
線間の第１のシリコン酸化膜２５を除去すると、第２の
シリコン酸化膜３１を堆積しても、その上面が平坦にな
らなくなってしまう。
【００２２】以下、本発明の第２の実施の形態を図４お
よび図５を参照して説明する。図４および図５は本実施
の形態の半導体装置の製造方法を工程順を追って示すプ
ロセスフロー図である。
よび図５を参照して説明する。図４および図５は本実施
の形態の半導体装置の製造方法を工程順を追って示すプ
ロセスフロー図である。
【００２３】まず、図４（ａ）に示すように、素子領域
を有するシリコン基板３４（半導体基板）上の全面に膜
厚１μｍの層間絶縁膜３５を堆積し、ついで、周知のフ
ォトリソグラフィー、エッチング技術を用いて、層間絶
縁膜３５に半径０．３μｍのコンタクトホール３６
（孔）を開口する。このコンタクトホール３６は配線と
シリコン基板３４の素子領域との電気的接触を取るため
のものである。次に、コンタクトホール形成時に用いた
フォトレジストを除去した後、図４（ｂ）に示すよう
に、選択ＣＶＤ法を用いてコンタクトホール３６内にタ
ングステン３７（プラグ材料）を堆積する。そして、Ｃ
ＭＰ法により余分なタングステンを除去することによっ
てコンタクトホール３６内を埋め込むプラグ３８を形成
し、かつ、表面を平坦にする。
を有するシリコン基板３４（半導体基板）上の全面に膜
厚１μｍの層間絶縁膜３５を堆積し、ついで、周知のフ
ォトリソグラフィー、エッチング技術を用いて、層間絶
縁膜３５に半径０．３μｍのコンタクトホール３６
（孔）を開口する。このコンタクトホール３６は配線と
シリコン基板３４の素子領域との電気的接触を取るため
のものである。次に、コンタクトホール形成時に用いた
フォトレジストを除去した後、図４（ｂ）に示すよう
に、選択ＣＶＤ法を用いてコンタクトホール３６内にタ
ングステン３７（プラグ材料）を堆積する。そして、Ｃ
ＭＰ法により余分なタングステンを除去することによっ
てコンタクトホール３６内を埋め込むプラグ３８を形成
し、かつ、表面を平坦にする。
【００２４】その後、全面に膜厚５０ｎｍ程度のシリコ
ン窒化膜３９（エッチングストップ膜）、膜厚５００ｎ
ｍ程度の第１のシリコン酸化膜４０（第１の絶縁膜）を
順次堆積する。そして、図５（ｃ）に示すように、周知
のフォトリソグラフィー・ドライエッチング技術を用い
て、第１のシリコン酸化膜４０に配線パターンと同一パ
ターンの配線溝４１を形成する。配線溝４１の幅は例え
ば０．３μｍとする。このエッチングは、シリコン窒化
膜３９で一度エッチングを止めた後、改めてシリコン窒
化膜３９を抜くエッチングを行うことによって、配線溝
４１の深さを均一にすることができる。その配線溝４１
の深さは０．５５μｍとなる。次に、配線溝形成時に用
いたフォトレジストを除去した後、配線溝４１の内部を
含む基板全面にＣＶＤ法により膜厚６００ｎｍ程度のア
ルミニウム膜４２（導電体）を堆積する。ついで、ＣＭ
Ｐ法により配線溝４１内部以外のアルミニウム膜４２を
除去し、アルミニウムからなる配線パターン４３を形成
する。この工程で平坦な表面を持つ埋め込み配線が完成
する。
ン窒化膜３９（エッチングストップ膜）、膜厚５００ｎ
ｍ程度の第１のシリコン酸化膜４０（第１の絶縁膜）を
順次堆積する。そして、図５（ｃ）に示すように、周知
のフォトリソグラフィー・ドライエッチング技術を用い
て、第１のシリコン酸化膜４０に配線パターンと同一パ
ターンの配線溝４１を形成する。配線溝４１の幅は例え
ば０．３μｍとする。このエッチングは、シリコン窒化
膜３９で一度エッチングを止めた後、改めてシリコン窒
化膜３９を抜くエッチングを行うことによって、配線溝
４１の深さを均一にすることができる。その配線溝４１
の深さは０．５５μｍとなる。次に、配線溝形成時に用
いたフォトレジストを除去した後、配線溝４１の内部を
含む基板全面にＣＶＤ法により膜厚６００ｎｍ程度のア
ルミニウム膜４２（導電体）を堆積する。ついで、ＣＭ
Ｐ法により配線溝４１内部以外のアルミニウム膜４２を
除去し、アルミニウムからなる配線パターン４３を形成
する。この工程で平坦な表面を持つ埋め込み配線が完成
する。
【００２５】以下、第１の実施の形態と同様の工程によ
り、図５（ｄ）に示すように、配線間隔が狭い領域の第
１のシリコン酸化膜４０を除去してその領域の配線パタ
ーン４３を露出させ、ついで、第２のシリコン酸化膜４
４（第２の絶縁膜）を全面に堆積することによって、配
線間隔の狭い領域に空洞４５を形成することができる。
この後、同様の工程を繰り返し、上層の配線層または保
護膜を形成することによって多層配線が完成する。
り、図５（ｄ）に示すように、配線間隔が狭い領域の第
１のシリコン酸化膜４０を除去してその領域の配線パタ
ーン４３を露出させ、ついで、第２のシリコン酸化膜４
４（第２の絶縁膜）を全面に堆積することによって、配
線間隔の狭い領域に空洞４５を形成することができる。
この後、同様の工程を繰り返し、上層の配線層または保
護膜を形成することによって多層配線が完成する。
【００２６】本実施の形態においても、埋め込み配線の
利点を損なうことなく、配線間隔の狭い部分に空洞４５
を設けることができ、配線間容量を低減できる、といっ
た第１の実施の形態と同様の効果を奏することができ
る。それに加えて、本実施の形態の場合、コンタクトホ
ール３６や配線溝４１の寸法が小さく、第１のシリコン
酸化膜４０の上からではチタン、窒化チタン等のバリア
メタルをスパッタ法で埋め込むことができない場合でも
プラグや配線金属をそれぞれ埋め込むことが可能にな
り、半導体装置の微細化に適した製造方法を提供するこ
とができる。
利点を損なうことなく、配線間隔の狭い部分に空洞４５
を設けることができ、配線間容量を低減できる、といっ
た第１の実施の形態と同様の効果を奏することができ
る。それに加えて、本実施の形態の場合、コンタクトホ
ール３６や配線溝４１の寸法が小さく、第１のシリコン
酸化膜４０の上からではチタン、窒化チタン等のバリア
メタルをスパッタ法で埋め込むことができない場合でも
プラグや配線金属をそれぞれ埋め込むことが可能にな
り、半導体装置の微細化に適した製造方法を提供するこ
とができる。
【００２７】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各種の膜の種類や膜厚等については適宜変更するこ
とが可能である。また、上記実施の形態では、配線パタ
ーンを半導体基板上に形成する例を示したが、この配線
パターンを下層の配線層上に形成することも勿論可能で
ある。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各種の膜の種類や膜厚等については適宜変更するこ
とが可能である。また、上記実施の形態では、配線パタ
ーンを半導体基板上に形成する例を示したが、この配線
パターンを下層の配線層上に形成することも勿論可能で
ある。
【００２８】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置の製造方法によれば、配線パターン自身は埋め
込み配線法で形成できるので、表面の充分な平坦化が可
能である、微細なパターン形成が容易である、ビア／コ
ンタクトの形成を配線パターンと自己整合的に行える、
といった埋め込み配線本来の利点を得ることができる。
その上で、１回のフォトリソグラフィー工程を加え、Ｃ
ＶＤの成膜条件を適切に設定するだけで、配線間隔の狭
い領域に空洞を容易に形成することができ、隣接配線間
容量を低減することができる。例えば、空洞の幅が配線
間隔の１／３である場合、隣接配線間容量を空洞がない
（シリコン酸化膜がある）場合に比べて約半分に低減す
ることができる。さらに、配線間の凹部は配線間隔の狭
い部分のみにあり、配線間隔が狭い領域以外の部分には
第１の絶縁膜が残るため、第２の絶縁膜の上面は充分に
平坦化され、多層配線に適した製造方法を提供すること
ができる。
導体装置の製造方法によれば、配線パターン自身は埋め
込み配線法で形成できるので、表面の充分な平坦化が可
能である、微細なパターン形成が容易である、ビア／コ
ンタクトの形成を配線パターンと自己整合的に行える、
といった埋め込み配線本来の利点を得ることができる。
その上で、１回のフォトリソグラフィー工程を加え、Ｃ
ＶＤの成膜条件を適切に設定するだけで、配線間隔の狭
い領域に空洞を容易に形成することができ、隣接配線間
容量を低減することができる。例えば、空洞の幅が配線
間隔の１／３である場合、隣接配線間容量を空洞がない
（シリコン酸化膜がある）場合に比べて約半分に低減す
ることができる。さらに、配線間の凹部は配線間隔の狭
い部分のみにあり、配線間隔が狭い領域以外の部分には
第１の絶縁膜が残るため、第２の絶縁膜の上面は充分に
平坦化され、多層配線に適した製造方法を提供すること
ができる。
【図１】本発明の第１の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図２】同、プロセスフロー図の続きである。
【図３】同、プロセスフロー図の続きである。
【図４】本発明の第２の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図５】同、プロセスフロー図の続きである。
【図６】配線間に空洞を設ける従来の方法を示す図であ
る。
る。
【図７】従来の埋め込み配線形成方法を示す図である。
【図８】配線間に空洞を設ける従来の他の方法を示す図
である。
である。
２２，３４ シリコン基板（半導体基板） ２３，３５ 層間絶縁膜 ２４，３９ シリコン窒化膜（エッチングストップ膜） ２５，４０ 第１のシリコン酸化膜（第１の絶縁膜） ２６，４１ 配線溝 ２７，３６ コンタクトホール（孔） ２８ バリアメタル ２９ａ，２９ｂ，４３ 配線パターン ３０ フォトレジスト ３１，４４ 第２のシリコン酸化膜（第２の絶縁膜） ３２，４５ 空洞 ３３，４２ アルミニウム膜（導電体） ３７ タングステン（プラグ材料） ３８ プラグ
Claims (5)
- 【請求項１】 半導体基板上または配線層上に第１の絶
縁膜を形成し、該第１の絶縁膜の配線パターンに対応す
る箇所に溝を形成する工程と、該溝の内部を含む前記第
１の絶縁膜上の全面に導電体を堆積する工程と、前記溝
の内部以外の前記導電体を除去することにより溝の内部
にのみ導電体を残して配線パターンを形成する工程と、
前記配線パターンのうち隣接する配線間隔が狭い領域に
あたる前記第１の絶縁膜を選択的に除去してこの領域の
配線パターンを露出させる工程と、前記工程で残した第
１の絶縁膜上および前記配線パターン上の全面に第２の
絶縁膜を形成することにより該第２の絶縁膜中の隣接す
る配線間隔が狭い領域に空洞を形成する工程、を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第１の絶縁膜の下に予め層間絶縁膜を形成してお
き、前記第１の絶縁膜に溝を形成した後、引き続いて前
記層間絶縁膜に前記半導体基板または配線層に達する孔
を形成し、これら孔および溝の内部を含む前記第１の絶
縁膜上の全面に前記導電体を堆積し、前記孔および溝の
内部以外の前記導電体を除去することにより孔および溝
の内部にのみ導電体を残して配線パターンとすることを
特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上または配線層上に層間絶縁
膜を形成し、該層間絶縁膜に孔を形成する工程と、該孔
の内部を含む前記層間絶縁膜上の全面に導電性を有する
プラグ材料を堆積する工程と、前記孔の内部以外の前記
プラグ材料を除去することにより孔の内部にのみプラグ
材料を残してプラグを形成する工程と、前記層間絶縁膜
上および前記プラグ上の全面に第１の絶縁膜を堆積する
工程と、該第１の絶縁膜の配線パターンに対応する箇所
に溝を形成する工程と、該溝の内部を含む前記第１の絶
縁膜上の全面に導電体を堆積する工程と、前記溝の内部
以外の前記導電体を除去することにより溝の内部にのみ
導電体を残して配線パターンとする工程と、前記配線パ
ターンのうち隣接する配線間隔が狭い領域にあたる前記
第１の絶縁膜を選択的に除去してこの領域の配線パター
ンを露出させる工程と、前記工程で残した第１の絶縁膜
上および前記配線パターン上の全面に第２の絶縁膜を形
成することにより該第２の絶縁膜中の隣接する配線間隔
が狭い領域に空洞を形成する工程、を有することを特徴
とする半導体装置の製造方法。 - 【請求項４】 請求項２または３に記載の半導体装置の
製造方法において、 前記第１の絶縁膜と前記層間絶縁膜との間に前記第１の
絶縁膜に対するエッチング選択比の大きい材料からなる
エッチングストップ膜を形成することを特徴とする半導
体装置の製造方法。 - 【請求項５】 請求項１ないし４のいずれかに記載の半
導体装置の製造方法において、 前記隣接する配線間隔が狭い領域における配線間隔は、
その製造プロセスの最小配線間隔と同じからその３倍ま
での範囲であることを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8043312A JP2773729B2 (ja) | 1996-02-29 | 1996-02-29 | 半導体装置の製造方法 |
| US08/807,700 US6093633A (en) | 1996-02-29 | 1997-02-28 | Method of making a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8043312A JP2773729B2 (ja) | 1996-02-29 | 1996-02-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237834A JPH09237834A (ja) | 1997-09-09 |
| JP2773729B2 true JP2773729B2 (ja) | 1998-07-09 |
Family
ID=12660294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8043312A Expired - Lifetime JP2773729B2 (ja) | 1996-02-29 | 1996-02-29 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6093633A (ja) |
| JP (1) | JP2773729B2 (ja) |
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| WO2017064937A1 (ja) * | 2015-10-16 | 2017-04-20 | ソニー株式会社 | 半導体装置、および半導体装置の製造方法 |
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-
1996
- 1996-02-29 JP JP8043312A patent/JP2773729B2/ja not_active Expired - Lifetime
-
1997
- 1997-02-28 US US08/807,700 patent/US6093633A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6093633A (en) | 2000-07-25 |
| JPH09237834A (ja) | 1997-09-09 |
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