JP3481222B2 - 配線構造及びその設計方法 - Google Patents
配線構造及びその設計方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、中空配線構造を有
する半導体集積回路装置の配線構造及びその設計方法に
関する。
する半導体集積回路装置の配線構造及びその設計方法に
関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化に伴い、
トランジスタの速度が向上すると、配線のもつＲＣ遅延
時間が信号処理時間の大半を占めるようになった。した
がって、配線長が長いほど，配線が微細になるほど大き
くなるＲＣ遅延を低減するためには、配線間容量を低減
することがもっとも効果的である。また、半導体集積回
路装置の高密度化に伴い、基板面と水平な方向に並ぶ配
線同士の間の容量は、基板面に垂直な方向に並ぶ配線同
士の間の容量に比べて、急速に大きくなっている。つま
り、配線間隔の縮小率は水平方向と垂直方向で異なって
おり、設計ルールを１世代進めると、配線間隔と配線幅
は一般に、水平方向については６０〜７０％程度、垂直
方向については９０％程度に狭くなる。したがって、微
細化をすればするほど、水平方向と垂直方向の配線間隔
の差は広がるため、半導体集積回路の微細化にともなう
配線間容量の増加を抑えるために、配線間の誘電率を下
げる技術が必要である。
トランジスタの速度が向上すると、配線のもつＲＣ遅延
時間が信号処理時間の大半を占めるようになった。した
がって、配線長が長いほど，配線が微細になるほど大き
くなるＲＣ遅延を低減するためには、配線間容量を低減
することがもっとも効果的である。また、半導体集積回
路装置の高密度化に伴い、基板面と水平な方向に並ぶ配
線同士の間の容量は、基板面に垂直な方向に並ぶ配線同
士の間の容量に比べて、急速に大きくなっている。つま
り、配線間隔の縮小率は水平方向と垂直方向で異なって
おり、設計ルールを１世代進めると、配線間隔と配線幅
は一般に、水平方向については６０〜７０％程度、垂直
方向については９０％程度に狭くなる。したがって、微
細化をすればするほど、水平方向と垂直方向の配線間隔
の差は広がるため、半導体集積回路の微細化にともなう
配線間容量の増加を抑えるために、配線間の誘電率を下
げる技術が必要である。
【０００３】従来の技術として、信号の配線に起因した
遅延を従来の４０％に低減できる中空構造をもつ半導体
集積回路を製造する技術がある。中空配線構造とは、被
覆率の低いプラズマＣＶＤ膜を利用して、故意に配線間
の領域を絶縁膜によって完全に埋め込むのではなく、絶
縁膜中に中空部分を設ける構造である。
遅延を従来の４０％に低減できる中空構造をもつ半導体
集積回路を製造する技術がある。中空配線構造とは、被
覆率の低いプラズマＣＶＤ膜を利用して、故意に配線間
の領域を絶縁膜によって完全に埋め込むのではなく、絶
縁膜中に中空部分を設ける構造である。
【０００４】そして、半導体集積回路装置に以上のよう
な中空配線構造を設けることにより、配線間の実質比誘
電率を大幅に低減することが可能となり、さらに配線間
容量に起因する遅延時間を、従来方式の４０％にまで低
減できるといわれている。
な中空配線構造を設けることにより、配線間の実質比誘
電率を大幅に低減することが可能となり、さらに配線間
容量に起因する遅延時間を、従来方式の４０％にまで低
減できるといわれている。
【０００５】
【発明が解決しようとする課題】ところで、現在のとこ
ろ、中空配線構造を実現するための適切な半導体集積回
路装置の設計方法が確率されていないという不具合があ
る。中空配線構造を実現する場合、各配線層間における
空間の示す割合があまりに大きいと、配線構造の強度が
確保されないおそれがある。一方、配線の寄生容量に起
因する遅延を低減するとしても、配線同士の距離がある
値以上離れている場合には、寄生容量が小さいので、そ
れほど不具合はない。
ろ、中空配線構造を実現するための適切な半導体集積回
路装置の設計方法が確率されていないという不具合があ
る。中空配線構造を実現する場合、各配線層間における
空間の示す割合があまりに大きいと、配線構造の強度が
確保されないおそれがある。一方、配線の寄生容量に起
因する遅延を低減するとしても、配線同士の距離がある
値以上離れている場合には、寄生容量が小さいので、そ
れほど不具合はない。
【０００６】本発明の目的は、強度の確保と配線の寄生
容量に起因する遅延の低減とを併せて実現しうる配線構
造及びそれを得るための配線の設計方法を提供すること
にある。
容量に起因する遅延の低減とを併せて実現しうる配線構
造及びそれを得るための配線の設計方法を提供すること
にある。
【０００７】
【課題を解決するための手段】本発明の第１の配線構造
の設計方法は、半導体集積回路装置のある配線層の配線
構造を形成する方法であって、少なくとも一部が実配線
パターンとは第１の値以下の距離だけ隔てるように第１
のダミーパターンを生成するステップ（ａ）と、上記実
配線パターンと、上記第１のダミーパターンの少なくと
も一部とを合わせて最終配線パターンとするステップ
（ｂ）と、上記配線層のうち，上記最終配線パターン中
の間隙が上記第１の値以下の領域は、中空部とするよう
に定義するステップ（ｃ）とを含んでいる。
の設計方法は、半導体集積回路装置のある配線層の配線
構造を形成する方法であって、少なくとも一部が実配線
パターンとは第１の値以下の距離だけ隔てるように第１
のダミーパターンを生成するステップ（ａ）と、上記実
配線パターンと、上記第１のダミーパターンの少なくと
も一部とを合わせて最終配線パターンとするステップ
（ｂ）と、上記配線層のうち，上記最終配線パターン中
の間隙が上記第１の値以下の領域は、中空部とするよう
に定義するステップ（ｃ）とを含んでいる。
【０００８】この方法により、最終配線パターンを用い
て配線構造を形成すると、実配線パターン中の間隙，第
１のダミーパターン中の間隙及び実配線パターンと第１
のダミーパターンとの間の間隙のうち第１の値以下の領
域が中空部になる。したがって、実配線パターンの周囲
にのほぼ全体を中空部とすることができ、実配線パター
ンとの間に絶縁膜の入り込まない中空構造が形成される
ため、配線間容量を抑えることができる。
て配線構造を形成すると、実配線パターン中の間隙，第
１のダミーパターン中の間隙及び実配線パターンと第１
のダミーパターンとの間の間隙のうち第１の値以下の領
域が中空部になる。したがって、実配線パターンの周囲
にのほぼ全体を中空部とすることができ、実配線パター
ンとの間に絶縁膜の入り込まない中空構造が形成される
ため、配線間容量を抑えることができる。
【０００９】上記ステップ（ａ）は、上記実配線パター
ンを上記第１の値ずつ拡大して第１の拡大配線パターン
を生成するサブステップ（ａ１）と、上記実配線パター
ンを上記第１の値よりも大きい値である第２の値ずつ拡
大して第２の拡大配線パターンを生成するサブステップ
（ａ２）と、上記第２の拡大配線パターンから、上記第
１の拡大配線パターンと上記第２の拡大配線パターンと
の重なり部分を削除することにより、上記第１のダミー
パターンを生成するサブステップ（ａ３）とを含むこと
により、実配線パターンの拡大パターンを利用して、少
なくとも一部が実配線パターンとは第１の値以下の距離
だけ隔てるように第１のダミーパターンを容易に生成す
ることができる。
ンを上記第１の値ずつ拡大して第１の拡大配線パターン
を生成するサブステップ（ａ１）と、上記実配線パター
ンを上記第１の値よりも大きい値である第２の値ずつ拡
大して第２の拡大配線パターンを生成するサブステップ
（ａ２）と、上記第２の拡大配線パターンから、上記第
１の拡大配線パターンと上記第２の拡大配線パターンと
の重なり部分を削除することにより、上記第１のダミー
パターンを生成するサブステップ（ａ３）とを含むこと
により、実配線パターンの拡大パターンを利用して、少
なくとも一部が実配線パターンとは第１の値以下の距離
だけ隔てるように第１のダミーパターンを容易に生成す
ることができる。
【００１０】上記ステップ（ａ）の後で上記ステップ
（ｂ）の前に、上記配線層における上記実配線パターン
と上記第１のダミー配線パターンとが存在しない領域
に、上記実配線パターン又は第１のダミーパターンから
上記第１の値だけ離れた位置に第２のダミーパターンを
生成するステップ（ａ’）をさらに含み、上記ステップ
（ｂ）では、上記実配線パターン及び上記第１，第２の
ダミーパターンを合わせて、上記最終配線パターンとす
ることにより、より多くの中空部を形成することができ
る。
（ｂ）の前に、上記配線層における上記実配線パターン
と上記第１のダミー配線パターンとが存在しない領域
に、上記実配線パターン又は第１のダミーパターンから
上記第１の値だけ離れた位置に第２のダミーパターンを
生成するステップ（ａ’）をさらに含み、上記ステップ
（ｂ）では、上記実配線パターン及び上記第１，第２の
ダミーパターンを合わせて、上記最終配線パターンとす
ることにより、より多くの中空部を形成することができ
る。
【００１１】上記ステップ（ａ’）では、単純図形の集
合よりなる単純図形パターンを生成した後、上記実配線
パターン及び第１のダミーパターンを上記第１の値より
も大きい第３の値ずつ拡大して第３の拡大配線パターン
を生成し、さらに、上記第３の拡大配線パターンから、
上記第３の拡大配線パターンと上記単純図形パターンと
の重なり部分を削除することにより、上記第２のダミー
パターンを生成することにより、単純図形パターンを利
用してより多くの中空部を生成することができる。
合よりなる単純図形パターンを生成した後、上記実配線
パターン及び第１のダミーパターンを上記第１の値より
も大きい第３の値ずつ拡大して第３の拡大配線パターン
を生成し、さらに、上記第３の拡大配線パターンから、
上記第３の拡大配線パターンと上記単純図形パターンと
の重なり部分を削除することにより、上記第２のダミー
パターンを生成することにより、単純図形パターンを利
用してより多くの中空部を生成することができる。
【００１２】上記ステップ（ａ）の後で上記ステップ
（ｂ）の前に、格子状ダミーパターンを生成するステッ
プ（ａ''）と、上記格子状ダミーパターンによって、上
記第１のダミーパターンを区切ってなる分割ダミーパタ
ーンを生成するステップ（ａ''' ）と、上記ステップ
（ｂ）では、上記第１のダミーパターンの一部である上
記分割ダミーパターンと上記実配線パターンとを合わせ
て最終配線パターンとすることにより、第１配線パター
ンと第１ダミーパターンとの間の寄生容量を低減するこ
とができるので、配線の寄生容量に起因する信号遅延の
低減効果を顕著に発揮することができる。
（ｂ）の前に、格子状ダミーパターンを生成するステッ
プ（ａ''）と、上記格子状ダミーパターンによって、上
記第１のダミーパターンを区切ってなる分割ダミーパタ
ーンを生成するステップ（ａ''' ）と、上記ステップ
（ｂ）では、上記第１のダミーパターンの一部である上
記分割ダミーパターンと上記実配線パターンとを合わせ
て最終配線パターンとすることにより、第１配線パター
ンと第１ダミーパターンとの間の寄生容量を低減するこ
とができるので、配線の寄生容量に起因する信号遅延の
低減効果を顕著に発揮することができる。
【００１３】上記ステップ（ａ）では、多数の単純図形
の集合からなる第１の単純図形パターンを用いて、上記
第１のダミーパターンを生成することにより、簡単に中
空部を形成することができる。
の集合からなる第１の単純図形パターンを用いて、上記
第１のダミーパターンを生成することにより、簡単に中
空部を形成することができる。
【００１４】上記ステップ（ａ）は、上記第１の単純図
形パターンを生成するサブステップ（ａ11）と、上記実
配線パターンを上記第１の値よりも大きい第３の値ずつ
拡大して第３の拡大配線パターンを生成するサブステッ
プ（ａ12）と、上記第３の拡大配線パターンから、上記
第３の拡大配線パターンと上記第１の単純図形パターン
との重なり部分を削除することにより、上記第１のダミ
ーパターンを生成するサブステップ（ａ13）とを含むこ
とにより、単純図形パターンを利用して、少なくとも一
部が実配線パターンとは第１の値以下の距離だけ隔てる
ように第１のダミーパターンを容易に生成することがで
きる。
形パターンを生成するサブステップ（ａ11）と、上記実
配線パターンを上記第１の値よりも大きい第３の値ずつ
拡大して第３の拡大配線パターンを生成するサブステッ
プ（ａ12）と、上記第３の拡大配線パターンから、上記
第３の拡大配線パターンと上記第１の単純図形パターン
との重なり部分を削除することにより、上記第１のダミ
ーパターンを生成するサブステップ（ａ13）とを含むこ
とにより、単純図形パターンを利用して、少なくとも一
部が実配線パターンとは第１の値以下の距離だけ隔てる
ように第１のダミーパターンを容易に生成することがで
きる。
【００１５】上記ステップ（ａ）は、上記第１の単純図
形パターンを生成するサブステップ（ａ21）と、上記第
１の単純図形パターンから上記第１の単純図形パターン
と上記実配線パターンとの重なり部分を除去して第２の
単純図形パターンを生成するサブステップ（ａ22）と、
上記第２の単純図形パターンを第４の値ずつ縮小して縮
小単純図形パターンを生成するサブステップ（ａ23）
と、上記縮小単純図形パターンを上記第４の値ずつ拡大
して、第３の単純図形パターンを生成するサブステップ
（ａ24）と、上記第２の単純図形パターンから、上記第
２の単純図形パターンと上記第３の単純図形パターンと
の重なり部分を除去して第４の単純図形パターンを生成
するサブステップ（ａ25）と、上記第４の単純図形パタ
ーンを第５の値ずつ拡大して拡大単純図形パターンを生
成するサブステップ（ａ26）と、上記実配線パターンを
上記第１の値ずつ拡大して第１の拡大配線パターンを生
成するサブステップ（ａ27）と、上記拡大単純図形パタ
ーンから、拡大単純図形パターンと上記第１の拡大配線
パターンとの重なり部分を削除して第５の単純図形パタ
ーンを生成するサブステップ（ａ28）と、上記第５の単
純図形パターンと上記第３の単純図形パターンとを合わ
せて、上記第１のダミーパターンを生成するサブステッ
プ（ａ29）とを含むことにより、単純図形パターンを利
用して、より多くの中空部を形成することが可能にな
る。
形パターンを生成するサブステップ（ａ21）と、上記第
１の単純図形パターンから上記第１の単純図形パターン
と上記実配線パターンとの重なり部分を除去して第２の
単純図形パターンを生成するサブステップ（ａ22）と、
上記第２の単純図形パターンを第４の値ずつ縮小して縮
小単純図形パターンを生成するサブステップ（ａ23）
と、上記縮小単純図形パターンを上記第４の値ずつ拡大
して、第３の単純図形パターンを生成するサブステップ
（ａ24）と、上記第２の単純図形パターンから、上記第
２の単純図形パターンと上記第３の単純図形パターンと
の重なり部分を除去して第４の単純図形パターンを生成
するサブステップ（ａ25）と、上記第４の単純図形パタ
ーンを第５の値ずつ拡大して拡大単純図形パターンを生
成するサブステップ（ａ26）と、上記実配線パターンを
上記第１の値ずつ拡大して第１の拡大配線パターンを生
成するサブステップ（ａ27）と、上記拡大単純図形パタ
ーンから、拡大単純図形パターンと上記第１の拡大配線
パターンとの重なり部分を削除して第５の単純図形パタ
ーンを生成するサブステップ（ａ28）と、上記第５の単
純図形パターンと上記第３の単純図形パターンとを合わ
せて、上記第１のダミーパターンを生成するサブステッ
プ（ａ29）とを含むことにより、単純図形パターンを利
用して、より多くの中空部を形成することが可能にな
る。
【００１６】上記工程（ａ）では、上記第１の単純図形
パターンを短冊状に区切ってなる短冊状ダミーパターン
を用いて、上記第１のダミーパターンを生成することも
できる。
パターンを短冊状に区切ってなる短冊状ダミーパターン
を用いて、上記第１のダミーパターンを生成することも
できる。
【００１７】上記ステップ（ａ）は、上記第１の単純図
形パターンを生成するサブステップ（ａ31）と、上記第
１の単純図形パターンから、上記第１の単純図形パター
ンと上記実配線パターンとの重なり部分を除去して第２
の単純図形パターンを生成するサブステップ（ａ32）
と、上記第２の単純図形パターンを１つの方向に第５の
値だけ縮小して第１の縮小単純図形パターンをするサブ
ステップ（ａ33）と、上記第１の縮小単純図形パターン
を上記１つの方向に第６の値だけ縮小して第２の縮小単
純図形パターンを生成するサブステップ（ａ34）と、上
記第１の単純図形パターンから、上記第１の単純図形パ
ターンと上記第２の単純図形パターンとの重なり部分を
除去して第６の単純図形パターンを生成するサブステッ
プ（ａ35）と、上記第６の単純図形パターンと上記第２
の縮小単純図形パターンを合わせて、上記短冊状ダミー
パターンとするサブステップ（ａ36）とを含むことによ
り、実配線パターンと第１のダミーパターンとの間の容
量を低減することができるので、配線の寄生容量に起因
する信号遅延をより効果的に低減することができる。
形パターンを生成するサブステップ（ａ31）と、上記第
１の単純図形パターンから、上記第１の単純図形パター
ンと上記実配線パターンとの重なり部分を除去して第２
の単純図形パターンを生成するサブステップ（ａ32）
と、上記第２の単純図形パターンを１つの方向に第５の
値だけ縮小して第１の縮小単純図形パターンをするサブ
ステップ（ａ33）と、上記第１の縮小単純図形パターン
を上記１つの方向に第６の値だけ縮小して第２の縮小単
純図形パターンを生成するサブステップ（ａ34）と、上
記第１の単純図形パターンから、上記第１の単純図形パ
ターンと上記第２の単純図形パターンとの重なり部分を
除去して第６の単純図形パターンを生成するサブステッ
プ（ａ35）と、上記第６の単純図形パターンと上記第２
の縮小単純図形パターンを合わせて、上記短冊状ダミー
パターンとするサブステップ（ａ36）とを含むことによ
り、実配線パターンと第１のダミーパターンとの間の容
量を低減することができるので、配線の寄生容量に起因
する信号遅延をより効果的に低減することができる。
【００１８】 本発明の第２の配線構造の設計方法は、
半導体集積回路装置のある配線層の配線構造を設計する
方法であって、実配線パターンに接触するダミーパター
ンを生成するステップ（ａ）と、上記実配線パターン
と、上記ダミーパターンとを合わせて最終配線パターン
とするステップ（ｂ）と、上記配線層のうち，上記最終
配線パターン中の間隙が第１の値以下である領域は、中
空部とするように定義するステップ（ｃ）とを含んでい
る。
半導体集積回路装置のある配線層の配線構造を設計する
方法であって、実配線パターンに接触するダミーパター
ンを生成するステップ（ａ）と、上記実配線パターン
と、上記ダミーパターンとを合わせて最終配線パターン
とするステップ（ｂ）と、上記配線層のうち，上記最終
配線パターン中の間隙が第１の値以下である領域は、中
空部とするように定義するステップ（ｃ）とを含んでい
る。
【００１９】この方法により、実配線パターン中の間隙
が第１の値よりも微妙に大きくて、中空部を生成するた
めのダミーパターンを生成しにくい場合でも、中空部を
形成するためのダミーパターンを容易に生成することが
できる。
が第１の値よりも微妙に大きくて、中空部を生成するた
めのダミーパターンを生成しにくい場合でも、中空部を
形成するためのダミーパターンを容易に生成することが
できる。
【００２０】上記ステップ（ａ）は、実配線パターンを
第７の値だけ拡大して第４の拡大配線パターンを生成す
るサブステップ（ａ41）と、上記第４の拡大配線パター
ンを上記第７の値だけ縮小して第１の配線間パターンを
生成するサブステップ（ａ42）と、上記実配線パターン
を上記第７の値よりも大きい第８の値だけ拡大して第５
の拡大配線パターを生成するサブステップ（ａ43）と、
上記第５の拡大配線パターンを上記第８の値だけ縮小し
て第２の配線間パターンを生成するサブステップ（ａ4
4）と、上記第２の配線間パターンから、上記第１，第
２の配線間パターンの重なり部分を除去して、第３の配
線間パターンを生成するサブステップ（ａ45）と、上記
実配線パターンを上記第７の値よりも小さい第９の値だ
け拡大して第６の拡大配線パターンを生成するサブステ
ップ（ａ46）と、上記第３の配線間パターンから、上記
第３の配線間パターンと上記第６の拡大配線パターンと
の重なり部分を抜き出して、上記ダミーパターンを生成
するサブステップ（ａ47）とを含んでいることが好まし
い。
第７の値だけ拡大して第４の拡大配線パターンを生成す
るサブステップ（ａ41）と、上記第４の拡大配線パター
ンを上記第７の値だけ縮小して第１の配線間パターンを
生成するサブステップ（ａ42）と、上記実配線パターン
を上記第７の値よりも大きい第８の値だけ拡大して第５
の拡大配線パターを生成するサブステップ（ａ43）と、
上記第５の拡大配線パターンを上記第８の値だけ縮小し
て第２の配線間パターンを生成するサブステップ（ａ4
4）と、上記第２の配線間パターンから、上記第１，第
２の配線間パターンの重なり部分を除去して、第３の配
線間パターンを生成するサブステップ（ａ45）と、上記
実配線パターンを上記第７の値よりも小さい第９の値だ
け拡大して第６の拡大配線パターンを生成するサブステ
ップ（ａ46）と、上記第３の配線間パターンから、上記
第３の配線間パターンと上記第６の拡大配線パターンと
の重なり部分を抜き出して、上記ダミーパターンを生成
するサブステップ（ａ47）とを含んでいることが好まし
い。
【００２１】本発明の第１の配線構造は、半導体集積回
路装置のうちのある配線層の配線構造であって、上記配
線層に設けられた配線パターンと、上記配線層におい
て、少なくとも一部が上記配線パターンとはある値以下
の距離だけ隔てるように設けられたダミーパターンと、
上記配線層において、上記配線パターン中の間隙，上記
ダミーパターン中の間隙及び上記配線パターンと上記ダ
ミーパターンとの間の間隙が上記ある値以下である領域
に設けられた中空部と、上記配線層において、上記中空
部以外の領域を埋める層間絶縁膜とを備えている。
路装置のうちのある配線層の配線構造であって、上記配
線層に設けられた配線パターンと、上記配線層におい
て、少なくとも一部が上記配線パターンとはある値以下
の距離だけ隔てるように設けられたダミーパターンと、
上記配線層において、上記配線パターン中の間隙，上記
ダミーパターン中の間隙及び上記配線パターンと上記ダ
ミーパターンとの間の間隙が上記ある値以下である領域
に設けられた中空部と、上記配線層において、上記中空
部以外の領域を埋める層間絶縁膜とを備えている。
【００２２】これにより、配線パターンの周囲にできる
だけ多くの中空部が設けられているので、ダミーパター
ンを利用して配線の寄生容量に起因する信号遅延の低減
を図ることができる。
だけ多くの中空部が設けられているので、ダミーパター
ンを利用して配線の寄生容量に起因する信号遅延の低減
を図ることができる。
【００２３】上記ダミーパターンは、単純図形の集合か
らなる単純図形パターンを用いて生成されていてもよ
い。
らなる単純図形パターンを用いて生成されていてもよ
い。
【００２４】上記ダミーパターンは、一定間隔で区切ら
れた部分を有していることにより、配線パターンの寄生
容量をより効果的に低減することができる。
れた部分を有していることにより、配線パターンの寄生
容量をより効果的に低減することができる。
【００２５】本発明の第２の配線構造は、半導体集積回
路装置のうちのある配線層の配線構造であって、上記配
線層に設けられた配線パターンと、上記配線層において
配線パターンに接触して形成され、ある値以下の間隙を
有するダミーパターンと、上記配線層において、上記配
線パターン中の間隙，上記ダミーパターン中の間隙及び
上記配線パターンと上記ダミーパターンとの間の間隙が
上記ある値以下である領域に設けられた中空部と、上記
配線層において、上記中空部以外の領域を埋める層間絶
縁膜とを備えている。
路装置のうちのある配線層の配線構造であって、上記配
線層に設けられた配線パターンと、上記配線層において
配線パターンに接触して形成され、ある値以下の間隙を
有するダミーパターンと、上記配線層において、上記配
線パターン中の間隙，上記ダミーパターン中の間隙及び
上記配線パターンと上記ダミーパターンとの間の間隙が
上記ある値以下である領域に設けられた中空部と、上記
配線層において、上記中空部以外の領域を埋める層間絶
縁膜とを備えている。
【００２６】この方法により、配線パターン中の間隙が
中空部を形成する基準となるある値よりも微妙に大きい
場合にもその間隙に中空部が設けられる。したがって、
ダミーパターンを利用して配線の寄生容量に起因する信
号遅延の低減を図ることができる。
中空部を形成する基準となるある値よりも微妙に大きい
場合にもその間隙に中空部が設けられる。したがって、
ダミーパターンを利用して配線の寄生容量に起因する信
号遅延の低減を図ることができる。
【００２７】
【発明の実施の形態】（基本的な考え方）本発明の中空
配線構造及びその設計方法においては、一般には配線間
の領域が絶縁膜によってほぼ完全に埋められているが、
配線間隔が、配線パターンのレイアウト設計のデザイン
ルールを満たす範囲内で、ある一定値Ｗ以下の値をもつ
ときには、絶縁膜が配線間の間隙に完全には埋め込まれ
ず、中空構造が生成されるように定義づける。ここで、
ある一定値Ｗとは、例えば、ゲート長が０．２６μｍで
ある半導体製造プロセス上の配線パターンのデザインル
ール（０．２５μｍ）を満たす設計ルールの場合、配線
間隔が０．５μｍ以下の距離とすることなどがある。
配線構造及びその設計方法においては、一般には配線間
の領域が絶縁膜によってほぼ完全に埋められているが、
配線間隔が、配線パターンのレイアウト設計のデザイン
ルールを満たす範囲内で、ある一定値Ｗ以下の値をもつ
ときには、絶縁膜が配線間の間隙に完全には埋め込まれ
ず、中空構造が生成されるように定義づける。ここで、
ある一定値Ｗとは、例えば、ゲート長が０．２６μｍで
ある半導体製造プロセス上の配線パターンのデザインル
ール（０．２５μｍ）を満たす設計ルールの場合、配線
間隔が０．５μｍ以下の距離とすることなどがある。
【００２８】この定義は、基本的には基板面に平行な方
向に並ぶ配線同士の間に適用されれば、配線間容量を効
果的に低減することができる。ただし、基板面に垂直方
向あるいは多少ずれた状態で並ぶ配線同士の間にも適用
することが好ましい。その場合にも、配線同士の間隔が
０．５μｍ以下になることは十分考えられるからであ
る。
向に並ぶ配線同士の間に適用されれば、配線間容量を効
果的に低減することができる。ただし、基板面に垂直方
向あるいは多少ずれた状態で並ぶ配線同士の間にも適用
することが好ましい。その場合にも、配線同士の間隔が
０．５μｍ以下になることは十分考えられるからであ
る。
【００２９】図１９は、本発明の設計方法によって設計
しようとする多層配線構造を備えた半導体装置の断面図
である。半導体基板上にはＭＩＳトランジスタ等の多数
の素子が設けられているが、図１９においては、その図
示が省略されている。
しようとする多層配線構造を備えた半導体装置の断面図
である。半導体基板上にはＭＩＳトランジスタ等の多数
の素子が設けられているが、図１９においては、その図
示が省略されている。
【００３０】図１９に示すように、第１配線層には配線
Ｘ１〜Ｘ６が設けられ、第２配線層には配線Ｙ１〜Ｙ４
が設けられ、第３配線層には配線Ｚ１〜Ｚ５が設けられ
ているとする。このとき、第１配線層において、基板面
に水平な方向に並ぶ配線Ｘ３と配線Ｘ４との間、配線Ｘ
５と配線Ｘ６との間の間隔が所定値よりも狭いので、中
空部となり、それ以外の領域は原則として層端絶縁膜に
よって埋められる。ただし、第１配線層の配線Ｘ１，Ｘ
２と、第２配線層の配線Ｙ１，Ｙ２との間隔が、それぞ
れ所定値以下であるので、配線Ｘ１，Ｘ２の上方には中
空部が設けられる。また、第１配線層の配線Ｘ４と第２
配線層の配線Ｙ３とのオーバーラップ部における間隔も
所定値以下になるので、配線Ｘ４の上方にも中空部が設
けられることになる。第２配線層駒第３配線層について
も、同様の定義付けが適用される結果、図１９に示すよ
うな中空配線層構造が形成される。
Ｘ１〜Ｘ６が設けられ、第２配線層には配線Ｙ１〜Ｙ４
が設けられ、第３配線層には配線Ｚ１〜Ｚ５が設けられ
ているとする。このとき、第１配線層において、基板面
に水平な方向に並ぶ配線Ｘ３と配線Ｘ４との間、配線Ｘ
５と配線Ｘ６との間の間隔が所定値よりも狭いので、中
空部となり、それ以外の領域は原則として層端絶縁膜に
よって埋められる。ただし、第１配線層の配線Ｘ１，Ｘ
２と、第２配線層の配線Ｙ１，Ｙ２との間隔が、それぞ
れ所定値以下であるので、配線Ｘ１，Ｘ２の上方には中
空部が設けられる。また、第１配線層の配線Ｘ４と第２
配線層の配線Ｙ３とのオーバーラップ部における間隔も
所定値以下になるので、配線Ｘ４の上方にも中空部が設
けられることになる。第２配線層駒第３配線層について
も、同様の定義付けが適用される結果、図１９に示すよ
うな中空配線層構造が形成される。
【００３１】（第１の実施形態）図１は、本発明の第１
の実施形態の配線構造設計のためのパターン生成方法の
手順を示すフローチャート図である。図２は、第１の実
施形態におけるパターン生成装置の構成を概略的に示す
ブロック図である。図３（ａ）〜（ｅ）は、第１の実施
形態の配線構造設計のためのパターン生成の過程で生成
される図形パターンを示す平面図である。以下、本実施
形態の配線構造設計のためのパターン生成方法につい
て、図１のフローチャートに沿って、図２及び図３
（ａ）〜（ｅ）を参照しながら説明する。
の実施形態の配線構造設計のためのパターン生成方法の
手順を示すフローチャート図である。図２は、第１の実
施形態におけるパターン生成装置の構成を概略的に示す
ブロック図である。図３（ａ）〜（ｅ）は、第１の実施
形態の配線構造設計のためのパターン生成の過程で生成
される図形パターンを示す平面図である。以下、本実施
形態の配線構造設計のためのパターン生成方法につい
て、図１のフローチャートに沿って、図２及び図３
（ａ）〜（ｅ）を参照しながら説明する。
【００３２】まず、ステップＳＡ１において、設計に用
いられるデータベースから、図３（ａ）に示す実配線パ
ターンである第１配線パターン１１を取り出して、これ
を設計に用いられるＰＣなどに入力する。
いられるデータベースから、図３（ａ）に示す実配線パ
ターンである第１配線パターン１１を取り出して、これ
を設計に用いられるＰＣなどに入力する。
【００３３】次に、ステップＳＡ２において、第１配線
パターン１１の大きさをｘ方向及びｙ方向に所定量Ａ
（Ａ≦Ｗ，例えば０．５μｍ）だけ拡大して、図３
（ｂ）に示す第１拡大配線パターン１２を生成する。こ
の処理は、図２に示す第１図形拡大手段１０１によって
行なわれる。この場合、所定量Ａの値は、第１配線パタ
ーン１１の近傍において中空構造を生成するためのパタ
ーンを置くことを禁止する距離を意味する。ここでは、
所定量Ａは上記中空部を設けることを定義する間隙の一
定値Ｗと等しい。
パターン１１の大きさをｘ方向及びｙ方向に所定量Ａ
（Ａ≦Ｗ，例えば０．５μｍ）だけ拡大して、図３
（ｂ）に示す第１拡大配線パターン１２を生成する。こ
の処理は、図２に示す第１図形拡大手段１０１によって
行なわれる。この場合、所定量Ａの値は、第１配線パタ
ーン１１の近傍において中空構造を生成するためのパタ
ーンを置くことを禁止する距離を意味する。ここでは、
所定量Ａは上記中空部を設けることを定義する間隙の一
定値Ｗと等しい。
【００３４】次に、ステップＳＡ３において、第１配線
パターン１１の大きさをｘ方向及びｙ方向に所定量Ｂ
（例えば０．７５μｍ）だけ拡大して、図３（ｂ）に示
す第２拡大配線パターン１３を生成する。この処理は、
図２に示す第２図形拡大手段１０２によって行なわれ
る。この場合、所定量Ｂの値は、半導体製造プロセス上
の配線パターンのデザインルール（本実施形態では０．
２５μｍ）を満たす値である。
パターン１１の大きさをｘ方向及びｙ方向に所定量Ｂ
（例えば０．７５μｍ）だけ拡大して、図３（ｂ）に示
す第２拡大配線パターン１３を生成する。この処理は、
図２に示す第２図形拡大手段１０２によって行なわれ
る。この場合、所定量Ｂの値は、半導体製造プロセス上
の配線パターンのデザインルール（本実施形態では０．
２５μｍ）を満たす値である。
【００３５】次に、ステップＳＡ４において、第２拡大
配線パターン１３から第１，第２拡大配線パターン１
２，１３の重なり部分を削除して、図３（ｄ）に示す第
１ダミーパターン１４を生成する。この処理は、図２に
示す第１図形論理差演算処理手段１０３により行なわれ
る。
配線パターン１３から第１，第２拡大配線パターン１
２，１３の重なり部分を削除して、図３（ｄ）に示す第
１ダミーパターン１４を生成する。この処理は、図２に
示す第１図形論理差演算処理手段１０３により行なわれ
る。
【００３６】次に、ステップＳＡ５において、図３
（ａ）に示す第１配線パターン１１と、図３（ｄ）に示
す第１ダミーパターン１４とを重ね合わせることによ
り、図３（ｅ）に示す第２配線パターン１５を生成す
る。この処理は、図２に示す第１図形論理和演算処理手
段１０４により行なわれる。
（ａ）に示す第１配線パターン１１と、図３（ｄ）に示
す第１ダミーパターン１４とを重ね合わせることによ
り、図３（ｅ）に示す第２配線パターン１５を生成す
る。この処理は、図２に示す第１図形論理和演算処理手
段１０４により行なわれる。
【００３７】この第２配線パターン１５は、実配線パタ
ーンである第１配線パターン１１と第１ダミーパターン
１４とを含む最終配線パターンである。第１ダミーパタ
ーン１４として、実配線パターンである第１配線パター
ンと同じ導体材料によって構成されるが配線としては機
能しない導体膜が形成されることになる。そして、本実
施形態では、第２配線パターン１５（第１配線パターン
１１及び第１ダミーパターン１４の和）中における配線
間隔が一定値Ｗ以下の領域は、絶縁膜のない中空部Ｒaw
１になる（図３（ｅ）に示す空白部（ハッチングを施し
た領域以外の領域）。
ーンである第１配線パターン１１と第１ダミーパターン
１４とを含む最終配線パターンである。第１ダミーパタ
ーン１４として、実配線パターンである第１配線パター
ンと同じ導体材料によって構成されるが配線としては機
能しない導体膜が形成されることになる。そして、本実
施形態では、第２配線パターン１５（第１配線パターン
１１及び第１ダミーパターン１４の和）中における配線
間隔が一定値Ｗ以下の領域は、絶縁膜のない中空部Ｒaw
１になる（図３（ｅ）に示す空白部（ハッチングを施し
た領域以外の領域）。
【００３８】第１の実施形態によると、実配線パターン
である第１配線パターン１１の周囲に第１ダミーパター
ン１４が配置され、第１配線パターン１１と第１ダミー
パターン１４との間隔が所定量Ａとなっている。このた
め、本実施形態の配線構造設計のためのパターン生成方
法により生成した第１ダミーパターン１４を含む第２配
線パターン１５を用いて半導体素子を製造すると、第１
配線パターン１１と第１ダミーパターン１４との間に絶
縁膜の入り込まない中空部が形成されるため、配線間容
量を抑制することができる。
である第１配線パターン１１の周囲に第１ダミーパター
ン１４が配置され、第１配線パターン１１と第１ダミー
パターン１４との間隔が所定量Ａとなっている。このた
め、本実施形態の配線構造設計のためのパターン生成方
法により生成した第１ダミーパターン１４を含む第２配
線パターン１５を用いて半導体素子を製造すると、第１
配線パターン１１と第１ダミーパターン１４との間に絶
縁膜の入り込まない中空部が形成されるため、配線間容
量を抑制することができる。
【００３９】図２０は、図３（ｅ）に示すXX−XX線にお
ける配線層の縦断図である。同図に示すように、本実施
形態の配線の設計方法によると、ダミーパターンを含む
最終配線パターンが設計の対象である配線層に形成され
る。形成された配線層中の配線のうち所定量よりも狭い
間隔を有する部分には、中空部が設けられるので、確実
に配線の寄生容量を低減することができる。
ける配線層の縦断図である。同図に示すように、本実施
形態の配線の設計方法によると、ダミーパターンを含む
最終配線パターンが設計の対象である配線層に形成され
る。形成された配線層中の配線のうち所定量よりも狭い
間隔を有する部分には、中空部が設けられるので、確実
に配線の寄生容量を低減することができる。
【００４０】（第２の実施形態）図４は、本発明の第２
の実施形態の配線構造設計のためのパターン生成方法の
手順を示すフローチャート図である。図５は、第２の実
施形態におけるパターン生成装置の構成を概略的に示す
ブロック図である。図６（ａ）〜（ｄ）は、第２の実施
形態の配線構造設計のためのパターン生成の過程で生成
される図形パターンを示す平面図である。以下、本実施
形態の配線構造設計のためのパターン生成方法につい
て、図４のフローチャートに沿って、図５及び図６
（ａ）〜（ｄ）を参照しながら説明する。
の実施形態の配線構造設計のためのパターン生成方法の
手順を示すフローチャート図である。図５は、第２の実
施形態におけるパターン生成装置の構成を概略的に示す
ブロック図である。図６（ａ）〜（ｄ）は、第２の実施
形態の配線構造設計のためのパターン生成の過程で生成
される図形パターンを示す平面図である。以下、本実施
形態の配線構造設計のためのパターン生成方法につい
て、図４のフローチャートに沿って、図５及び図６
（ａ）〜（ｄ）を参照しながら説明する。
【００４１】まず、第１の実施形態と同じステップＳＡ
１〜ＳＡ５と同じ処理を行なう。つまり、図３（ａ）〜
図３（ｅ）に示すように、実配線パターンである第１配
線パターン１１の大きさをｘ方向及びｙ方向に所定量Ａ
（Ａ≦Ｗ，例えば０．５μｍ）だけ拡大してなる第１拡
大配線パターン１２と、第１配線パターン１１の大きさ
をｘ方向及びｙ方向に所定量Ｂ（例えば０．７５μｍ）
だけ拡大してなる第２拡大配線パターン１３とを生成す
る。本実施形態においては、所定量Ａは上記一定値Ｗと
等しくなるように設定する。また、第２拡大配線パター
ン１３から第１，第２拡大配線パターン１２，１３の重
なり部分を削除して、第１ダミーパターン１４を生成
し、第１配線パターン１１と第１ダミーパターン１４と
を重ね合わせることにより第２配線パターン１５を生成
する。以上の処理は、図２に示す第１図形拡大処理手段
１０１，第２図形拡大処理手段１０２，第１図形論理差
演算処理手段１０３及び第１図形論理和演算処理手段１
０４により行なわれる。
１〜ＳＡ５と同じ処理を行なう。つまり、図３（ａ）〜
図３（ｅ）に示すように、実配線パターンである第１配
線パターン１１の大きさをｘ方向及びｙ方向に所定量Ａ
（Ａ≦Ｗ，例えば０．５μｍ）だけ拡大してなる第１拡
大配線パターン１２と、第１配線パターン１１の大きさ
をｘ方向及びｙ方向に所定量Ｂ（例えば０．７５μｍ）
だけ拡大してなる第２拡大配線パターン１３とを生成す
る。本実施形態においては、所定量Ａは上記一定値Ｗと
等しくなるように設定する。また、第２拡大配線パター
ン１３から第１，第２拡大配線パターン１２，１３の重
なり部分を削除して、第１ダミーパターン１４を生成
し、第１配線パターン１１と第１ダミーパターン１４と
を重ね合わせることにより第２配線パターン１５を生成
する。以上の処理は、図２に示す第１図形拡大処理手段
１０１，第２図形拡大処理手段１０２，第１図形論理差
演算処理手段１０３及び第１図形論理和演算処理手段１
０４により行なわれる。
【００４２】本実施形態では、さらに、ステップＳＡ６
において、図６（ａ）に示すように、同じ形状の単純図
形例えば正方形の複数個を、縦横に一定間隔で繰り返し
配置した図形パターンである第１単純図形ダミーパター
ン２１を生成する。この場合、第１単純図形ダミーパタ
ーン２１を構成する正方形の１辺の長さは、半導体製造
プロセス上の配線パターンのルールを満たす最小値以上
の大きさに設定し、正方形同士の間隔の値は、生成しよ
うとする中空部の間隔の値に設定する。
において、図６（ａ）に示すように、同じ形状の単純図
形例えば正方形の複数個を、縦横に一定間隔で繰り返し
配置した図形パターンである第１単純図形ダミーパター
ン２１を生成する。この場合、第１単純図形ダミーパタ
ーン２１を構成する正方形の１辺の長さは、半導体製造
プロセス上の配線パターンのルールを満たす最小値以上
の大きさに設定し、正方形同士の間隔の値は、生成しよ
うとする中空部の間隔の値に設定する。
【００４３】次に、ステップＳＡ７において、図３
（ｅ）に示す第２配線パターン１５の大きさをｘ方向及
びｙ方向に所定量Ｃ（例えば０．５μｍ）だけ拡大し
て、図６（ｂ）に示す第３拡大配線パターン２２を生成
する。この処理は、図１５に示す第３図形拡大処理手段
１０５により行なわれる。この場合、所定量Ｃの値は、
図３（ａ）に示す第１配線パターン１１と、図６（ｃ）
に示す第２ダミーパターン２３との間に生成される中空
部と定義される間隔の値である。第３拡大配線パターン
２２は、第２配線パターン１５の近傍において中空部を
生成するためのダミーパターンを置くことを禁止する領
域を意味する。
（ｅ）に示す第２配線パターン１５の大きさをｘ方向及
びｙ方向に所定量Ｃ（例えば０．５μｍ）だけ拡大し
て、図６（ｂ）に示す第３拡大配線パターン２２を生成
する。この処理は、図１５に示す第３図形拡大処理手段
１０５により行なわれる。この場合、所定量Ｃの値は、
図３（ａ）に示す第１配線パターン１１と、図６（ｃ）
に示す第２ダミーパターン２３との間に生成される中空
部と定義される間隔の値である。第３拡大配線パターン
２２は、第２配線パターン１５の近傍において中空部を
生成するためのダミーパターンを置くことを禁止する領
域を意味する。
【００４４】次に、ステップＳＡ８において、第１単純
図形ダミーパターン２１から第１，第３拡大配線パター
ン２１，２２の重なり部分を削除するように図形の論理
差演算処理を行って、図６（ｃ）に示す第２ダミーパタ
ーン２３を生成する。この処理は、図５に示す第２図形
論理差演算手段１０６により行なわれる。
図形ダミーパターン２１から第１，第３拡大配線パター
ン２１，２２の重なり部分を削除するように図形の論理
差演算処理を行って、図６（ｃ）に示す第２ダミーパタ
ーン２３を生成する。この処理は、図５に示す第２図形
論理差演算手段１０６により行なわれる。
【００４５】次に、ステップＳＡ９において、図３
（ａ）に示す配線パターン１１と、第１ダミーパターン
１４と、図６（ｃ）に示す第２ダミーパターン２３とを
重ね合わせることにより、図６（ｄ）に示すような第３
配線パターン２４を生成する。この処理は、図５に示す
第２図形論理和演算処理手段１０７により行なわれる。
（ａ）に示す配線パターン１１と、第１ダミーパターン
１４と、図６（ｃ）に示す第２ダミーパターン２３とを
重ね合わせることにより、図６（ｄ）に示すような第３
配線パターン２４を生成する。この処理は、図５に示す
第２図形論理和演算処理手段１０７により行なわれる。
【００４６】この第３配線パターン２４は、実配線パタ
ーンである第１配線パターン１１と第１ダミーパターン
１４と第２ダミーパターン２３とを含む最終配線パター
ンである。第１，第２ダミーパターン１４，２３として
は、実配線パターンである第１配線パターン１１と同じ
導体材料によって構成され配線としては機能しない導体
膜が形成されることになる。そして、本実施形態では、
第３配線パターン２４中における配線間隔が一定値Ｗ以
下の領域は、絶縁膜のない中空部Ｒaw２になる（図６
（ｄ）に示す空白部（ハッチングを施した領域以外の領
域）。
ーンである第１配線パターン１１と第１ダミーパターン
１４と第２ダミーパターン２３とを含む最終配線パター
ンである。第１，第２ダミーパターン１４，２３として
は、実配線パターンである第１配線パターン１１と同じ
導体材料によって構成され配線としては機能しない導体
膜が形成されることになる。そして、本実施形態では、
第３配線パターン２４中における配線間隔が一定値Ｗ以
下の領域は、絶縁膜のない中空部Ｒaw２になる（図６
（ｄ）に示す空白部（ハッチングを施した領域以外の領
域）。
【００４７】図示は省略するが、本実施形態の配線の設
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられることになる。
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられることになる。
【００４８】以上のように、第２の実施形態によると、
第１の実施形態と同様に、第１ダミーパターン１４に加
え、各パターン同士が中空部を挟んだ距離だけ離れた第
２ダミーパターン２３が生成されるため、第２ダミーパ
ターン２３を用いて半導体素子を製造すると、実配線パ
ターンである第１配線パターン１１，第１ダミーパター
ン１４及び第２ダミーパターン２３同士の間に、より多
くの中空部が形成されるため、配線間容量を効果的に抑
えることができる。加えて、本実施形態では、所定量Ｃ
よりも広い間隔を有する配線パターンの間には、単純図
形に基づいて生成された第３ダミーパターン２３が生成
されるので、配線パターン同士の間に広い中空部が生成
されることがなくなり、配線層の平坦化を保つことがで
きる。
第１の実施形態と同様に、第１ダミーパターン１４に加
え、各パターン同士が中空部を挟んだ距離だけ離れた第
２ダミーパターン２３が生成されるため、第２ダミーパ
ターン２３を用いて半導体素子を製造すると、実配線パ
ターンである第１配線パターン１１，第１ダミーパター
ン１４及び第２ダミーパターン２３同士の間に、より多
くの中空部が形成されるため、配線間容量を効果的に抑
えることができる。加えて、本実施形態では、所定量Ｃ
よりも広い間隔を有する配線パターンの間には、単純図
形に基づいて生成された第３ダミーパターン２３が生成
されるので、配線パターン同士の間に広い中空部が生成
されることがなくなり、配線層の平坦化を保つことがで
きる。
【００４９】なお、本実施形態においては、第１単純図
形ダミーパターン２１を構成する基本要素である単純図
形として、正方形を用いたが、これに代えて、三角形、
丸形、多角形などの模様を単純図形として使用すること
が可能である。
形ダミーパターン２１を構成する基本要素である単純図
形として、正方形を用いたが、これに代えて、三角形、
丸形、多角形などの模様を単純図形として使用すること
が可能である。
【００５０】（第３の実施形態）図７は、本発明の第３
の実施形態の配線構造設計のためのパターン生成方法の
手順を示すフローチャート図である。図８は、第３の実
施形態におけるパターン生成装置の構成を概略的に示す
ブロック図である。図９（ａ）〜（ｉ）は、第３の実施
形態の配線構造設計のためのパターン生成の過程で生成
される図形パターンを示す平面図である。以下、本実施
形態の配線構造設計のためのパターン生成方法につい
て、図７のフローチャートに沿って、図８及び図９
（ａ）〜（ｉ）を参照しながら説明する。
の実施形態の配線構造設計のためのパターン生成方法の
手順を示すフローチャート図である。図８は、第３の実
施形態におけるパターン生成装置の構成を概略的に示す
ブロック図である。図９（ａ）〜（ｉ）は、第３の実施
形態の配線構造設計のためのパターン生成の過程で生成
される図形パターンを示す平面図である。以下、本実施
形態の配線構造設計のためのパターン生成方法につい
て、図７のフローチャートに沿って、図８及び図９
（ａ）〜（ｉ）を参照しながら説明する。
【００５１】まず、ステップＳＢ１において、図３
（ａ）に示す実配線パターンである第１配線パターン１
１を入力し、ステップＳＢ２において、図９（ａ）に示
すように、同じ形状の単純図形例えば正方形の複数個
を、縦横に一定間隔で繰り返し配置した図形パターンで
ある第２単純図形ダミーパターン３１を生成する。この
場合、第２単純図形ダミーパターン３１を構成する正方
形の１辺の長さの値は半導体製造プロセス上の配線パタ
ーンのデザインルール（本実施形態では、０．２５μ
ｍ）を満たす最小値以上の大きさに設定する。
（ａ）に示す実配線パターンである第１配線パターン１
１を入力し、ステップＳＢ２において、図９（ａ）に示
すように、同じ形状の単純図形例えば正方形の複数個
を、縦横に一定間隔で繰り返し配置した図形パターンで
ある第２単純図形ダミーパターン３１を生成する。この
場合、第２単純図形ダミーパターン３１を構成する正方
形の１辺の長さの値は半導体製造プロセス上の配線パタ
ーンのデザインルール（本実施形態では、０．２５μ
ｍ）を満たす最小値以上の大きさに設定する。
【００５２】次に、ステップＳＢ３において、図３
（ａ）に示す第１配線パターン１１の大きさをｘ方向及
びｙ方向に所定量Ａ（例えば、０．５μｍ）だけ拡大し
て、図３（ｂ）に示すような第１拡大配線パターン１２
を生成する。この処理は、図８に示す第１図形拡大処理
手段１１１により行なわれる。この場合、所定量Ａの値
は、図３（ａ）に示す第１配線パターン１１と、図９
（ｈ）に示す第８ダミーパターン３８との間に生成され
る中空部の間隔の値である。第１拡大配線パターン１２
は、第１の実施形態と同様に、第１配線パターン１１の
近傍において中空部を生成するためのダミーパターンを
置くことを禁止する領域を意味する。
（ａ）に示す第１配線パターン１１の大きさをｘ方向及
びｙ方向に所定量Ａ（例えば、０．５μｍ）だけ拡大し
て、図３（ｂ）に示すような第１拡大配線パターン１２
を生成する。この処理は、図８に示す第１図形拡大処理
手段１１１により行なわれる。この場合、所定量Ａの値
は、図３（ａ）に示す第１配線パターン１１と、図９
（ｈ）に示す第８ダミーパターン３８との間に生成され
る中空部の間隔の値である。第１拡大配線パターン１２
は、第１の実施形態と同様に、第１配線パターン１１の
近傍において中空部を生成するためのダミーパターンを
置くことを禁止する領域を意味する。
【００５３】次に、ステップＳＢ４において、第２単純
図形ダミーパターン３１から、第２単純図形ダミーパタ
ーン３１と第１拡大配線パターン１２との重なり部分を
削除し、図９（ｂ）に示す第３ダミーパターン３２を生
成する。この処理は、図８に示す第３図形論理差演算手
段１１２により行なわれる。
図形ダミーパターン３１から、第２単純図形ダミーパタ
ーン３１と第１拡大配線パターン１２との重なり部分を
削除し、図９（ｂ）に示す第３ダミーパターン３２を生
成する。この処理は、図８に示す第３図形論理差演算手
段１１２により行なわれる。
【００５４】次に、ステップＳＢ５において、第３ダミ
ーパターン３２の大きさをｘ方向及びｙ方向に所定量Ｄ
（Ｄ＜Ｗ，例えば、０．１２５μｍ）だけ縮小して、第
１縮小ダミーパターン３３を生成する。この場合、所定
量Ｄの値は、半導体製造プロセス上の配線パターンのデ
ザインルール（本実施形態では０．２５μｍ）を満たす
最小値の１/２の値であって、正方形の１辺の長さの値
の１/２よりも小さい値に設定する。この処理は、図８
に示す第１図形縮小処理手段１１３により行なわれる。
ーパターン３２の大きさをｘ方向及びｙ方向に所定量Ｄ
（Ｄ＜Ｗ，例えば、０．１２５μｍ）だけ縮小して、第
１縮小ダミーパターン３３を生成する。この場合、所定
量Ｄの値は、半導体製造プロセス上の配線パターンのデ
ザインルール（本実施形態では０．２５μｍ）を満たす
最小値の１/２の値であって、正方形の１辺の長さの値
の１/２よりも小さい値に設定する。この処理は、図８
に示す第１図形縮小処理手段１１３により行なわれる。
【００５５】次に、ステップＳＢ６において、第１縮小
ダミーパターン３３の大きさをｘ方向及びｙ方向に所定
量Ｄだけ拡大して、第４ダミーパターン３４（戻しダミ
ーパターン）を生成する。この処理は、図８に示す第４
図形拡大処理手段１１４により行なわれる。第４ダミー
パターン３４は、第３ダミーパターン３２から半導体製
造プロセス上の配線パターンのデザインルールを満たさ
ない図形を削除したパターンとなる。
ダミーパターン３３の大きさをｘ方向及びｙ方向に所定
量Ｄだけ拡大して、第４ダミーパターン３４（戻しダミ
ーパターン）を生成する。この処理は、図８に示す第４
図形拡大処理手段１１４により行なわれる。第４ダミー
パターン３４は、第３ダミーパターン３２から半導体製
造プロセス上の配線パターンのデザインルールを満たさ
ない図形を削除したパターンとなる。
【００５６】次に、ステップＳＢ７において、第３ダミ
ーパターン３２から、第３，第４ダミーパターン３２，
３４の重なり部分を削除して、図９（ｅ）に示す第５ダ
ミーパターン３５を生成する。この処理は、図８に示す
第３図形論理差演算手段１１５により行なわれる。
ーパターン３２から、第３，第４ダミーパターン３２，
３４の重なり部分を削除して、図９（ｅ）に示す第５ダ
ミーパターン３５を生成する。この処理は、図８に示す
第３図形論理差演算手段１１５により行なわれる。
【００５７】次に、ステップＳＢ８において、第５ダミ
ーパターン３５の大きさをｘ方向及びｙ方向に所定量Ｅ
（例えば０．１２５μｍ）だけ拡大して、図９（ｆ）に
示す第６ダミーパターン３６を生成する。この処理は、
図８に示す第５図形拡大処理手段１１６により行なわれ
る。
ーパターン３５の大きさをｘ方向及びｙ方向に所定量Ｅ
（例えば０．１２５μｍ）だけ拡大して、図９（ｆ）に
示す第６ダミーパターン３６を生成する。この処理は、
図８に示す第５図形拡大処理手段１１６により行なわれ
る。
【００５８】次に、ステップＳＢ９において、第６ダミ
ーパターン３６から、第６ダミーパターン３６と第１拡
大配線パターン１２との重なり部分を削除し、図９
（ｇ）に示す第７ダミーパターン３７を生成する。この
処理は、図８に示す第４図形論理差演算手段１１７によ
り行なわれる。
ーパターン３６から、第６ダミーパターン３６と第１拡
大配線パターン１２との重なり部分を削除し、図９
（ｇ）に示す第７ダミーパターン３７を生成する。この
処理は、図８に示す第４図形論理差演算手段１１７によ
り行なわれる。
【００５９】次に、ステップＳＢ１０において、図９
（ｄ）に示す第４ダミーパターン３４と、図９（ｇ）に
示す第７ダミーパターン３７とを重ね合わせ、図９
（ｈ）に示す第８ダミーパターン３８を生成する。この
処理は、図８に示す第２図形論理和演算処理手段１１８
により行なわれる。
（ｄ）に示す第４ダミーパターン３４と、図９（ｇ）に
示す第７ダミーパターン３７とを重ね合わせ、図９
（ｈ）に示す第８ダミーパターン３８を生成する。この
処理は、図８に示す第２図形論理和演算処理手段１１８
により行なわれる。
【００６０】次に、ステップＳＢ１１ において、図３
（ａ）に示す第１配線パターン１１と、図９（ｇ）に示
す第８ダミーパターン３８とを重ね合わせ、図３（ｉ）
に示す第４配線パターン３９を生成する。この処理は、
図８に示す第３図形論理和演算処理手段１１９により行
なわれる。
（ａ）に示す第１配線パターン１１と、図９（ｇ）に示
す第８ダミーパターン３８とを重ね合わせ、図３（ｉ）
に示す第４配線パターン３９を生成する。この処理は、
図８に示す第３図形論理和演算処理手段１１９により行
なわれる。
【００６１】この第４配線パターン３９は、実配線パタ
ーンである第１配線パターン１１と第８ダミーパターン
３８（第４ダミーパターン３４と第７ダミーパターン３
７との論理和）とを含む最終配線パターンである。第８
ダミーパターン３８としては、実配線パターンである第
１配線パターン１１と同じ導体材料によって構成され配
線としては機能しない導体膜が形成されることになる。
そして、本実施形態では、第４配線パターン３９中にお
ける配線間隔が一定値Ｗ以下の領域は、絶縁膜のない中
空部Ｒaw３になる（図９（ｉ）に示す空白部（ハッチン
グを施した領域以外の領域）。
ーンである第１配線パターン１１と第８ダミーパターン
３８（第４ダミーパターン３４と第７ダミーパターン３
７との論理和）とを含む最終配線パターンである。第８
ダミーパターン３８としては、実配線パターンである第
１配線パターン１１と同じ導体材料によって構成され配
線としては機能しない導体膜が形成されることになる。
そして、本実施形態では、第４配線パターン３９中にお
ける配線間隔が一定値Ｗ以下の領域は、絶縁膜のない中
空部Ｒaw３になる（図９（ｉ）に示す空白部（ハッチン
グを施した領域以外の領域）。
【００６２】図示は省略するが、本実施形態の配線の設
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられることになる。
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられることになる。
【００６３】以上のように、第３の実施形態によると、
単純図形の集合よりなる第２単純図形パターン３１を用
いて、実配線パターンである第１配線パターン１１から
所定量Ａだけ離れた領域に第４ダミーパターン３４を生
成するとともに、その過程で縮小工程により消滅した図
形パターンを、図９（ｇ）に示すように、初期の位置か
らずらした位置に拡大して生成することにより、第７ダ
ミーパターン３７を再度生成する。そして、第４ダミー
パターンと第７ダミーパターンとの論理和から第８ダミ
ーパターン３８を得る（図９（ｈ）参照）。
単純図形の集合よりなる第２単純図形パターン３１を用
いて、実配線パターンである第１配線パターン１１から
所定量Ａだけ離れた領域に第４ダミーパターン３４を生
成するとともに、その過程で縮小工程により消滅した図
形パターンを、図９（ｇ）に示すように、初期の位置か
らずらした位置に拡大して生成することにより、第７ダ
ミーパターン３７を再度生成する。そして、第４ダミー
パターンと第７ダミーパターンとの論理和から第８ダミ
ーパターン３８を得る（図９（ｈ）参照）。
【００６４】したがって、本実施形態では、縮小工程に
より消滅するパターンを減少させることができる。その
ため、第８ダミーパターン３８を用いて半導体素子を製
造すると、第１配線パターン１２と第８ダミーパターン
３８との間に絶縁膜の入り込まない中空部を形成できる
確率が、縮小工程を含まない場合よりも増加する。した
がって、配線間容量をより効果的に抑制することがで
き、しかも、配線層の平坦化を保つことができる。
より消滅するパターンを減少させることができる。その
ため、第８ダミーパターン３８を用いて半導体素子を製
造すると、第１配線パターン１２と第８ダミーパターン
３８との間に絶縁膜の入り込まない中空部を形成できる
確率が、縮小工程を含まない場合よりも増加する。した
がって、配線間容量をより効果的に抑制することがで
き、しかも、配線層の平坦化を保つことができる。
【００６５】なお、本実施形態においては、第２単純図
形ダミーパターン３１を構成する基本要素である単純図
形として、正方形を用いたが、これに代えて、三角形、
丸形、多角形などの模様を単純図形として使用すること
が可能である。
形ダミーパターン３１を構成する基本要素である単純図
形として、正方形を用いたが、これに代えて、三角形、
丸形、多角形などの模様を単純図形として使用すること
が可能である。
【００６６】（第４の実施形態）図１０は、本発明の第
４の実施形態の配線構造設計のためのパターン生成方法
の手順を示すフローチャート図である。図１１は、第４
の実施形態におけるパターン生成装置の構成を概略的に
示すブロック図である。図１２（ａ）〜（ｅ）は、第４
の実施形態の配線構造設計のためのパターン生成の過程
で生成される図形パターンを示す平面図である。以下、
本実施形態の配線構造設計のためのパターン生成方法に
ついて、図１０のフローチャートに沿って、図１１及び
図１２（ａ）〜（ｅ）を参照しながら説明する。
４の実施形態の配線構造設計のためのパターン生成方法
の手順を示すフローチャート図である。図１１は、第４
の実施形態におけるパターン生成装置の構成を概略的に
示すブロック図である。図１２（ａ）〜（ｅ）は、第４
の実施形態の配線構造設計のためのパターン生成の過程
で生成される図形パターンを示す平面図である。以下、
本実施形態の配線構造設計のためのパターン生成方法に
ついて、図１０のフローチャートに沿って、図１１及び
図１２（ａ）〜（ｅ）を参照しながら説明する。
【００６７】まず、上記第３の実施形態と同様に、ステ
ップＳＢ１〜ＳＢ１０の処理を行なって、実配線パター
ンである第１配線パターン１１の入力と、第２単純図形
ダミーパターン３１の生成と、第１拡大配線パターン１
２の生成と、第３ダミーパターン３２の生成と、第１縮
小ダミーパターン３３の生成と、第４〜第７ダミーパタ
ーン３４〜３７の生成とを行なった後、第４ダミーパタ
ーン３４と第７ダミーパターン３７とを重ね合わせて、
第８ダミーパターン３８を生成する。この処理は、図８
に示す第１図形拡大処理手段１１１，第３図形論理差演
算手段１１２，第１図形縮小処理手段１１３，第４図形
拡大処理手段１１４，第３図形論理差演算手段１１５，
第５図形拡大処理手段１１６，第４図形論理差演算手段
１１７及び第２図形論理和演算処理手段１１８により行
なわれる。
ップＳＢ１〜ＳＢ１０の処理を行なって、実配線パター
ンである第１配線パターン１１の入力と、第２単純図形
ダミーパターン３１の生成と、第１拡大配線パターン１
２の生成と、第３ダミーパターン３２の生成と、第１縮
小ダミーパターン３３の生成と、第４〜第７ダミーパタ
ーン３４〜３７の生成とを行なった後、第４ダミーパタ
ーン３４と第７ダミーパターン３７とを重ね合わせて、
第８ダミーパターン３８を生成する。この処理は、図８
に示す第１図形拡大処理手段１１１，第３図形論理差演
算手段１１２，第１図形縮小処理手段１１３，第４図形
拡大処理手段１１４，第３図形論理差演算手段１１５，
第５図形拡大処理手段１１６，第４図形論理差演算手段
１１７及び第２図形論理和演算処理手段１１８により行
なわれる。
【００６８】次に、ステップＳＣ２０において、図９
（ｈ）に示す第８ダミーパターン３８の大きさをｘ方向
に所定量Ｆ（例えば、０．４０μｍ）だけ縮小して、第
２縮小ダミーパターン４１を生成する。この処理は、図
１１に示す第２図形縮小処理手段１２０により行なわれ
る。この場合、所定量Ｆの値は、半導体製造プロセス上
の配線パターンのデザインルール（本実施形態では、
０．２５μｍ）を満たす値であって、第２単純図形ダミ
ーパターン３１の基本要素である正方形の１辺の長さ
（本実施形態では、２．００μｍ）の値の１／５の値で
あることが望ましい。
（ｈ）に示す第８ダミーパターン３８の大きさをｘ方向
に所定量Ｆ（例えば、０．４０μｍ）だけ縮小して、第
２縮小ダミーパターン４１を生成する。この処理は、図
１１に示す第２図形縮小処理手段１２０により行なわれ
る。この場合、所定量Ｆの値は、半導体製造プロセス上
の配線パターンのデザインルール（本実施形態では、
０．２５μｍ）を満たす値であって、第２単純図形ダミ
ーパターン３１の基本要素である正方形の１辺の長さ
（本実施形態では、２．００μｍ）の値の１／５の値で
あることが望ましい。
【００６９】次に、ステップＳＢ２１において、第８ダ
ミーパターン３８の大きさをｘ方向に所定量Ｇ（例え
ば、０．８０μｍ）だけ縮小して、第３縮小ダミーパタ
ーン４２を生成する。この処理は、図１１に示す第３図
形縮小処理手段１２１により行なわれる。この場合、所
定量Ｇは、第２単純図形ダミーパターン３１の基本要素
である正方形の１辺の長さの値の２／５の値であること
が望ましい。
ミーパターン３８の大きさをｘ方向に所定量Ｇ（例え
ば、０．８０μｍ）だけ縮小して、第３縮小ダミーパタ
ーン４２を生成する。この処理は、図１１に示す第３図
形縮小処理手段１２１により行なわれる。この場合、所
定量Ｇは、第２単純図形ダミーパターン３１の基本要素
である正方形の１辺の長さの値の２／５の値であること
が望ましい。
【００７０】次に、ステップＳＢ２２において、第８ダ
ミーパターン３８から、第８ダミーパターン３８と第２
縮小ダミーパターン４１との重なり部分を削除し、図１
２（ｃ）に示す第９ダミーパターン４３を生成する。こ
の処理は、図１１に示す第５図形論理差演算手段１２２
により行なわれる。
ミーパターン３８から、第８ダミーパターン３８と第２
縮小ダミーパターン４１との重なり部分を削除し、図１
２（ｃ）に示す第９ダミーパターン４３を生成する。こ
の処理は、図１１に示す第５図形論理差演算手段１２２
により行なわれる。
【００７１】次に、ステップＳＢ２３において、図１２
（ｃ）に示す第９ダミーパターン４３と、図１２（ｂ）
に示す第３縮小ダミーパターン４２とを重ね合わせ、図
１２（ｄ）に示す第１０ダミーパターン４４を生成す
る。この処理は、図１１に示す第４図形論理和演算処理
手段１２３により行なわれる。
（ｃ）に示す第９ダミーパターン４３と、図１２（ｂ）
に示す第３縮小ダミーパターン４２とを重ね合わせ、図
１２（ｄ）に示す第１０ダミーパターン４４を生成す
る。この処理は、図１１に示す第４図形論理和演算処理
手段１２３により行なわれる。
【００７２】次に、ステップＳＢ２４において、図３
（ａ）に示す第１配線パターン１１と、図１２（ｄ）に
示す第１０ダミーパターン４４とを重ね合わせ、図１２
（ｅ）に示す第５配線パターン４５を生成する。この処
理は、図１１に示す第５図形論理和演算処理手段１２４
により行なわれる。
（ａ）に示す第１配線パターン１１と、図１２（ｄ）に
示す第１０ダミーパターン４４とを重ね合わせ、図１２
（ｅ）に示す第５配線パターン４５を生成する。この処
理は、図１１に示す第５図形論理和演算処理手段１２４
により行なわれる。
【００７３】この第５配線パターン４５は、実配線パタ
ーンである第１配線パターン１１と第１０ダミーパター
ン４５とを含む最終配線パターンである。第１０ダミー
パターン４５としては、実配線パターンである第１配線
パターン１１と同じ導体材料によって構成され配線とし
ては機能しない導体膜が形成されることになる。そし
て、本実施形態では、第５配線パターン４５中における
配線間隔が一定値Ｗ以下の領域は、絶縁膜のない中空部
Ｒaw４になる（図１２（ｅ）に示す空白部（ハッチング
を施した領域以外の領域）。
ーンである第１配線パターン１１と第１０ダミーパター
ン４５とを含む最終配線パターンである。第１０ダミー
パターン４５としては、実配線パターンである第１配線
パターン１１と同じ導体材料によって構成され配線とし
ては機能しない導体膜が形成されることになる。そし
て、本実施形態では、第５配線パターン４５中における
配線間隔が一定値Ｗ以下の領域は、絶縁膜のない中空部
Ｒaw４になる（図１２（ｅ）に示す空白部（ハッチング
を施した領域以外の領域）。
【００７４】図示は省略するが、本実施形態の配線の設
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられることになる。
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられることになる。
【００７５】第４の実施形態によると、基本的には、第
３の実施形態と同じ効果を発揮することができる。しか
も、第８ダミーパターン３８自体を短冊状に区切ってい
るために、第３の実施形態に比べて、中空部を形成した
ときの寄生配線容量を低減することができ、第４のダミ
ーパターンに隣接する配線における信号の遅延を抑制す
ることができるという利点がある。
３の実施形態と同じ効果を発揮することができる。しか
も、第８ダミーパターン３８自体を短冊状に区切ってい
るために、第３の実施形態に比べて、中空部を形成した
ときの寄生配線容量を低減することができ、第４のダミ
ーパターンに隣接する配線における信号の遅延を抑制す
ることができるという利点がある。
【００７６】なお、本実施形態においても、第２単純図
形ダミーパターン３１を構成する基本要素である単純図
形として、正方形を用いたが、これに代えて、三角形、
丸形、多角形などの模様を単純図形として使用すること
が可能である。
形ダミーパターン３１を構成する基本要素である単純図
形として、正方形を用いたが、これに代えて、三角形、
丸形、多角形などの模様を単純図形として使用すること
が可能である。
【００７７】また、第２縮小ダミーパターン４１，第３
縮小ダミーパターン４２は、図形縮小処理手段により、
ｘ方向に所定量Ｆ，Ｇだけそれぞれ縮小することにより
生成されたが、これに代えて、ｙ方向に所定量Ｆ，Ｇだ
け縮小することにより、第２縮小ダミーパターン４１，
第３縮小ダミーパターン４２をそれぞれ生成してもよ
い。
縮小ダミーパターン４２は、図形縮小処理手段により、
ｘ方向に所定量Ｆ，Ｇだけそれぞれ縮小することにより
生成されたが、これに代えて、ｙ方向に所定量Ｆ，Ｇだ
け縮小することにより、第２縮小ダミーパターン４１，
第３縮小ダミーパターン４２をそれぞれ生成してもよ
い。
【００７８】（第５の実施形態）図１３は、本発明の第
５の実施形態の配線構造設計のためのパターン生成方法
の手順を示すフローチャート図である。図１４は、第５
の実施形態におけるパターン生成装置の構成を概略的に
示すブロック図である。図１５（ａ）〜（ｈ）は、第５
の実施形態の配線構造設計のためのパターン生成の過程
で生成される図形パターンを示す平面図である。以下、
本実施形態の配線構造設計のためのパターン生成方法に
ついて、図１３のフローチャートに沿って、図１４及び
図１５（ａ）〜（ｈ）を参照しながら説明する。
５の実施形態の配線構造設計のためのパターン生成方法
の手順を示すフローチャート図である。図１４は、第５
の実施形態におけるパターン生成装置の構成を概略的に
示すブロック図である。図１５（ａ）〜（ｈ）は、第５
の実施形態の配線構造設計のためのパターン生成の過程
で生成される図形パターンを示す平面図である。以下、
本実施形態の配線構造設計のためのパターン生成方法に
ついて、図１３のフローチャートに沿って、図１４及び
図１５（ａ）〜（ｈ）を参照しながら説明する。
【００７９】まず、ステップＳＣ１において、設計に用
いられるデータベースから、図３（ａ）に示す実配線パ
ターンである第１配線パターン１１を取り出して、これ
を設計に用いられるＰＣなどに入力する。
いられるデータベースから、図３（ａ）に示す実配線パ
ターンである第１配線パターン１１を取り出して、これ
を設計に用いられるＰＣなどに入力する。
【００８０】次に、ステップＳＣ２において、図３
（ａ）に示す第１配線パターン１１をｘ方向及びｙ方向
に所定量Ｈ（Ｈ≒Ｗ／２，例えば、０．１３μｍ）だけ
拡大して、図１５（ａ）に示す第４拡大配線パターン５
１を生成する。この処理は、図１４に示す第６図形拡大
処理手順１３１により行なわれる。本実施形態では、所
定量Ｈの値は、中空部が生成される間隔の値（例えば、
０．５μｍ程度）の最小値の１／２の値である。
（ａ）に示す第１配線パターン１１をｘ方向及びｙ方向
に所定量Ｈ（Ｈ≒Ｗ／２，例えば、０．１３μｍ）だけ
拡大して、図１５（ａ）に示す第４拡大配線パターン５
１を生成する。この処理は、図１４に示す第６図形拡大
処理手順１３１により行なわれる。本実施形態では、所
定量Ｈの値は、中空部が生成される間隔の値（例えば、
０．５μｍ程度）の最小値の１／２の値である。
【００８１】次に、ステップＳＣ３において、図１５
（ａ）に示す第４拡大配線パターン５１の大きさをｘ方
向及びｙ方向に所定量Ｈだけ縮小して、図１５（ｂ）に
示す第１配線間パターン５２を生成する。この処理は、
図１４に示す第４図形縮小処理手段１３２により行なわ
れる。
（ａ）に示す第４拡大配線パターン５１の大きさをｘ方
向及びｙ方向に所定量Ｈだけ縮小して、図１５（ｂ）に
示す第１配線間パターン５２を生成する。この処理は、
図１４に示す第４図形縮小処理手段１３２により行なわ
れる。
【００８２】次に、ステップＳＣ４において、図３
（ａ）に示す第１配線パターン１１の大きさをｘ方向及
びｙ方向に所定量Ｉ（Ｉ＞Ｗ／２，例えば、０．１５μ
ｍ）だけ拡大して、図１５（ｃ）に示す第５拡大配線パ
ターン５３を生成する。この処理は、図１４に示す第７
図形拡大処理手段１３３により行なわれる。この場合、
所定量Ｉの値は、中空部が生成される間隔の値の最大値
の１／２の値に、ステップＳＣ７で演算に使用する所定
量Ｊの値を加えた値である。
（ａ）に示す第１配線パターン１１の大きさをｘ方向及
びｙ方向に所定量Ｉ（Ｉ＞Ｗ／２，例えば、０．１５μ
ｍ）だけ拡大して、図１５（ｃ）に示す第５拡大配線パ
ターン５３を生成する。この処理は、図１４に示す第７
図形拡大処理手段１３３により行なわれる。この場合、
所定量Ｉの値は、中空部が生成される間隔の値の最大値
の１／２の値に、ステップＳＣ７で演算に使用する所定
量Ｊの値を加えた値である。
【００８３】次に、ステップＳＣ５において、図１５
（ｃ）に示す第５拡大配線パターン５３の大きさをｘ方
向及びｙ方向に所定量Ｉだけ縮小して、図１５（ｄ）に
示す第２配線間パターン５４を生成する。この処理は、
図１４に示す第５図形縮小処理手段１３４により行なわ
れる。
（ｃ）に示す第５拡大配線パターン５３の大きさをｘ方
向及びｙ方向に所定量Ｉだけ縮小して、図１５（ｄ）に
示す第２配線間パターン５４を生成する。この処理は、
図１４に示す第５図形縮小処理手段１３４により行なわ
れる。
【００８４】次に、ステップＳＣ６において、第２配線
間パターン５４から、第１，第２配線間パターン５２，
５４の重なり部分を削除し、図１５（ｅ）に示す第３配
線間パターン５５を生成する。この処理は、図１４に示
す第６図形論理差演算手段１３５により行なわれる。
間パターン５４から、第１，第２配線間パターン５２，
５４の重なり部分を削除し、図１５（ｅ）に示す第３配
線間パターン５５を生成する。この処理は、図１４に示
す第６図形論理差演算手段１３５により行なわれる。
【００８５】次に、ステップＳＣ７において、図３
（ａ）に示す第１配線パターン１１の大きさをｘ方向及
びｙ方向に所定量Ｊ（Ｊ＜Ｗ／２，例えば、０．０１μ
ｍ）だけ拡大して、図１５（ｆ）に示す第６拡大配線パ
ターン５６を生成する。この処理は、図１４に示す第８
図形拡大処理手順１３６により行なわれる。この場合、
所定量Ｊの値は、半導体製造プロセス上の配線パターン
のデザインルールを満たす値の最小の間隔の値の１／２
の値よりも小さい必要がある。
（ａ）に示す第１配線パターン１１の大きさをｘ方向及
びｙ方向に所定量Ｊ（Ｊ＜Ｗ／２，例えば、０．０１μ
ｍ）だけ拡大して、図１５（ｆ）に示す第６拡大配線パ
ターン５６を生成する。この処理は、図１４に示す第８
図形拡大処理手順１３６により行なわれる。この場合、
所定量Ｊの値は、半導体製造プロセス上の配線パターン
のデザインルールを満たす値の最小の間隔の値の１／２
の値よりも小さい必要がある。
【００８６】次に、ステップＳＣ８において、第３配線
間パターン５５と第６拡大配線パターン５６との重なり
部分を抜き出し、図１５（ｇ）に示すような第１１ダミ
ーパターン５７を生成する。この処理は、図１４に示す
第１図形論理積演算処理手段１３７により行なわれる。
間パターン５５と第６拡大配線パターン５６との重なり
部分を抜き出し、図１５（ｇ）に示すような第１１ダミ
ーパターン５７を生成する。この処理は、図１４に示す
第１図形論理積演算処理手段１３７により行なわれる。
【００８７】次に、ステップＳＣ９において、図３
（ａ）に示す第１配線パターン１１と、図１５（ｇ）に
示す第１１ダミーパターン５７とを重ね合わせ、図１５
（ｈ）に示す第６配線パターン５８を生成する。この処
理は、図１４に示す第６図形論理和演算処理手段１３８
により行なわれる。
（ａ）に示す第１配線パターン１１と、図１５（ｇ）に
示す第１１ダミーパターン５７とを重ね合わせ、図１５
（ｈ）に示す第６配線パターン５８を生成する。この処
理は、図１４に示す第６図形論理和演算処理手段１３８
により行なわれる。
【００８８】この第６配線パターン５８は、実配線パタ
ーンである第１配線パターン１１と第１１ダミーパター
ン５７とを含む最終配線パターンである。第１１ダミー
パターン５７としては、実配線パターンである第１配線
パターンと同じ導体材料によって構成され配線としては
機能しない導体膜が形成されることになる。そして、本
実施形態では、第６配線パターン５８中における配線間
隔が一定値Ｗ以下の領域は、絶縁膜のない中空部Ｒaw５
になる（図１５（ｈ）に示す空白部（ハッチングを施し
た領域以外の領域）。
ーンである第１配線パターン１１と第１１ダミーパター
ン５７とを含む最終配線パターンである。第１１ダミー
パターン５７としては、実配線パターンである第１配線
パターンと同じ導体材料によって構成され配線としては
機能しない導体膜が形成されることになる。そして、本
実施形態では、第６配線パターン５８中における配線間
隔が一定値Ｗ以下の領域は、絶縁膜のない中空部Ｒaw５
になる（図１５（ｈ）に示す空白部（ハッチングを施し
た領域以外の領域）。
【００８９】図示は省略するが、本実施形態の配線の設
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられることになる。
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられることになる。
【００９０】第５の実施形態によると、実配線パターン
（第１配線パターン１１）に接するパターン（第１１ダ
ミーパターン５７）を付加することで、配線パターンの
間隔を狭くすることができる。つまり、実配線パターン
中の間隙が一定値Ｗよりも微妙に大きくて、第１〜第３
の実施形態の方法ではその部分にダミーパターンを生成
しにくい場合にも、確実に中空部を形成するためのダミ
ーパターンを生成することができる。すなわち、このパ
ターンを用いて形成される配線構造における配線間容量
を抑制することができる。
（第１配線パターン１１）に接するパターン（第１１ダ
ミーパターン５７）を付加することで、配線パターンの
間隔を狭くすることができる。つまり、実配線パターン
中の間隙が一定値Ｗよりも微妙に大きくて、第１〜第３
の実施形態の方法ではその部分にダミーパターンを生成
しにくい場合にも、確実に中空部を形成するためのダミ
ーパターンを生成することができる。すなわち、このパ
ターンを用いて形成される配線構造における配線間容量
を抑制することができる。
【００９１】（第６の実施形態）図１６は、本発明の第
６の実施形態の配線構造設計のためのパターン生成方法
の手順を示すフローチャート図である。図１７は、第６
の実施形態におけるパターン生成装置の構成を概略的に
示すブロック図である。図１８（ａ）〜（ｃ）は、第６
の実施形態の配線構造設計のためのパターン生成の過程
で生成される図形パターンを示す平面図である。以下、
本実施形態の配線構造設計のためのパターン生成方法に
ついて、図１６のフローチャートに沿って、図１７及び
図１８（ａ）〜（ｃ）を参照しながら説明する。
６の実施形態の配線構造設計のためのパターン生成方法
の手順を示すフローチャート図である。図１７は、第６
の実施形態におけるパターン生成装置の構成を概略的に
示すブロック図である。図１８（ａ）〜（ｃ）は、第６
の実施形態の配線構造設計のためのパターン生成の過程
で生成される図形パターンを示す平面図である。以下、
本実施形態の配線構造設計のためのパターン生成方法に
ついて、図１６のフローチャートに沿って、図１７及び
図１８（ａ）〜（ｃ）を参照しながら説明する。
【００９２】まず、ステップＳＤ１〜ＳＤ４において、
第１の実施形態におけるステップＳＡ１〜ＳＡ４と同じ
処理を行なう。まず、ステップＳＤ１において、図３
（ａ）に示す実配線パターンである第１配線パターン１
１を入力し、ステップＳＤ２において、第１配線パター
ン１１の大きさをｘ方向及びｙ方向に所定量Ａ（例えば
０．５μｍ）だけ拡大して、図３（ｂ）に示す第１拡大
配線パターン１２を生成する。次に、ステップＳＤ３に
おいて、第１配線パターン１１の大きさをｘ方向及びｙ
方向に所定量Ｂ（例えば０．７５μｍ）だけ拡大して、
図３（ｂ）に示す第２拡大配線パターン１３を生成した
後、ステップＳＤ４において、第２拡大配線パターン１
３から第１，第２拡大配線パターン１２，１３の重なり
部分を削除して、図３（ｄ）に示す第１ダミーパターン
１４を生成する。以上の処理は、図１７に示す第１図形
拡大手段１０１，第２図形拡大手段１０２及び第１図形
論理差演算処理手段１０３により行なわれる。
第１の実施形態におけるステップＳＡ１〜ＳＡ４と同じ
処理を行なう。まず、ステップＳＤ１において、図３
（ａ）に示す実配線パターンである第１配線パターン１
１を入力し、ステップＳＤ２において、第１配線パター
ン１１の大きさをｘ方向及びｙ方向に所定量Ａ（例えば
０．５μｍ）だけ拡大して、図３（ｂ）に示す第１拡大
配線パターン１２を生成する。次に、ステップＳＤ３に
おいて、第１配線パターン１１の大きさをｘ方向及びｙ
方向に所定量Ｂ（例えば０．７５μｍ）だけ拡大して、
図３（ｂ）に示す第２拡大配線パターン１３を生成した
後、ステップＳＤ４において、第２拡大配線パターン１
３から第１，第２拡大配線パターン１２，１３の重なり
部分を削除して、図３（ｄ）に示す第１ダミーパターン
１４を生成する。以上の処理は、図１７に示す第１図形
拡大手段１０１，第２図形拡大手段１０２及び第１図形
論理差演算処理手段１０３により行なわれる。
【００９３】次に、ステップＳＤ５において、図６
（ａ）に示すように、格子状の図形パターンである第３
単純図形ダミーパターン６１を生成する。この場合、第
３単純図形ダミーパターン６１の幅の値は、半導体製造
プロセス上の配線パターン間隔のデザインルールを満た
す最小値（本実施形態では、０．２５μｍ）に設定する
ことが望ましい。
（ａ）に示すように、格子状の図形パターンである第３
単純図形ダミーパターン６１を生成する。この場合、第
３単純図形ダミーパターン６１の幅の値は、半導体製造
プロセス上の配線パターン間隔のデザインルールを満た
す最小値（本実施形態では、０．２５μｍ）に設定する
ことが望ましい。
【００９４】次に、ステップＳＤ６において、第１ダミ
ーパターン１４から、第１ダミーパターン１４と第３単
純図形ダミーパターン６１との重なり部分を削除し、図
１８（ｂ）に示す第１２ダミーパターン６２を生成す
る。この処理は、図１７に示す第７図形論理差演算処理
手段１８４により行なわれる。
ーパターン１４から、第１ダミーパターン１４と第３単
純図形ダミーパターン６１との重なり部分を削除し、図
１８（ｂ）に示す第１２ダミーパターン６２を生成す
る。この処理は、図１７に示す第７図形論理差演算処理
手段１８４により行なわれる。
【００９５】次に、ステップＳＤ７において、図３
（ａ）に示す第１配線パターン１１と、図１８（ｂ）に
示す第１２ダミーパターン６２とを重ね合わせ、図１８
（ｃ）に示す第７配線パターン６３を生成する。この処
理は、図１７に示す第７図形論理和演算処理手段１８５
により行なわれる。
（ａ）に示す第１配線パターン１１と、図１８（ｂ）に
示す第１２ダミーパターン６２とを重ね合わせ、図１８
（ｃ）に示す第７配線パターン６３を生成する。この処
理は、図１７に示す第７図形論理和演算処理手段１８５
により行なわれる。
【００９６】第６の実施形態によると、実配線パターン
（本実施形態では第１配線パターン１１）とダミーパタ
ーン（本実施形態では第１ダミーパターン１４）とが互
いに対向する領域が区切られて非連続的になるため、実
配線パターンとダミーパターンとの間の容量を低減する
ことができる。そして、本実施形態においても、第７配
線パターン６３中における配線間隔が一定値Ｗ以下の領
域は、絶縁膜のない中空部Ｒaw６になる（図１８（ｃ）
に示す空白部（ハッチングを施した領域以外の領域）。
（本実施形態では第１配線パターン１１）とダミーパタ
ーン（本実施形態では第１ダミーパターン１４）とが互
いに対向する領域が区切られて非連続的になるため、実
配線パターンとダミーパターンとの間の容量を低減する
ことができる。そして、本実施形態においても、第７配
線パターン６３中における配線間隔が一定値Ｗ以下の領
域は、絶縁膜のない中空部Ｒaw６になる（図１８（ｃ）
に示す空白部（ハッチングを施した領域以外の領域）。
【００９７】図示は省略するが、本実施形態の配線の設
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられるので、配線の寄生容量の低減を図るこ
とができる。
計方法によっても、第１の実施形態の設計方法を利用し
て形成される図２０に示すような配線構造と同様に、ダ
ミーパターンを含む最終配線パターンが設計の対象であ
る配線層に形成される。そして、形成された配線層中の
配線のうち所定量よりも狭い間隔を有する部分には、中
空部が設けられるので、配線の寄生容量の低減を図るこ
とができる。
【００９８】（その他の実施形態）上記各実施形態にお
いて、実配線パターンである第１配線パターンは、既に
設計済みのものをデータベースなどから取り込んでもよ
いし、新たに生成してもよい。
いて、実配線パターンである第１配線パターンは、既に
設計済みのものをデータベースなどから取り込んでもよ
いし、新たに生成してもよい。
【００９９】
【発明の効果】本発明の配線構造又はその設計方法によ
ると、配線パターンがどのようなパターンである場合に
も、できるだけ多くの中空部を破線パターンの周囲に形
成することができ、できあがった配線の寄生容量に起因
する信号遅延を抑制することができる。
ると、配線パターンがどのようなパターンである場合に
も、できるだけ多くの中空部を破線パターンの周囲に形
成することができ、できあがった配線の寄生容量に起因
する信号遅延を抑制することができる。
【図１】本発明の第１の実施形態の配線構造設計のため
のパターン生成方法の手順を示すフローチャート図であ
る。
のパターン生成方法の手順を示すフローチャート図であ
る。
【図２】第１の実施形態におけるパターン生成装置の構
成を概略的に示すブロック図である。
成を概略的に示すブロック図である。
【図３】（ａ）〜（ｅ）は、第１の実施形態の配線構造
設計のためのパターン生成の過程で生成される図形パタ
ーンを示す平面図である。
設計のためのパターン生成の過程で生成される図形パタ
ーンを示す平面図である。
【図４】本発明の第２の実施形態の配線構造設計のため
のパターン生成方法の手順を示すフローチャート図であ
る。
のパターン生成方法の手順を示すフローチャート図であ
る。
【図５】第２の実施形態におけるパターン生成装置の構
成を概略的に示すブロック図である。
成を概略的に示すブロック図である。
【図６】（ａ）〜（ｄ）は、第２の実施形態の配線構造
設計のためのパターン生成の過程で生成される図形パタ
ーンを示す平面図である。
設計のためのパターン生成の過程で生成される図形パタ
ーンを示す平面図である。
【図７】本発明の第３の実施形態の配線構造設計のため
のパターン生成方法の手順を示すフローチャート図であ
る。
のパターン生成方法の手順を示すフローチャート図であ
る。
【図８】第３の実施形態におけるパターン生成装置の構
成を概略的に示すブロック図である。
成を概略的に示すブロック図である。
【図９】（ａ）〜（ｉ）は、第３の実施形態の配線構造
設計のためのパターン生成の過程で生成される図形パタ
ーンを示す平面図である。
設計のためのパターン生成の過程で生成される図形パタ
ーンを示す平面図である。
【図１０】本発明の第４の実施形態の配線構造設計のた
めのパターン生成方法の手順を示すフローチャート図で
ある。
めのパターン生成方法の手順を示すフローチャート図で
ある。
【図１１】第４の実施形態におけるパターン生成装置の
構成を概略的に示すブロック図である。
構成を概略的に示すブロック図である。
【図１２】（ａ）〜（ｅ）は、第４の実施形態の配線構
造設計のためのパターン生成の過程で生成される図形パ
ターンを示す平面図である。
造設計のためのパターン生成の過程で生成される図形パ
ターンを示す平面図である。
【図１３】本発明の第５の実施形態の配線構造設計のた
めのパターン生成方法の手順を示すフローチャート図で
ある。
めのパターン生成方法の手順を示すフローチャート図で
ある。
【図１４】第５の実施形態におけるパターン生成装置の
構成を概略的に示すブロック図である。
構成を概略的に示すブロック図である。
【図１５】（ａ）〜（ｈ）は、第５の実施形態の配線構
造設計のためのパターン生成の過程で生成される図形パ
ターンを示す平面図である。
造設計のためのパターン生成の過程で生成される図形パ
ターンを示す平面図である。
【図１６】本発明の第６の実施形態の配線構造設計のた
めのパターン生成方法の手順を示すフローチャート図で
ある。
めのパターン生成方法の手順を示すフローチャート図で
ある。
【図１７】第６の実施形態におけるパターン生成装置の
構成を概略的に示すブロック図である。
構成を概略的に示すブロック図である。
【図１８】（ａ）〜（ｃ）は、第６の実施形態の配線構
造設計のためのパターン生成の過程で生成される図形パ
ターンを示す平面図である。
造設計のためのパターン生成の過程で生成される図形パ
ターンを示す平面図である。
【図１９】本発明の設計方法によって設計しようとする
多層配線構造を備えた半導体装置の断面図である。
多層配線構造を備えた半導体装置の断面図である。
【図２０】図３（ｅ）に示すXX−XX線における配線層の
縦断図である。
縦断図である。
１１ 第１の配線パターン
１２ 第１拡大配線パターン
１３ 第２拡大配線パターン
１４ 第１ダミーパターン
１５ 第２配線パターン
２１ 第１単純図形ダミーパターン
２２ 第３拡大配線パターン
２３ 第２ダミーパターン
２４ 第３配線パターン
３１ 第２単純図形ダミーパターン
３２ 第３ダミーパターン
３３ 第１縮小ダミーパターン
３４ 第４ダミーパターン
３５ 第５ダミーパターン
３６ 第６ダミーパターン
３７ 第７ダミーパターン
３８ 第８ダミーパターン
３９ 第４配線パターン
４１ 第２縮小ダミーパターン
４２ 第３縮小ダミーパターン
４３ 第９ダミーパターン
４４ 第１０ダミーパターン
４５ 第５配線パターン
５１ 第４拡大配線パターン
５２ 第１配線間パターン
５３ 第５拡大配線パターン
５４ 第２配線間パターン
５５ 第３配線間パターン
５６ 第６拡大配線パターン
５７ 第１１ダミーパターン
５８ 第６配線パターン
６１ 第３単純図形ダミーパターン
６２ 第１２ダミーパターン
６３ 第７配線パターン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/90 Ｎ
(72)発明者 辻川 洋行
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開2001−77115（ＪＰ，Ａ)
特開 平７−193125（ＪＰ，Ａ)
特開 平９−81622（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/3205
H01L 21/768
H01L 21/822
H01L 27/04
G06F 17/50
Claims (16)
- 【請求項１】 半導体集積回路装置のある配線層の配線
構造を設計する方法であって、 少なくとも一部が実配線パターンとは第１の値以下の距
離だけ隔てるように第１のダミーパターンを生成するス
テップ（ａ）と、 上記実配線パターンと、上記第１のダミーパターンの少
なくとも一部とを合わせて最終配線パターンとするステ
ップ（ｂ）と、 上記配線層のうち，上記最終配線パターン中の間隙が上
記第１の値以下である領域は、中空部とするように定義
するステップ（ｃ）とを含む配線構造の設計方法。 - 【請求項２】 請求項１記載の配線構造の設計方法にお
いて、 上記ステップ（ａ）は、 上記実配線パターンを上記第１の値ずつ拡大して第１の
拡大配線パターンを生成するサブステップ（ａ１）と、 上記実配線パターンを上記第１の値よりも大きい値であ
る第２の値ずつ拡大して第２の拡大配線パターンを生成
するサブステップ（ａ２）と、 上記第２の拡大配線パターンから、上記第１の拡大配線
パターンと上記第２の拡大配線パターンとの重なり部分
を削除することにより、上記第１のダミーパターンを生
成するサブステップ（ａ３）とを含むことを特徴とする
配線構造の設計方法。 - 【請求項３】 請求項１又は２記載の配線構造の設計方
法において、 上記ステップ（ａ）の後で上記ステップ（ｂ）の前に、
上記配線層における上記実配線パターンと上記第１のダ
ミー配線パターンとが存在しない領域に、上記実配線パ
ターン又は第１のダミーパターンから上記第１の値だけ
離れた位置に第２のダミーパターンを生成するステップ
（ａ’）をさらに含み、 上記ステップ（ｂ）では、上記実配線パターン及び上記
第１，第２のダミーパターンを合わせて、上記最終配線
パターンとすることを特徴とする配線構造の設計方法。 - 【請求項４】 請求項３に記載の配線構造の設計方法に
おいて、 上記ステップ（ａ’）では、単純図形の集合よりなる単
純図形パターンを生成した後、上記実配線パターン及び
第１のダミーパターンを上記第１の値よりも大きい第３
の値ずつ拡大して第３の拡大配線パターンを生成し、さ
らに、上記第３の拡大配線パターンから、上記第３の拡
大配線パターンと上記単純図形パターンとの重なり部分
を削除することにより、上記第２のダミーパターンを生
成することを特徴とする配線構造の設計方法。 - 【請求項５】 請求項１又は２記載の配線構造の設計方
法において、 上記ステップ（ａ）の後で上記ステップ（ｂ）の前に、 格子状ダミーパターンを生成するステップ（ａ''）と、 上記格子状ダミーパターンによって、上記第１のダミー
パターンを区切ってなる分割ダミーパターンを生成する
ステップ（ａ''' ）と、 上記ステップ（ｂ）では、上記第１のダミーパターンの
一部である上記分割ダミーパターンと上記実配線パター
ンとを合わせて最終配線パターンとすることを特徴とす
る配線構造の設計方法。 - 【請求項６】 請求項１記載の配線構造の設計方法にお
いて、 上記ステップ（ａ）では、多数の単純図形の集合からな
る第１の単純図形パターンを用いて、上記第１のダミー
パターンを生成することを特徴とする配線構造の設計方
法。 - 【請求項７】 請求項６記載の配線構造の設計方法にお
いて、 上記ステップ（ａ）は、 上記第１の単純図形パターンを生成するサブステップ
（ａ11）と、 上記実配線パターンを上記第１の値よりも大きい第３の
値ずつ拡大して第３の拡大配線パターンを生成するサブ
ステップ（ａ12）と、 上記第３の拡大配線パターンから、上記第３の拡大配線
パターンと上記第１の単純図形パターンとの重なり部分
を削除することにより、上記第１のダミーパターンを生
成するサブステップ（ａ13）とを含むことを特徴とする
配線構造の設計方法。 - 【請求項８】 請求項６記載の配線構造の設計方法にお
いて、 上記ステップ（ａ）は、 上記第１の単純図形パターンを生成するサブステップ
（ａ21）と、 上記第１の単純図形パターンから上記第１の単純図形パ
ターンと上記実配線パターンとの重なり部分を除去して
第２の単純図形パターンを生成するサブステップ（ａ2
2）と、 上記第２の単純図形パターンを第４の値ずつ縮小して縮
小単純図形パターンを生成するサブステップ（ａ23）
と、 上記縮小単純図形パターンを上記第４の値ずつ拡大し
て、第３の単純図形パターンを生成するサブステップ
（ａ24）と、 上記第２の単純図形パターンから、上記第２の単純図形
パターンと上記第３の単純図形パターンとの重なり部分
を除去して第４の単純図形パターンを生成するサブステ
ップ（ａ25）と、 上記第４の単純図形パターンを第５の値ずつ拡大して拡
大単純図形パターンを生成するサブステップ（ａ26）
と、 上記実配線パターンを上記第１の値ずつ拡大して第１の
拡大配線パターンを生成するサブステップ（ａ27）と、 上記拡大単純図形パターンから、拡大単純図形パターン
と上記第１の拡大配線パターンとの重なり部分を削除し
て第５の単純図形パターンを生成するサブステップ（ａ
28）と、 上記第５の単純図形パターンと上記第３の単純図形パタ
ーンとを合わせて、上記第１のダミーパターンを生成す
るサブステップ（ａ29）とを含むことを特徴とする配線
構造の設計方法。 - 【請求項９】 請求項６記載の配線構造の設計方法にお
いて、 上記ステップ（ａ）では、上記第１の単純図形パターン
を短冊状に区切ってなる短冊状ダミーパターンを用い
て、上記第１のダミーパターンを生成することを特徴と
する配線構造の設計方法。 - 【請求項１０】 請求項９記載の配線構造の設計方法に
おいて、 上記ステップ（ａ）は、 上記第１の単純図形パターンを生成するサブステップ
（ａ31）と、 上記第１の単純図形パターンから、上記第１の単純図形
パターンと上記実配線パターンとの重なり部分を除去し
て第２の単純図形パターンを生成するサブステップ（ａ
32）と、 上記第２の単純図形パターンを１つの方向に第５の値だ
け縮小して第１の縮小単純図形パターンをするサブステ
ップ（ａ33）と、 上記第１の縮小単純図形パターンを上記１つの方向に第
６の値だけ縮小して第２の縮小単純図形パターンを生成
するサブステップ（ａ34）と、 上記第１の単純図形パターンから、上記第１の単純図形
パターンと上記第２の単純図形パターンとの重なり部分
を除去して第６の単純図形パターンを生成するサブステ
ップ（ａ35）と、 上記第６の単純図形パターンと上記第２の縮小単純図形
パターンを合わせて、上記短冊状ダミーパターンとする
サブステップ（ａ36）とを含むことを特徴とする配線構
造の設計方法。 - 【請求項１１】 半導体集積回路装置のある配線層の配
線構造を設計する方法であって、 実配線パターンに接触するダミーパターンを生成するス
テップ（ａ）と、 上記実配線パターンと、上記ダミーパターンとを合わせ
て最終配線パターンとするステップ（ｂ）と、 上記配線層のうち，上記最終配線パターン中の間隙が第
１の値以下である領域は、中空部とするように定義する
ステップ（ｃ）とを含む配線構造の設計方法。 - 【請求項１２】 請求項１１記載の配線構造の設計方法
において、 上記ステップ（ａ）は、 実配線パターンを第７の値だけ拡大して第４の拡大配線
パターンを生成するサブステップ（ａ41）と、 上記第４の拡大配線パターンを上記第７の値だけ縮小し
て第１の配線間パターンを生成するサブステップ（ａ4
2）と、 上記実配線パターンを上記第７の値よりも大きい第８の
値だけ拡大して第５の拡大配線パターを生成するサブス
テップ（ａ43）と、 上記第５の拡大配線パターンを上記第８の値だけ縮小し
て第２の配線間パターンを生成するサブステップ（ａ4
4）と、 上記第２の配線間パターンから、上記第１，第２の配線
間パターンの重なり部分を除去して、第３の配線間パタ
ーンを生成するサブステップ（ａ45）と、 上記実配線パターンを上記第７の値よりも小さい第９の
値だけ拡大して第６の拡大配線パターンを生成するサブ
ステップ（ａ46）と、 上記第３の配線間パターンから、上記第３の配線間パタ
ーンと上記第６の拡大配線パターンとの重なり部分を抜
き出して、上記ダミーパターンを生成するサブステップ
（ａ47）とを含むことを特徴とする配線構造の設計方
法。 - 【請求項１３】 半導体集積回路装置のうちのある配線
層の配線構造であって、 上記配線層に設けられた配線パターンと、 上記配線層において、少なくとも一部が上記配線パター
ンとはある値以下の距離だけ隔てるように設けられたダ
ミーパターンと、 上記配線層において、上記配線パターン中の間隙，上記
ダミーパターン中の間隙及び上記配線パターンと上記ダ
ミーパターンとの間の間隙が上記ある値以下である領域
に設けられた中空部と、 上記配線層において、上記中空部以外の領域を埋める層
間絶縁膜とを備えている配線構造。 - 【請求項１４】 請求項１３記載の配線構造において、 上記ダミーパターンは、単純図形の集合からなる単純図
形パターンを用いて形成されていることを特徴とする配
線構造。 - 【請求項１５】 請求項１３又は１４記載の配線構造に
おいて、 上記ダミーパターンは、一定間隔で区切られた部分を有
していることを特徴とする配線構造。 - 【請求項１６】 半導体集積回路装置のうちのある配線
層の配線構造であって、 上記配線層に設けられた配線パターンと、 上記配線層において配線パターンに接触して形成され、
ある値以下の間隙を有するダミーパターンと、 上記配線層において、上記配線パターン中の間隙，上記
ダミーパターン中の間隙及び上記配線パターンと上記ダ
ミーパターンとの間の間隙が上記ある値以下である領域
に設けられた中空部と、 上記配線層において、上記中空部以外の領域を埋める層
間絶縁膜とを備えている配線構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001271114A JP3481222B2 (ja) | 2001-09-07 | 2001-09-07 | 配線構造及びその設計方法 |
| US10/101,267 US6710449B2 (en) | 2001-09-07 | 2002-03-20 | Interconnection structure and method for designing the same |
| US10/703,605 US6943129B2 (en) | 2001-09-07 | 2003-11-10 | Interconnection structure and method for designing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001271114A JP3481222B2 (ja) | 2001-09-07 | 2001-09-07 | 配線構造及びその設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003078015A JP2003078015A (ja) | 2003-03-14 |
| JP3481222B2 true JP3481222B2 (ja) | 2003-12-22 |
Family
ID=19096662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001271114A Expired - Fee Related JP3481222B2 (ja) | 2001-09-07 | 2001-09-07 | 配線構造及びその設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6710449B2 (ja) |
| JP (1) | JP3481222B2 (ja) |
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2002
- 2002-03-20 US US10/101,267 patent/US6710449B2/en not_active Expired - Lifetime
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| US20040101996A1 (en) | 2004-05-27 |
| JP2003078015A (ja) | 2003-03-14 |
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Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
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|
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