JP2003324149A - ダミーパターンの自動発生方法 - Google Patents
ダミーパターンの自動発生方法Info
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Abstract
(57)【要約】
【課題】 自動発生させるダミーパターンのサイズや、
配置を２種類以上もうけることで、より効果的にダミー
パターンを発生させるダミーパターンの自動発生方法を
提供する。 【解決手段】 大きいサイズのダミーと小さいサイズの
ダミーとがオーバーラップする部分があるように、大き
いサイズのダミーと小さいサイズのダミーのダミー構成
要素を用意する（Ｓ１）。実パターンのレイアウトデー
タ上にダミー禁止領域を設けた後、用意したダミー構成
要素をデータ全面に配置する（Ｓ２）。大きいサイズの
ダミーでダミー禁止領域との演算を行い、重なった領域
があるダミーを消去する（Ｓ３）。小さいサイズのダミ
ーでダミー禁止領域との演算を行い、重なった領域があ
るダミーを消去する（Ｓ４）。すでに発生している大き
いサイズのダミーとオーバーラップする小さいサイズの
ダミーを消去する（Ｓ５）。
配置を２種類以上もうけることで、より効果的にダミー
パターンを発生させるダミーパターンの自動発生方法を
提供する。 【解決手段】 大きいサイズのダミーと小さいサイズの
ダミーとがオーバーラップする部分があるように、大き
いサイズのダミーと小さいサイズのダミーのダミー構成
要素を用意する（Ｓ１）。実パターンのレイアウトデー
タ上にダミー禁止領域を設けた後、用意したダミー構成
要素をデータ全面に配置する（Ｓ２）。大きいサイズの
ダミーでダミー禁止領域との演算を行い、重なった領域
があるダミーを消去する（Ｓ３）。小さいサイズのダミ
ーでダミー禁止領域との演算を行い、重なった領域があ
るダミーを消去する（Ｓ４）。すでに発生している大き
いサイズのダミーとオーバーラップする小さいサイズの
ダミーを消去する（Ｓ５）。
Description
【０００１】
【発明の属する技術分野】本発明は、ダミーパターンの
自動発生方法に関する。
自動発生方法に関する。
【０００２】
【従来の技術】溝配線の形成では、溝内部を含む基盤前
面に配線金属を埋め込んだ後、溝内部以外の金属を化学
的機械的研磨法（CMP）により取り除く。この時、溝の
配置法にムラがあると研磨が均一にできず、溝の密度
（配線密度）が高い所ほど早く、密度の低い所ほど遅く
研磨されるため、出来上がる配線の膜厚も密度の高い所
ほど薄く、低い所ほど高くなってしまう。
面に配線金属を埋め込んだ後、溝内部以外の金属を化学
的機械的研磨法（CMP）により取り除く。この時、溝の
配置法にムラがあると研磨が均一にできず、溝の密度
（配線密度）が高い所ほど早く、密度の低い所ほど遅く
研磨されるため、出来上がる配線の膜厚も密度の高い所
ほど薄く、低い所ほど高くなってしまう。
【０００３】この点を改善するため、ダミーパターンを
自動発生する方法が従来から用いられている。従来のダ
ミーは図１４や図１５に示したように、単一サイズ単一
配置で行っており、ダミー禁止領域６、８の設定次第で
は、自動発生した場合ダミーが発生しない領域が多量に
生じる可能性がある。自動発生の際にもちいる方法は、
実際のパターンから定義されるダミー禁止領域６、８を
あらかじめ設定しておき、パターン全面にドットダミー
７、９を配置し、集合演算により、ダミー禁止領域に重
なる部分のドットダミー７、９を消去し、更に縮小＋拡
大演算によりこの消去の際に部分的に削除されサイズが
減少したダミーを消去するというもので、ダミー禁止領
域６、８に一部でも重なる部分のあるドットダミー７、
９は消去されることになる。
自動発生する方法が従来から用いられている。従来のダ
ミーは図１４や図１５に示したように、単一サイズ単一
配置で行っており、ダミー禁止領域６、８の設定次第で
は、自動発生した場合ダミーが発生しない領域が多量に
生じる可能性がある。自動発生の際にもちいる方法は、
実際のパターンから定義されるダミー禁止領域６、８を
あらかじめ設定しておき、パターン全面にドットダミー
７、９を配置し、集合演算により、ダミー禁止領域に重
なる部分のドットダミー７、９を消去し、更に縮小＋拡
大演算によりこの消去の際に部分的に削除されサイズが
減少したダミーを消去するというもので、ダミー禁止領
域６、８に一部でも重なる部分のあるドットダミー７、
９は消去されることになる。
【０００４】
【発明が解決しようとする課題】公知例である特開2001
-176959号公報に開示されたダミーの配置方法では、空
き面積によって大小２種類のダミーを用いる方法が示さ
れているが、自動発生方法への言及はない。
-176959号公報に開示されたダミーの配置方法では、空
き面積によって大小２種類のダミーを用いる方法が示さ
れているが、自動発生方法への言及はない。
【０００５】公知例である特開2001-351984号公報に開
示されたダミーの配置方法では、実パターンのレイアウ
トとダミーパターンの雛型の重ね合せ位置とをわずかに
変化させていくことで、ダミーパターン配置箇所にダミ
ーパターンの雛型の基本要素が包含される確率が増加
し、ダミーパターンの埋め残し箇所が減少する方法が示
されているが、自動発生方法への言及はない。
示されたダミーの配置方法では、実パターンのレイアウ
トとダミーパターンの雛型の重ね合せ位置とをわずかに
変化させていくことで、ダミーパターン配置箇所にダミ
ーパターンの雛型の基本要素が包含される確率が増加
し、ダミーパターンの埋め残し箇所が減少する方法が示
されているが、自動発生方法への言及はない。
【０００６】本発明の目的は、自動発生させるダミーパ
ターンのサイズや、配置を２種類以上もうけることで、
より効果的にダミーパターンを発生させるダミーパター
ンの自動発生方法を提供することにある。
ターンのサイズや、配置を２種類以上もうけることで、
より効果的にダミーパターンを発生させるダミーパター
ンの自動発生方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明のダミーパターン
の自動発生方法は、大きいサイズのダミーと小さいサイ
ズのダミーとがオーバーラップする部分があるように、
大きいサイズのダミーと小さいサイズのダミーのダミー
構成要素を用意するステップと、実パターンのレイアウ
トデータ上にダミー禁止領域を設けた後、用意したダミ
ー構成要素をデータ全面に配置するステップと、大きい
サイズのダミーでダミー禁止領域との演算を行い、重な
った領域があるダミーを消去するステップと、小さいサ
イズのダミーでダミー禁止領域との演算を行い、重なっ
た領域があるダミーを消去するステップと、すでに発生
している大きいサイズのダミーとオーバーラップする小
さいサイズのダミーを消去するステップとを、有する。
の自動発生方法は、大きいサイズのダミーと小さいサイ
ズのダミーとがオーバーラップする部分があるように、
大きいサイズのダミーと小さいサイズのダミーのダミー
構成要素を用意するステップと、実パターンのレイアウ
トデータ上にダミー禁止領域を設けた後、用意したダミ
ー構成要素をデータ全面に配置するステップと、大きい
サイズのダミーでダミー禁止領域との演算を行い、重な
った領域があるダミーを消去するステップと、小さいサ
イズのダミーでダミー禁止領域との演算を行い、重なっ
た領域があるダミーを消去するステップと、すでに発生
している大きいサイズのダミーとオーバーラップする小
さいサイズのダミーを消去するステップとを、有する。
【０００８】本発明のダミーパターンの自動発生方法
は、各々のダミーサイズは、ひとつ上のサイズのダミー
とオーバーラップする部分があるように、２種類以上の
ダミー構成要素を用意するステップと、実パターンのレ
イアウトデータ上にダミー禁止領域を設けた後、用意し
たダミー構成要素をデータ全面に配置するステップと、
最も大きいサイズのダミーでダミー禁止領域との演算を
行い、重なった領域があるダミーを消去するステップ
と、次のサイズのダミーでダミー禁止領域との演算を行
い、重なった領域があるダミーを消去する第１のステッ
プと、すでに発生している大きいサイズのダミーとオー
バーラップする次のサイズのダミーを消去する第２のス
テップと、第１のステップと第２のステップとを順次繰
り返していくステップとを、有する。
は、各々のダミーサイズは、ひとつ上のサイズのダミー
とオーバーラップする部分があるように、２種類以上の
ダミー構成要素を用意するステップと、実パターンのレ
イアウトデータ上にダミー禁止領域を設けた後、用意し
たダミー構成要素をデータ全面に配置するステップと、
最も大きいサイズのダミーでダミー禁止領域との演算を
行い、重なった領域があるダミーを消去するステップ
と、次のサイズのダミーでダミー禁止領域との演算を行
い、重なった領域があるダミーを消去する第１のステッ
プと、すでに発生している大きいサイズのダミーとオー
バーラップする次のサイズのダミーを消去する第２のス
テップと、第１のステップと第２のステップとを順次繰
り返していくステップとを、有する。
【０００９】本発明のダミーパターンの自動発生方法
は、グリッド状に配置したダミーのダミー構成要素を用
意するステップと、実パターンのレイアウトデータ上に
ダミー禁止領域を設けた後、用意したダミー構成要素を
データ全面に配置するステップと、ダミーでダミー禁止
領域との演算を行い、重なった領域があるダミーを消去
するステップと、ずらしたダミーとずらす前のダミーと
がオーバーラップする部分があるように、ダミーをＸ方
向とＹ方向に１グリッドずらしたダミー構成要素を全面
に配置するステップと、ずらしたダミーでダミー禁止領
域との演算を行い、重なった領域があるダミーを消去す
るステップと、すでに発生しているダミーとオーバーラ
ップする、ずらしたダミーを消去するステップとを、有
する。
は、グリッド状に配置したダミーのダミー構成要素を用
意するステップと、実パターンのレイアウトデータ上に
ダミー禁止領域を設けた後、用意したダミー構成要素を
データ全面に配置するステップと、ダミーでダミー禁止
領域との演算を行い、重なった領域があるダミーを消去
するステップと、ずらしたダミーとずらす前のダミーと
がオーバーラップする部分があるように、ダミーをＸ方
向とＹ方向に１グリッドずらしたダミー構成要素を全面
に配置するステップと、ずらしたダミーでダミー禁止領
域との演算を行い、重なった領域があるダミーを消去す
るステップと、すでに発生しているダミーとオーバーラ
ップする、ずらしたダミーを消去するステップとを、有
する。
【００１０】本発明のダミーパターンの自動発生方法
は、グリッド状に配置したダミーのダミー構成要素を用
意するステップと、実パターンのレイアウトデータ上に
ダミー禁止領域を設けた後、用意したダミー構成要素を
データ全面に配置するステップと、ダミーでダミー禁止
領域との演算を行い、重なった領域があるダミーを消去
するステップと、ずらしたダミーとずらす前のダミーと
がオーバーラップする部分があるように、ダミーをＸ方
向とＹ方向に１グリッドずらしたダミー構成要素を全面
に配置する第１のステップと、ずらしたダミーでダミー
禁止領域との演算を行い、重なった領域があるダミーを
消去する第２のステップと、すでに発生しているダミー
とオーバーラップする、ずらしたダミーを消去する第３
のステップと、第１のステップから第３のステップまで
を順次繰り返していくステップとを、有する。
は、グリッド状に配置したダミーのダミー構成要素を用
意するステップと、実パターンのレイアウトデータ上に
ダミー禁止領域を設けた後、用意したダミー構成要素を
データ全面に配置するステップと、ダミーでダミー禁止
領域との演算を行い、重なった領域があるダミーを消去
するステップと、ずらしたダミーとずらす前のダミーと
がオーバーラップする部分があるように、ダミーをＸ方
向とＹ方向に１グリッドずらしたダミー構成要素を全面
に配置する第１のステップと、ずらしたダミーでダミー
禁止領域との演算を行い、重なった領域があるダミーを
消去する第２のステップと、すでに発生しているダミー
とオーバーラップする、ずらしたダミーを消去する第３
のステップと、第１のステップから第３のステップまで
を順次繰り返していくステップとを、有する。
【００１１】従って、本発明により、自動発生させるダ
ミーパターンのサイズや、配置を２種類以上もうけるこ
とで、より効果的にダミーパターンを発生させることが
できる。
ミーパターンのサイズや、配置を２種類以上もうけるこ
とで、より効果的にダミーパターンを発生させることが
できる。
【００１２】
【発明の実施の形態】（発明の第１の実施の形態）本発
明の第１の実施の形態の構成として、二種類以上のサイ
ズのダミーパターンを実パターンのスペースに応じて自
動発生させる（図１）。
明の第１の実施の形態の構成として、二種類以上のサイ
ズのダミーパターンを実パターンのスペースに応じて自
動発生させる（図１）。
【００１３】このダミーパターンを用いた本発明の第１
の実施の形態の動作のフローチャートを図２に示す。
の実施の形態の動作のフローチャートを図２に示す。
【００１４】図３に示したように2種類以上のダミー構
成要素を用意する（Ｓ１）。これらはサイズによって認
識層を分けておく。図の例では大ダミー構成要素１のサ
イズを3μm、小ダミー構成要素２のサイズを1.5μmとし
てある。各々のダミーサイズは、ひとつ上のサイズのダ
ミーとオーバーラップする部分が必ずある。実パターン
のレイアウトデータ上にダミー禁止領域３を設けた後、
先に用意したダミー構成要素をデータ全面に配置する
（図４）（Ｓ２）。まず最も大きいサイズのダミーでダ
ミー禁止領域３との演算を行い、重なった領域があるダ
ミーを消去する（図５）（Ｓ３）。この演算によりダミ
ー禁止領域３にかかるダミーは消滅する。次のサイズの
ダミーでも同様の演算を行う（Ｓ４）。この時すでに発
生している大きいダミーとオーバーラップするダミーも
消滅するようにする（Ｓ５）。同じ作業を順次繰り返し
ていく。その結果、図６のようにダミーが発生する。
成要素を用意する（Ｓ１）。これらはサイズによって認
識層を分けておく。図の例では大ダミー構成要素１のサ
イズを3μm、小ダミー構成要素２のサイズを1.5μmとし
てある。各々のダミーサイズは、ひとつ上のサイズのダ
ミーとオーバーラップする部分が必ずある。実パターン
のレイアウトデータ上にダミー禁止領域３を設けた後、
先に用意したダミー構成要素をデータ全面に配置する
（図４）（Ｓ２）。まず最も大きいサイズのダミーでダ
ミー禁止領域３との演算を行い、重なった領域があるダ
ミーを消去する（図５）（Ｓ３）。この演算によりダミ
ー禁止領域３にかかるダミーは消滅する。次のサイズの
ダミーでも同様の演算を行う（Ｓ４）。この時すでに発
生している大きいダミーとオーバーラップするダミーも
消滅するようにする（Ｓ５）。同じ作業を順次繰り返し
ていく。その結果、図６のようにダミーが発生する。
【００１５】（発明の第２の実施の形態）本発明の第２
の実施の形態の構成として、ダミーの発生位置を２種類
以上ずらすことで、より効果的にダミーパターンを発生
させる（図７）。
の実施の形態の構成として、ダミーの発生位置を２種類
以上ずらすことで、より効果的にダミーパターンを発生
させる（図７）。
【００１６】このダミーパターンを用いた本発明の第２
の実施の形態の動作のフローチャートを図２に示す。
の実施の形態の動作のフローチャートを図２に示す。
【００１７】図９に示したようにグリッド状に配置した
ダミーのダミー構成要素４を用意する（Ｓ１１）。本実
施の形態ではダミーのサイズは2μmとする。実パターン
のレイアウトデータ上にダミー禁止領域５を設けた後、
先に用意したダミー構成要素をデータ全面に配置する
（図１０）（Ｓ１２）。このダミーでダミー禁止領域５
との演算を行い、重なった領域があるダミーを消去する
（図１１）（Ｓ１３）。この演算によりダミー禁止領域
５にかかるダミーは消滅する。次にダミーをＸ方向とＹ
方向に１グリッドずらしたダミー構成要素をもう一度全
面に配置する（図１２）（Ｓ１４）。グリッドをずらす
量はもととなるダミーにオーバーラップする領域がある
ように設定する。このずらしたダミーでも先と同様の演
算をし（Ｓ１５）、またすでに発生したダミーとオーバ
ーラップするダミーも消去する（Ｓ１６）。その結果、
図１３のようにダミーが発生する。
ダミーのダミー構成要素４を用意する（Ｓ１１）。本実
施の形態ではダミーのサイズは2μmとする。実パターン
のレイアウトデータ上にダミー禁止領域５を設けた後、
先に用意したダミー構成要素をデータ全面に配置する
（図１０）（Ｓ１２）。このダミーでダミー禁止領域５
との演算を行い、重なった領域があるダミーを消去する
（図１１）（Ｓ１３）。この演算によりダミー禁止領域
５にかかるダミーは消滅する。次にダミーをＸ方向とＹ
方向に１グリッドずらしたダミー構成要素をもう一度全
面に配置する（図１２）（Ｓ１４）。グリッドをずらす
量はもととなるダミーにオーバーラップする領域がある
ように設定する。このずらしたダミーでも先と同様の演
算をし（Ｓ１５）、またすでに発生したダミーとオーバ
ーラップするダミーも消去する（Ｓ１６）。その結果、
図１３のようにダミーが発生する。
【００１８】この方法によればダミー禁止領域５の配置
周期によってはダミーが発生しなくなることが無く、均
一にダミーを発生できる。
周期によってはダミーが発生しなくなることが無く、均
一にダミーを発生できる。
【００１９】
【発明の効果】以上説明したように、本発明には、以下
の効果がある。
の効果がある。
【００２０】自動発生させるダミーパターンのサイズ
や、配置を２種類以上もうけることで、より効果的にダ
ミーパターンを発生させることができるという効果があ
る。
や、配置を２種類以上もうけることで、より効果的にダ
ミーパターンを発生させることができるという効果があ
る。
【００２１】即ち、ダミーパターンのサイズを２種類以
上もうける本発明の方法によれば、充分広いスペースに
は大きいダミーが発生し、大きいダミーが発生しない狭
い領域も小さいダミーで補うことができる。このため大
きいダミーまた小さいダミーのみでスペースを埋めるの
に比べデータ量は大幅に削減することができるという効
果がある。
上もうける本発明の方法によれば、充分広いスペースに
は大きいダミーが発生し、大きいダミーが発生しない狭
い領域も小さいダミーで補うことができる。このため大
きいダミーまた小さいダミーのみでスペースを埋めるの
に比べデータ量は大幅に削減することができるという効
果がある。
【００２２】また、ダミーパターンの配置を２種類以上
もうける本発明の方法によれば、ダミー禁止領域の配置
周期によってはダミーが発生しなくなることが無く、均
一にダミーを発生できるという効果がある。
もうける本発明の方法によれば、ダミー禁止領域の配置
周期によってはダミーが発生しなくなることが無く、均
一にダミーを発生できるという効果がある。
【図１】本発明の第１の実施の形態の構成として、二種
類以上のサイズのダミーパターンを実パターンのスペー
スに応じて自動発生させる図である。
類以上のサイズのダミーパターンを実パターンのスペー
スに応じて自動発生させる図である。
【図２】ダミーパターンを用いた本発明の第１の実施の
形態の動作のフローチャートを示す図である。
形態の動作のフローチャートを示す図である。
【図３】２種類のダミー構成要素を用意する図である。
【図４】実パターンのレイアウトデータ上にダミー禁止
領域を設けた後、先に用意したダミー構成要素をデータ
全面に配置する図である。
領域を設けた後、先に用意したダミー構成要素をデータ
全面に配置する図である。
【図５】大きいサイズのダミーでダミー禁止領域との演
算を行い、重なった領域があるダミーを消去する図であ
る。
算を行い、重なった領域があるダミーを消去する図であ
る。
【図６】最終的にダミーが発生した図である。
【図７】本発明の第２の実施の形態の構成として、発生
位置を2種類以上ずらすことで、より効果的にダミーパ
ターンを発生させる図である。
位置を2種類以上ずらすことで、より効果的にダミーパ
ターンを発生させる図である。
【図８】ダミーパターンを用いた本発明の第２の実施の
形態の動作のフローチャートを示す図である。
形態の動作のフローチャートを示す図である。
【図９】グリッド状に配置したダミーを用意する図であ
る。
る。
【図１０】実パターンのレイアウトデータ上にダミー禁
止領域を設けた後、先に用意したダミー構成要素をデー
タ全面に配置する図である。
止領域を設けた後、先に用意したダミー構成要素をデー
タ全面に配置する図である。
【図１１】ダミーでダミー禁止領域との演算を行い、重
なった領域があるダミーを消去する図である。
なった領域があるダミーを消去する図である。
【図１２】ダミーをＸ方向とＹ方向に１グリッドずらし
たダミー構成要素をもう一度全面に配置する図である。
たダミー構成要素をもう一度全面に配置する図である。
【図１３】従来技術におけるダミーでダミー禁止領域と
の演算を行い、重なった領域があるダミーを消去する図
である。
の演算を行い、重なった領域があるダミーを消去する図
である。
【図１４】従来技術におけるダミーでダミー禁止領域と
の演算を行い、重なった領域があるダミーを消去する図
である。
の演算を行い、重なった領域があるダミーを消去する図
である。
【図１５】従来技術におけるダミーでダミー禁止領域と
の演算を行い、重なった領域があるダミーを消去する図
である。
の演算を行い、重なった領域があるダミーを消去する図
である。
１ 大ダミー構成要素
２ 小ダミー構成要素
３、５、６、８ ダミー禁止領域
４ ダミー構成要素
７、９ ドットダミー
Claims (4)
- 【請求項１】 大きいサイズのダミーと小さいサイズの
ダミーとがオーバーラップする部分があるように、大き
いサイズのダミーと小さいサイズのダミーのダミー構成
要素を用意するステップと、実パターンのレイアウトデ
ータ上にダミー禁止領域を設けた後、前記用意したダミ
ー構成要素をデータ全面に配置するステップと、前記大
きいサイズのダミーで前記ダミー禁止領域との演算を行
い、重なった領域があるダミーを消去するステップと、
前記小さいサイズのダミーで前記ダミー禁止領域との演
算を行い、重なった領域があるダミーを消去するステッ
プと、すでに発生している前記大きいサイズのダミーと
オーバーラップする前記小さいサイズのダミーを消去す
るステップとを、有するダミーパターンの自動発生方
法。 - 【請求項２】 各々のダミーサイズは、ひとつ上のサイ
ズのダミーとオーバーラップする部分があるように、２
種類以上のダミー構成要素を用意するステップと、実パ
ターンのレイアウトデータ上にダミー禁止領域を設けた
後、前記用意したダミー構成要素をデータ全面に配置す
るステップと、最も大きいサイズのダミーでダミー禁止
領域との演算を行い、重なった領域があるダミーを消去
するステップと、次のサイズのダミーでダミー禁止領域
との演算を行い、重なった領域があるダミーを消去する
第１のステップと、すでに発生している大きいサイズの
ダミーとオーバーラップする前記次のサイズのダミーを
消去する第２のステップと、前記第１のステップと第２
のステップとを順次繰り返していくステップとを、有す
るダミーパターンの自動発生方法。 - 【請求項３】 グリッド状に配置したダミーのダミー構
成要素を用意するステップと、実パターンのレイアウト
データ上にダミー禁止領域を設けた後、前記用意したダ
ミー構成要素をデータ全面に配置するステップと、前記
ダミーでダミー禁止領域との演算を行い、重なった領域
があるダミーを消去するステップと、ずらしたダミーと
ずらす前のダミーとがオーバーラップする部分があるよ
うに、前記ダミーをＸ方向とＹ方向に１グリッドずらし
たダミー構成要素を全面に配置するステップと、前記ず
らしたダミーでダミー禁止領域との演算を行い、重なっ
た領域があるダミーを消去するステップと、すでに発生
しているダミーとオーバーラップする前記ずらしたダミ
ーを消去するステップとを、有するダミーパターンの自
動発生方法。 - 【請求項４】 グリッド状に配置したダミーのダミー構
成要素を用意するステップと、実パターンのレイアウト
データ上にダミー禁止領域を設けた後、前記用意したダ
ミー構成要素をデータ全面に配置するステップと、前記
ダミーでダミー禁止領域との演算を行い、重なった領域
があるダミーを消去するステップと、ずらしたダミーと
ずらす前のダミーとがオーバーラップする部分があるよ
うに、前記ダミーをＸ方向とＹ方向に１グリッドずらし
たダミー構成要素を全面に配置する第１のステップと、
前記ずらしたダミーでダミー禁止領域との演算を行い、
重なった領域があるダミーを消去する第２のステップ
と、すでに発生しているダミーとオーバーラップする前
記ずらしたダミーを消去する第３のステップと、前記第
１のステップから第３のステップまでを順次繰り返して
いくステップとを、有するダミーパターンの自動発生方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002126140A JP2003324149A (ja) | 2002-04-26 | 2002-04-26 | ダミーパターンの自動発生方法 |
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|---|---|---|---|---|
| KR100689839B1 (ko) * | 2005-09-12 | 2007-03-08 | 삼성전자주식회사 | 반도체장치의 더미패턴 설계방법 |
| JP2008276179A (ja) * | 2007-05-02 | 2008-11-13 | Dongbu Hitek Co Ltd | マスク設計方法 |
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| JP2013012004A (ja) * | 2011-06-29 | 2013-01-17 | Fujitsu Semiconductor Ltd | 半導体集積回路の設計装置及び半導体集積回路の設計方法 |
| US8683406B2 (en) | 2008-06-20 | 2014-03-25 | Fujitsu Semiconductor Limited | Method of defining shape and position of dummy active region by processing data using a patterning apparatus |
| JP2016024372A (ja) * | 2014-07-22 | 2016-02-08 | キヤノン株式会社 | パターンの作成方法、プログラムおよび情報処理装置 |
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Families Citing this family (16)
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|---|---|---|---|---|
| US7007259B2 (en) * | 2003-07-31 | 2006-02-28 | Lsi Logic Corporation | Method for providing clock-net aware dummy metal using dummy regions |
| US7260803B2 (en) * | 2003-10-10 | 2007-08-21 | Lsi Corporation | Incremental dummy metal insertions |
| US7849436B2 (en) * | 2006-08-11 | 2010-12-07 | Dongbu Hitek Co., Ltd. | Method of forming dummy pattern |
| JP2008270276A (ja) * | 2007-04-16 | 2008-11-06 | Nec Electronics Corp | ダミーパターン配置装置、ダミーパターンの配置方法、及び半導体装置 |
| KR100872721B1 (ko) * | 2007-05-10 | 2008-12-05 | 동부일렉트로닉스 주식회사 | 마스크의 설계방법과 반도체 소자 및 그 제조방법 |
| JP2010062475A (ja) * | 2008-09-05 | 2010-03-18 | Nec Electronics Corp | レイアウトパターン生成方法、半導体装置の製造方法、プログラム、レイアウトパターン生成装置 |
| US8129095B2 (en) * | 2009-04-08 | 2012-03-06 | International Business Machines Corporation | Methods, photomasks and methods of fabricating photomasks for improving damascene wire uniformity without reducing performance |
| JP5516223B2 (ja) * | 2010-08-19 | 2014-06-11 | 富士通株式会社 | ダミーメタル配置評価装置、ダミーメタル配置評価方法及びダミーメタル配置評価プログラム |
| CN103576442B (zh) * | 2012-07-26 | 2016-05-11 | 无锡华润上华半导体有限公司 | 一种光学邻近矫正装置及矫正方法 |
| US9274413B2 (en) | 2013-09-11 | 2016-03-01 | United Microelectronics Corp. | Method for forming layout pattern |
| CN103886150A (zh) * | 2014-03-20 | 2014-06-25 | 上海华力微电子有限公司 | 一种冗余图形的填充方法 |
| CN106340540B (zh) * | 2015-07-07 | 2020-09-01 | 联华电子股份有限公司 | 半导体元件及填补图案的方法 |
| JP6617394B2 (ja) * | 2015-12-18 | 2019-12-11 | ローム株式会社 | 半導体装置 |
| US20170365675A1 (en) * | 2016-06-16 | 2017-12-21 | United Microelectronics Corp. | Dummy pattern arrangement and method of arranging dummy patterns |
| WO2020154862A1 (en) * | 2019-01-28 | 2020-08-06 | Yangtze Memory Technologies Co., Ltd. | Systems and methods for designing dummy patterns |
| US11036911B2 (en) * | 2019-09-26 | 2021-06-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Charging prevention method and structure |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790417A (en) * | 1996-09-25 | 1998-08-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of automatic dummy layout generation |
| US6020616A (en) * | 1998-03-31 | 2000-02-01 | Vlsi Technology, Inc. | Automated design of on-chip capacitive structures for suppressing inductive noise |
| JP3806016B2 (ja) * | 2000-11-30 | 2006-08-09 | 富士通株式会社 | 半導体集積回路 |
| JP3481222B2 (ja) * | 2001-09-07 | 2003-12-22 | 松下電器産業株式会社 | 配線構造及びその設計方法 |
| JP4229617B2 (ja) * | 2002-02-04 | 2009-02-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその設計方法 |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689839B1 (ko) * | 2005-09-12 | 2007-03-08 | 삼성전자주식회사 | 반도체장치의 더미패턴 설계방법 |
| JP2008276179A (ja) * | 2007-05-02 | 2008-11-13 | Dongbu Hitek Co Ltd | マスク設計方法 |
| US7984396B2 (en) | 2007-08-23 | 2011-07-19 | Renesas Electronics Corporation | Apparatus and method for dummy pattern arrangement |
| US8683406B2 (en) | 2008-06-20 | 2014-03-25 | Fujitsu Semiconductor Limited | Method of defining shape and position of dummy active region by processing data using a patterning apparatus |
| JP2013012004A (ja) * | 2011-06-29 | 2013-01-17 | Fujitsu Semiconductor Ltd | 半導体集積回路の設計装置及び半導体集積回路の設計方法 |
| JP2016024372A (ja) * | 2014-07-22 | 2016-02-08 | キヤノン株式会社 | パターンの作成方法、プログラムおよび情報処理装置 |
| US11145590B2 (en) | 2019-08-06 | 2021-10-12 | Kioxia Corporation | Semiconductor memory device and method of manufacturing the same |
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