JP4090118B2 - Lsiの製造方法及びレイアウト用プログラムを記録した記録媒体 - Google Patents
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Description
【発明の属する技術分野】
本発明は、チップ内に複数のブロックを埋め込むLSIのレイアウト設計の方法に関し、更に、ブロック間の領域に配置されるブロックのブロックピン間を接続するトップレベルの信号配線を効率的に配置することができるLSIの製造方法およびLSIのレイアウト用プログラムを記録した記録媒体に関する。
【0002】
【従来の技術】
従来から行われていたASIC(Application Specific Integrated Circuit )における、チップ上の回路要素及びそれらを接続する信号配線のレイアウト設計方法は、フラットレイアウト設計方法と階層レイアウト設計方法の2つのレイアウト設計方法に分類される。
【0003】
フラットレイアウト設計方法は、チップレベルで個々のゲートの配置とゲート間の配線を行うものであり、近年の大規模なLSIに対しては、設計期間が増大する傾向にあり、レイアウト設計方法としては不利である。一方、階層レイアウト設計方法では、チップを複数のブロックに分割し、各ブロックには、既に設計済のブロックや、サードパーティにより設計され提供されるブロックを利用し、レイアウト工程では、主にそれらのブロックの配置とブロック間の配線を行う。従って、フラットレイアウト設計方法に比較して、設計期間を短縮できる。また、設計変更が必要になった場合、対応するブロックのみを再度レイアウトするだけでよく、かかる点でも設計期間を短縮することができる。従って、階層レイアウト設計方法が、システムLSIなどの大規模集積回路装置の設計の主流となっている。
【0004】
かかる階層レイアウト設計方法には、ボトムアップ階層レイアウト設計方法と、トップダウン階層レイアウト設計方法とに分類される。ボトムアップ階層レイアウト設計方法は、基本的にブロックの設計が先に行われ、全てのブロックの設計が終了した後に、複数のブロックの配置を含むフロアプランニングを行い、その後、ブロック間の領域のトップレベルにおける電源幹線の配線、電源引き込み配線の配線、およびブロックのブロックピン間を接続する信号配線の配線を行う。上記した通り、各ブロックの設計は、LSIの設計を行うベンダー内で予め完了している場合や、サードパーティによって予め完了している場合等がある。従って、複数のブロックの配置を行う段階では、既にブロックの外部端子であるブロックピンの位置は固定されている。
【0005】
図1は、ボトムアップ階層レイアウト設計方法の問題点を示す図である。予め設計が完了しているブロックは、そのフレーム(外枠)形状、内部の配線のレイアウト及びブロックピンの位置を変更することができない。かかるブロックは、ハードブロックと称される。図1には、ハードブロックAとBとが隣接して、それぞれのブロックピン10と12とがブロック間の領域内に配置されるトップレベル(ブロック外の領域におけるブロック間配線レベル)の信号配線14により接続された例が示される。この図から理解される通り、それぞれのハードブロックのブロックピンの位置は、最適化されていないため、それらを接続するトップレベルの信号配線14は、無駄な配線チャネルを必要とする。また、トップレベルの信号配線14は最短化されず、信号の遅延を伴う。
【0006】
かかるボトムアップ階層レイアウト設計方法の欠点を補う方法として、トップダウン階層レイアウト設計方法が提案されている。この手法では、ブロックとして、そのブロックサイズ、ブロックのフレーム形状(アスペクト比)、内部配線、ブロックピンの位置などが未決定であり、回路要素の接続情報であるネットリストのデータが決定しているソフトブロックを利用する。
【0007】
トップダウン階層レイアウト設計方法は、基本的には、ハードブロックの配置と共に、ソフトブロックの配置、サイズ、フレーム形状、ブロックピンの決定と共に、ブロック間の領域におけるトップレベルの電源幹線の配線を最初に行い、トップレベルの配線が最短になるようにし、その後、トップレベルの信号配線の配置やソフトブロック内のレイアウトなどを行う。ソフトブロックを利用することにより、チップ上のレイアウト段階で、使用されるハードブロックとソフトブロックの組み合わせに応じて、ソフトブロックのサイズ、フレーム形状、ブロックピンなどを最適化することができる。
【0008】
図2は、トップダウン階層レイアウト設計方法によるレイアウト例を示す図である。図1に比較して、ソフトブロックAのブロックピン16の位置がハードブロックBのブロックピン12に対向する位置に配置されるため、それらを接続するトップレベルの信号配線14は最短の長さとなり信号遅延が少なく、しかも、縦方向の信号配線層しか利用する必要がなく、無駄な配線チャネルを必要としない。
【0009】
【発明が解決しようとする課題】
図3は、トップダウン階層レイアウト設計方法の問題点を示す図である。図3には、ソフトブロックBに対して、2つのハードブロックA,Cが隣接する例が示される。ソフトブロックBのブロックピン16は、隣接するハードブロックAのブロックピン10に対向する位置に配置され、それらの間を接続するトップレベルの信号配線14は、図2と同様に最適化される。しかしながら、ソフトブロックBのブロックピン16は、ハードブロックCのブロックピン12に対しては最適化された位置に配置されていないので、両ブロックピン16,12間を接続するトップレベルの信号配線18は、最短化されずに信号遅延が発生し、無駄な配線チャネルを必要とする。
【0010】
この様に、従来のソフトブロックを利用したトップダウン階層レイアウト設計方法において、より多くのブロックを利用する大規模集積回路装置においては、上記の通り未だ解決すべき課題が存在する。
【0011】
そこで、本発明の目的は、ブロック間を接続するトップレベルの信号配線を最適化することができるレイアウトの方法及びそのレイアウトプログラムを記録した記録媒体を提供することにある。
【0012】
更に、本発明の目的は、ソフトブロックのブロックピンの配置の決定によりフレキシビリティを持たせて、最適なブロックピンの配置を可能にすることができるレイアウトの方法及びそのレイアウトプログラムを記録した記録媒体を提供することにある。
【0013】
更に、本発明の目的は、ソフトブロックのブロックピンの数と配置の自由度を増したレイアウト方法によるLSIの製造方法及びそのレイアウト方法を実行するレイアウトツールプログラムを記録した記録媒体を提供することにある。
【0014】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、ソフトブロックを利用するトップダウン階層レイアウト設計方法において、ソフトブロック内のブロックピン(ソフトピンと称する)の配置の決定に加えて、既存のブロックピンと同電位の第2のブロックピンの生成を行うことができるようにし、更にブロックピンの位置を、それが接続される先のブロックピンに対向する位置に移動することができるようにすることで、従来のトップダウン階層レイアウト設計方法での前述の問題点を解決する。そのために、本発明のレイアウトツールプログラムには、ソフトピンの移動と発生の機能が追加され、如何なるブロックの組み合わせであっても、ブロック間の領域でのトップレベルの信号配線を最適化し、遅延時間が少なく、無駄な配線チャネルの使用をなくす。
【0015】
上記の目的を達成するために、本発明は、複数の回路要素と外部に接続される複数のブロックピンとを有して所定の機能を有する複数のブロックを、チップに埋め込んだLSIの製造方法において、
前記複数のブロックは、レイアウト設計段階でフレーム近傍のブロックピンの位置が固定されているハードブロックと、該レイアウト設計段階でフレーム近傍のブロックピンの位置が変更可能なソフトブロックとを有し、
前記製造方法は、
前記複数のブロックをチップ上に配置する工程と、
前記ソフトブロック内の第1のブロックピンを、前記ソフトブロックのフレーム近傍であって、第1の隣接するブロック内の第1の対応ブロックピンに対向する位置に移動する工程と、
前記複数のブロックの間の領域において、前記第1のブロックピンとそれに対向する前記第1の対応ブロックピンとの間を接続するブロック間信号配線を配線する工程とを有することを特徴とする。
【0016】
上記の発明によれば、ソフトブロックのブロックピンの位置を、隣接するブロックのブロックピンに対向する位置に置くことができ、それらのブロックピンを接続するブロック間の領域のブロック間信号配線を効率的にすることができる。
【0017】
上記の目的を達成するために、本発明は、複数の回路要素と外部に接続される複数のブロックピンとを有して所定の機能を有する複数のブロックを、チップに埋め込んだLSIの製造方法において、
前記複数のブロックは、レイアウト設計段階でフレーム近傍のブロックピンの位置が固定されているハードブロックと、該レイアウト設計段階でフレーム近傍のブロックピンの位置が変更可能なソフトブロックとを有し、
前記製造方法は、
前記複数のブロックをチップ上に配置する工程と、
前記ソフトブロック内の第1のブロックピンと同電位の第2のブロックピンを、前記ソフトブロックのフレーム近傍であって、第1の隣接するブロック内の第1の対応ブロックピンに対向する位置に生成する工程と、
前記複数のブロックの間の領域において、前記第2のブロックピンとそれに対向する前記第1の対応ブロックピンとの間を接続するブロック間信号配線を配置する工程とを有することを特徴とする。
【0018】
上記の発明によれば、ソフトブロックのブロックピンの位置を、隣接する複数のブロックのブロックピンに対向する位置に置くことができるので、より大規模化した集積回路装置において、ブロック間の領域のトップレベルの信号配線を効率的に行うことができる。
【0019】
更に、上記の目的を達成するために、本発明は、上記したLSIの製造方法の各工程をコンピュータに実行させるレイアウトツールを記録した記録媒体を提供する。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【0021】
図4は、本発明の実施の形態例によるレイアウトツールを利用した場合のレイアウト例である。図3と同様に、ソフトブロックBに対して、2つのハードブロックA,Cが隣接する例が示される。本実施の形態例のレイアウトツールを利用することにより、ソフトブロックBのブロックピン16は、隣接するハードブロックAのブロックピン10に対向する位置に配置された第1のブロックピン16−1と、それと同電位であって、隣接するハードブロックCのブロックピン12に対向する位置に配置された第2のブロックピン16−2とを有する。即ち、ソフトブロックBのブロックピンは、重複して生成され、それぞれのブロックピン16−1,16−2が、それぞれ隣接するブロックの対応ブロックピン10,12に対向する位置に整列して配置される。そして、それらの間を接続するトップレベルの信号配線14、18は、最短化されて信号遅延が少なく、また、単一の縦方向の配線層のみで形成可能であり無駄な配線チャネルを必要としない。ソフトブロックBのフレーム上もしくはその近傍に配置されるこれらのブロックピン16−1,16−2は、ソフトブロックB内の領域において、図示しない配線により接続され、同電位となる。従って、ブロック間の領域におけるトップレベルの信号配線の量を最小化することができ、チップ全体のレイアウト面積を縮小化することができる。
【0022】
ソフトブロックB内には、複数の論理ゲートやフリップフロップ等の回路要素が配置され、それらの入力端子や出力端子とブロックピンとの間の接続関係が、ネットリストのデータの形で提供される。従って、ソフトブロックBのサイズ、アスペクト比(縦横の長さの比)、ブロックピンの個数と位置が決定されると、レイアウトツールにより提供される自動レイアウトツール(後に説明するオート・プレース・アンド・ラウト)により、予め設計されたネットリストに従って内部の接続配線が形成される。
【0023】
図5は、LSIの製造工程を示すフローチャート図である。まず、論理設計工程において、予め提供されている論理ライブラリD1内のセルやブロック、サードパーティから提供されるハードブロックD2等を組み合わせて、チップ内の論理回路の設計が行われる(S1)。ここで、論理ライブラリ内のセルは、アンドゲート、オアゲートやフリップフロップ等の汎用性の高い比較的小規模な回路要素からなる論理回路である。また、論理ライブラリ内のブロックは、例えば、メモリやALU等のセルよりもさらに大規模な論理マクロであり、ハードブロックとソフトブロックとを有する。ハードブロックは、論理ライブラリ内のブロックと同程度或いはそれより大規模な論理マクロであり、通常は、内部の信号配線や回路要素のレイアウトは固定され、ブロックピンも固定されている。
【0024】
論理設計の工程により、チップ内に複数のブロックが埋められ、また、複数のセルが配置される。かかる論理設計により、チップ内の論理回路のネットリストD3が生成される。
【0025】
かかるネットリストに対して、論理シミュレーションが行われる(S2)。論理シミュレーション工程では、仮レイアウトによる遅延時間が計算され、その遅延時間をもとに、所定の入力データパターンに対して期待される出力データパターンが得られるか否かのテストが行われる。この論理シミュレーションをパスすることにより、次のレイアウト設計の工程に進む。
【0026】
レイアウト設計の工程では、論理設計により生成されたネットリストD3をもとに、チップ上に複数のブロックとセルをレイアウトし、更に、それらを接続するトップレベルの信号配線、それらに電源を供給するトップレベルの電源配線等を生成する(S3)。この段階で、詳細なチップ上のパターンレイアウトが行われ、レイアウト設計により生成されたLSIに対するバリデーションが行われ(S4)、それをパスすると、具体的なウエハプロセス工程によって、実際のLSIチップが形成される(S5)。
【0027】
本実施の形態例のレイアウトツールは、上記のレイアウト設計の工程S3にて使用される。
【0028】
図6は、LSI設計システムの概略構成図である。図5のフローチャートでの論理設計S1,論理シミュレーションS2,レイアウト設計S3,シミュレーションS4等は、通常のエンジニアリング・ワークステーションと、それらの設計ツールプログラムから構成されるLSI設計システムにより、実行される。従って、LSI設計システムは、図6に示される通り、CPU20,RAM22,キーボードやマウス等の入力装置21と外部モニタ装置24に接続されるインターフェース23等が、バス28により接続される。そして、ハードディスクや磁気テープ等の記録媒体内に、ライブラリデータ25、論理設計ツール26、レイアウトツール27等が格納される。本実施の形態例にかかるレイアウトツール27は、後にフローチャートやデザイン画面等により説明する機能を有するプログラムである。
【0029】
図7は、本実施の形態例におけるレイアウト設計のフローチャート図である。図6に示されたLSI設計システムにおいて、レイアウトツール27を利用することにより、チップ上のレイアウト設計が行われる。より具体的には、モニタ装置24によって、後述するコントロール画面に加えて、デザイン画面が提供され、オペレータは、それらの画面のGUIを介して、チップ上のレイアウト設計を行う。以下の例では、ケイデンス社のレイアウトツールである「プレビュー」(商品名)を例にして説明する。
【0030】
図8〜図15は、図7の各工程に対応するデザイン画面の例を示す図である。これらのデザイン画面を参照しながら、図7のフローチャートに示したレイアウト設計の各工程を説明する。
【0031】
図8は、チップサイズの決定を行う工程S10におけるデザイン画面例を示す図である。図8において、デザイン画面30内には、左側に利用可能なブロックA,B,C,Dが表示され、右側に利用可能なセルがマトリクス状に表示される。そして、それらの間の中央部にチップ34が表示される。図示されないコントロール画面には、レイアウト設計に必要な各種の機能ツールが示される。
【0032】
図8のデザイン画面を参照しながら、オペレータは、最初にチップ34のサイズを決定する。チップ34のサイズは、通常の画像作成ツールと同様に、マウスによりチップ34のフレームをドラッグすることにより、任意の大きさに設定することができる。もちろん、すでに論理設計により生成されたネットリスト内のブロックやセルを全て収納するための最低限のサイズ等が、予め与えられ、それよりも小さいサイズに設定することはできない。
【0033】
画面の両側に示された複数のブロックA〜Dとセル32は、適宜マウスによってチップ34上にドラッグすることにより、選択され、チップ34上にレイアウトされることができる。図8に示されたデザイン画面内には、ハードブロックA,CとソフトブロックB、Dとが示される。ハードブロックA、Cは、斜線で示されるが、それらのブロックピン10,12の位置は固定されている。また、ソフトブロックB、Dのブロックピンの位置は未定であり、従って、例えばブロックの中央部に仮想的に配置される。
【0034】
図9は、チップ上のブロックのレイアウトを行う工程S11におけるデザイン画面例を示す図である。図9の例では、チップ34上に、マウスによるドラッグにより選択されたハードブロックA,CとソフトブロックBが配置され、更に、複数のセルを配置するゲート領域36が配置される。ゲート領域36は、領域のサイズを設定した後に、レイアウトツールの一つの機能である「クリエート・ロウ」を実行することにより、そのゲート領域36内にゲート列が図示される通り形成される。このゲート列内に、基本ゲート列が配置され、それらの基本ゲートを使用することにより、選択されたセルが形成される。かかる手法は、通常のゲートアレイを利用した方法と同じである。
【0035】
図9の状態では、各ブロックとセルの選択が行われ、各ブロックとセルを配置するゲート領域36のレイアウトが行われる。また、ソフトブロックBのアスペクト比とサイズも設定される。更に、図示されないが、各ブロック間の領域におけるトップレベルの電源幹線の配置も行われる。トップレベルの電源幹線の配置を行うことにより、ブロック間の領域にどの程度の配線チャネルを配置すべきが判断され、その判断に従って、ブロックのレイアウトが決定する。
【0036】
既に論理設計工程において、ネットリストが形成されているので、チップ34内にブロックA,B,Cを配置した段階で、それらのブロックピン間の接続関係は決まっている。従って、図示しないコントロール画面から所定の機能を指定することにより、それらの接続関係をデザイン画面30上に表示することができる。即ち、図中のハードブロックAのブロックピン10とソフトブロックBのブロックピン16との間の破線と、ハードブロックCのブロックピン12とソフトブロックBのブロックピン16との間の破線とが、それらの接続関係を示す。
【0037】
図10,11は、ソフトブロック内のブロックピンであるソフトピンの配置工程S12におけるデザイン画面例を示す図である。従来のレイアウトツールには、ソフトピンを、それが接続される別のブロックピンの位置に応じて、最適な位置に配置するためのソフトピンの自動配置機能が備えられている。更に、本実施の形態例では、ソフトピンの位置を移動させる機能と、同じ電位の別のソフトピンを生成する機能とを有する。ここでは、本実施の形態例にかかる新規な機能である、ソフトピンの移動と生成により、ソフトブロックB内のブロックピンの最適な配置を行う。
【0038】
図10に示される通り、ソフトブロックB内のソフトピン16は、ソフトピンの移動機能を利用して、ハードブロックAのブロックピン10に対向するフレーム近傍の位置16−1に移動される。更に、図11に示される通り、ソフトブロックBのフレーム近傍(フレーム上或いはそれの近傍)であって、ハードブロックCのブロックピン12に対向する位置に、同電位の別のソフトピン16−2が生成される。その結果、両ソフトピン16−1,16−2は、ソフトブロックBの上辺と底辺との位置であって、隣接するハードブロックA,Bのそれぞれのブロックピン10,12に対向する位置に配置される。これらのブロックピン間を接続するブロック間領域のトップレベルの信号配線は、破線で示される通り、最短距離となる。これらのソフトピンの移動機能と生成機能については、後で詳述する。
【0039】
図12は、セルアレイとなるゲート領域36内のセルの自動配置工程S13におけるデザイン画面例を示す図である。セルの自動配置の機能は、前述の「プレビュー」では、「セル・オート・プレイサ」と称される機能であり、使用されるセルが選択されると、ネットリストに従って最適なセルの配列が、ゲート領域36内で、図中斜線で示される様に行われる。かかる機能は、ゲートアレイ上にセルを配置する機能である。アレイ上に配置されたセルは、ゲートアレイ間のチャネル領域に形成される信号配線により、それぞれ接続される。
【0040】
図13は、ブロック内の配線が行われる工程S14におけるデザイン画面例を示す図である。ブロック内の配線は、ボトムレベルの配線であり、図12の様にブロックの配置、ソフトブロックの形状の設定とソフトブロックの配置が終了すると、実質的にはトップレベルの配線は確定的となる。従って、本実施の形態例のトップダウン階層レイアウト設計方法において、ボトムレベルの配線を行うことができる。
【0041】
前述の「プレビュー」では、「オート・プレース・アンド・ラウト」と称される機能により、ソフトブロックB内の配線の配置が、そのソフトブロックのネットリストに従って自動で行われる。ここで注意すべきことは、工程S12にて新たなソフトピンの生成を行った場合は、ソフトブロックBのネットリストに、新たに生成したソフトピン16−2を既存のソフトピン16−1と接続すべきとの記述が加えられていることである。かかる記述が加えられることにより、「オート・プレース・アンド・ラウト」を実行することにより、ソフトブロックB内の回路要素間及びソフトピン間の接続配線が生成される。その結果、ソフトブロックBは、図中斜線で示される通り、もはやその形状、ブロックピン、内部配線が固定的になりハードブロックとなる。
【0042】
図14は、電源引き込み配線を配置する工程S15におけるデザイン画面例を示す図である。工程S11において、ブロック間の領域(トップレベル)に電源幹線40が形成されている。そして、工程S15では、その電源幹線40とそれぞれのブロックA,B,Cの電源引き込みピンとの間の電源引き込み配線42が生成される。電源幹線40は、通常、ブロックA,B,C等の周囲を取り巻く様に、メッシュ状に形成される。従って、これらの電源幹線40とブロックの電源引き込みピンとは、最短の電源引き込み配線42により接続される。また、ゲート領域36内のセルに対しては、例えばゲートアレイに沿って配置される図示しない電源配線により、セルを構成する各ゲートにそれぞれ電源が供給される。
【0043】
図15は、ブロック間の領域(トップレベル)のブロックピン間を接続する信号配線を配置する工程S16におけるデザイン画面の例を示す図である。かかる工程では、前述の「プレビュー」の「オート・ラウト」と称される機能を利用することにより、ブロック間の領域におけるブロックピン同士を接続するトップレベルの信号配線が、ネットリストに従って、生成される。上記のブロックAのブロックピン10と隣接するブロックBのブロックピン16−1との間、及びブロックBのブロックピン16−2と隣接するブロックCのブロックピン12との間の信号配線は、前述の通り最短距離のものとなる。また、図示される例に示される通り、ブロックAのブロックピン44とブロックCのブロックピン46とは、ブロック間の領域の配線チャネル領域を利用して、信号配線48により接続される。
【0044】
本実施の形態例のトップダウン階層レイアウト設計方法では、図7に示したボトムレベルのブロック内配線の生成工程S14は、工程S15,S16の後に実行されても良い。
【0045】
以上のレイアウト工程により、チップ上の複数のブロックと複数のセル及びそれらを接続するトップレベルの信号配線、電源配線が形成される。このようにして生成されたレイアウト構造に従って、図5のフローチャートに示した通り、再度シミュレーションが行われ、レイアウトがLSIの正常な機能を提供するか否かのチェックが行われる。
【0046】
ソフトピンの移動と生成
図16は、レイアウトツールにおけるコントロール画面のGUIの例を示す図である。図16には、メインコントロール画面50と、その一部のサブコントロール画面52,54が示される。メインコントロール画面50内には、前述したレイアウトツールの各種の機能である、クリエート・ロウ、セルオートプレース、オート・プレース・アンド・ラウト、オート・ラウトなどがリストされる。更に、本実施の形態例では、ソフトピン配置(1)と(2)がリストされる。レイアウト設計を行うオペレータは、このメインコントロール画面50において、所望の機能をクリックすることにより、その機能の実行をさせ、或いはその機能に対応するサブコントロール画面に移ることができる。
【0047】
図16には、ソフトピン配置(1)に対応するサブコントロール画面52と、ソフトピン配置(2)に対応するサブコントロール画面54とが示される。ソフトピン配置(1)の機能は、ソフトブロックのソフトピンを、接続される他のブロックピンとの関係から、最適な位置に配置する機能(ソフトピンの自動配置機能)と、ソフトピンをマニュアルで配置する機能とを有する。従来のソフトピンの自動配置機能では、図3に示した如き配置となり、トップレベルの信号配線18が無駄な配線チャネルを利用してしまい、必要以上に長くなる問題がある。また、ソフトピンのマニュアル配置は、一つ一つのソフトピンの配置を、マウスによる選択とドラッグにより行う必要があり、多くの工数を要する。
【0048】
一方、本実施の形態例によるソフトピン配置(2)に対応するサブコントロール画面54には、ソフトピンが接続される先の参照オブジェクトの指定の領域54Aと、ソフトピンの移動か生成かを指定する領域54Bと、ソフトピンの移動或いは生成の位置として辺を指定する領域54Cとが設けられる。それぞれのボタンをクリックすることにより、オペレータが各指定を行うことができる。
【0049】
図17は、ソフトピンの配置工程S12における、コントロール画面及びそれぞれの工程の関係を示すフローチャート図である。図17には、サブコントロール画面について、図16に示した画面52,54についてのみ示される。メインコントロール画面50内の他の機能に対するサブコントロール画面についてのフローチャートは省略した。
【0050】
まず、メインコントロール画面52において、ソフトピン配置(1)か(2)かが選択される(S20,S21)。ソフトピン配置(1)は、上記の通りソフトピンの自動配置の機能であり、ソフトピン配置(2)は、ソフトピンの移動または生成の機能である。ソフトピン配置(1)の自動配置機能を選択すると、サブコントロール画面52に変更され(S22)、その画面においてソフトピンの自動配置機能を選択すると、ソフトピンを自動的に最適な位置に配置する(S23)。この自動配置は、ネットリストに基づいて所定のアルゴリズムに従って行われるので、オペレータはソフトピンをどこの領域に配置するかについて、任意に設定することができない。
【0051】
また、メインコントロール画面50内で、ソフトピン配置(2)のソフトピンの移動と生成を選択すると、サブコントロール画面54に変更される(S24)。ソフトピンの移動と生成のサブコントロール画面54において、ソフトピンの移動の機能が選択されると、レイアウトツールにより後述するアルゴリズムに従ってソフトピンの移動が自動で行われる(S25)。また、ソフトピンの生成の機能が選択されると、レイアウトツールにより後述するアルゴリズムに従ってソフトピンの新たな生成が自動で行われる(S26)。
【0052】
図18は、ソフトブロック内のブロックピンであるソフトピンの移動機能のフローチャート図である。また、図19は、ソフトブロック内のソフトピンの生成機能のフローチャート図である。本実施の形態例におけるレイアウトツールは、図18及び図19のフローチャートに示されたアルゴリズムに従う、ソフトブロックのソフトピンに対する移動機能と生成機能を有する。
【0053】
図20〜図22は、ソフトブロックのソフトピンの移動と生成を説明するための図である。これらの図を参照しながら、図18,図19に示した移動と生成の機能について説明する。
【0054】
最初にソフトブロックのソフトピンの移動について説明すると、サブコントロール画面54の状態で、デザイン画面は、図9に示される状態である。より詳細にいえば、図20に示される通り、ソフトブロックBの上下に隣接してハードブロックA,Cが配置され、ネットリストに従って、ハードブロックA,Cのブロックピン10,12と、ソフトブロックBのソフトピン16との間の論理的な接続が、破線により示される。オペレータは、この論理的な接続を示す破線に従って、移動すべきソフトピンと移動すべきフレーム近傍の位置を指定する。
【0055】
オペレータは、サブコントロール画面54内で、ソフトピンの移動を選択する。そして、デザイン画面内において、ソフトブロック内の移動すべきソフトピンを選択する(S30)。これはマウス等の入力装置により移動対象のソフトピンを選択することができる。更に、図16のサブコントロール画面54に示される通り、選択されたソフトピンを配置するソフトブロックのフレーム近傍の位置が指定される。即ち、図20の例では、上辺が指定される。更に、ソフトピンが接続される先が参照ブロックか参照チップ辺かの指定が、サブコントロール画面54内で行われる。即ち、ソフトピン16が接続される先が、隣接するブロックのブロックピンかあるいは隣接するチップの辺の接続ピンかの設定が行われる。これらの設定に従って、レイアウトツールの自動移動機能が実行される。
【0056】
図18のフローチャートにおいて、工程S33からS39が、選択されたソフトピン全てに対して繰り返される。まず、ネットリストD3から、選択されたソフトピンと接続する参照ブロックに属する参照ブロックピンが検出される(S34)。図20の例では、ハードブロックAのブロックピン10が検出される。そして、ここでの例では、選択されたソフトピンの移動先のフレーム近傍の位置が、上辺であるので、工程S38,S39が実行される。即ち、レイアウトツールは、選択されたソフトピン16の移動後のY座標を、指定されたソフトブロックBの上辺のY座標に設定する(S38)。そして、選択されたソフトピン16の移動後のX座標を、参照ブロックピン10のX座標と等しい値に設定する(S39)。ソフトピンの移動先のフレームの位置が右辺または左辺である場合は、工程S36,37に示される通り、移動後のX座標とY座標を設定する。
【0057】
上記の自動移動機能を実行することにより、図21に示される通り、ソフトピン16の移動後の位置は、隣接するハードブロックAのブロックピン10に対向する位置16−1となる。かかるピン16−1の位置は、ハードブロックAのブロックピン10のX座標と同じX座標を有する。従って、後に行われるトップレベルの信号配線においては、図21中実線で示される通り、最短の配線60により、ブロックピン10と16−1とが接続される。
【0058】
図21の状態では、ソフトブロックBのソフトピンは、隣接するハードブロックAのブロックピン10に適合する位置に配置されただけであり、隣接する別のハードブロックCのブロックピン12には適合していない。そこで、サブコントロール画面54にて、新たなソフトピンの生成機能が選択される。ソフトピンの生成機能は、図19のフローチャートに従って実行される。
【0059】
まず、新たに生成すべきソフトピンと同電位になる参照ソフトピンが、デザイン画面内で選択される(S40)。ここの例では、4個のソフトピン16−1が選択される。そして、選択された参照ソフトピン16−1と同電位の新たに生成されるソフトピンを配置する辺が、サブコントロール画面54にて行われる(S41)。ここでは、ソフトブロックBの底辺が選択される。また、新たに生成されるソフトピンが接続される先が、参照ブロックかチップ辺かの指定がサブコントロール画面54にて行われる(S42)。ここでは、ハードブロックCが選択される。
【0060】
そこで、レイアウトツールは選択されたソフトピン16−1全てについて、図19の工程S43〜S50のアルゴリズムに従う自動生成機能を実行して、図22に示される様な新たなソフトピン16−2を生成する。この新たなソフトピン16−2の位置は、ソフトブロックBの底辺上であり、隣接するハードブロックCのブロックピン12に対向する位置となる。
【0061】
工程S43〜S50に示されたソフトピンの自動生成機能では、まず、選択された参照ソフトピン16−1と接続され、それと同電位のソフトピンを内部的に発生する(S44)。次に、選択された参照ソフトピン16−1と接続し、指定された参照ブロックCに属する接続先のブロックピン12を、ネットリストD3に従って検出する(S45)。生成されるソフトピンの位置が、上辺または底辺の場合は、工程S49,S50によって、新たに生成されるソフトピン16−2の位置が設定される。ここでは、底辺が設定されているので、生成されるソフトピン16ー2のY座標が、指定された底辺のY座標に設定され(S49)、更に、生成されるソフトピン16−2のX座標が、検出された参照ピンであるハードブロックCのブロックピン12のX座標と同じ値に設定される(S50)。
【0062】
その結果、図22に示される通り、ソフトブロックB内にソフトブロック16−1に接続され、それと同電位のソフトピン16−2が、隣接するハードブロックCのブロックピン12に対向する位置に新たに生成される。その結果、後に実行されるトップレベルの信号配線の配置工程により、両ピン16−2と12とを最短で接続する信号配線62が生成される。指定された辺が、右辺または左辺の場合は、工程S47,S48に示される通り、新たに生成されるソフトピンの位置が設定される。
【0063】
以上の様にして新たに生成されたソフトピン16−2は、ソフトブロックB内のネットリストに追加される。そして、この新たに生成したソフトピン16−2は、参照ソフトピン16−1と接続されるべき旨の記述が、ネットリストに追加される。この記述が、図22におけるソフトピン16−1と16−2とを接続する破線に対応する。
【0064】
図23は、トップレベルの信号配線とボトムレベルの信号配線の生成工程を説明する図である。既に説明した通り、図7のフローチャートのボトムレベルの信号配線である、ソフトブロック内の信号配線の配置工程S14において、ソフトブロックB内の回路要素70〜73間を接続する信号配線の配置と共に、ソフトピン16−1と16−2間を接続する信号配線76も同時にソフトブロックB内に配置される。そして、更にブロック間の領域におけるトップレベルの信号配線の配置工程S16において、ブロックA,Bのブロックピン10、16−1間、及びブロックB、Cのブロックピン12、16−2間とが、最短の信号配線60、62により接続される。この信号配線60,62は、いずれもY方向に延びる短い配線であり、無駄な配線チャネルを必要とせず、しかも信号の伝搬遅延は最小に抑えられる。Y方向に延びる信号配線60,62は、Y方向の配線チャネルを提供する単一の信号配線層において、提供され、X方向の配線チャネルを提供する別の信号配線層のチャネルを必要としない。無駄な配線チャネルを必要としないので、チップ全体のサイズを小さくすることができ、そのことにより、更にブロック間の信号の伝搬遅延時間を少なくすることができる。図23中、ブロックピン16−3,16−4は、回路要素70〜73の入力信号が供給される。
【0065】
上記の実施の形態例では、ソフトピンの移動機能を実行した後に発生機能を実行したが、逆の順番であっても同様にトップレベルの信号配線を最適化することができる。
【0066】
全体の設計がボトムアップ方式であっても、内部に一部ソフトブロックを有する場合は、ブロックのレイアウトの後にソフトブロック内のブロックピンの再配置が行われる場合があり、かかる工程で、本発明を適用することができる。また、上記の用語、ブロックは、マクロと称されることもあり、ブロックピンは、マクロ端子と称されることもある。しかしながら、それらの用語は、本発明において同様の意味で使用されていることは、当業者には容易に理解される。
【0067】
また、上記の実施の形態例では、複数のブロックと共にセルアレイ領域も併存する大規模チップを例にして説明した。しかしながら、セルアレイ領域が存在せず、複数のブロックのみで構成される場合でも、本発明が適用できることは自明である。
【0068】
【発明の効果】
以上説明した通り、本発明によれば、ソフトブロックを利用するトップダウン階層レイアウト設計方法において、ソフトブロック内のブロックピンを、隣接するブロックのブロックピンに対向する位置に自動的に移動する機能と、更に、隣接するブロックのブロックピンに対向する位置に既に存在するソフトピンに接続されてそれと同電位の新たなソフトピンを生成する機能とを有する。従って、かかる機能を利用することで、ブロック間の領域におけるブロックピンを接続するトップレベルの信号配線を、最短距離であって無駄な配線チャネルを必要とせずに生成することができる。
【図面の簡単な説明】
【図1】ボトムアップ階層レイアウト設計方法の問題点を示す図である。
【図2】トップダウン階層レイアウト設計方法によるレイアウト例を示す図である。
【図3】トップダウン階層レイアウト設計方法の問題点を示す図である。
【図4】本発明の実施の形態例によるレイアウトツールを利用した場合のレイアウト例である。
【図5】LSIの製造工程を示すフローチャート図である。
【図6】LSI設計システムの概略構成図である。
【図7】本実施の形態例におけるレイアウト設計のフローチャート図である。
【図8】図7の工程S10に対応するデザイン画面の例を示す図である。
【図9】図7の工程S11に対応するデザイン画面の例を示す図である。
【図10】図7の工程S12に対応するデザイン画面の例を示す図である。
【図11】図7の工程S12に対応するデザイン画面の例を示す図である。
【図12】図7の工程S13に対応するデザイン画面の例を示す図である。
【図13】図7の工程S14に対応するデザイン画面の例を示す図である。
【図14】図7の工程S15に対応するデザイン画面の例を示す図である。
【図15】図7の工程S16に対応するデザイン画面の例を示す図である。
【図16】レイアウトツールにおけるコントロール画面のGUIの例を示す図である。
【図17】ソフトピンの配置工程S12における、コントロール画面及びそれぞれの工程の関係を示すフローチャート図である。
【図18】ソフトブロック内のブロックピンであるソフトピンの移動機能のフローチャート図である。
【図19】ソフトブロック内のブロックピンであるソフトピンの生成機能のフローチャート図である。
【図20】ソフトブロックのソフトピンの移動と生成を説明するための図である。
【図21】ソフトブロックのソフトピンの移動と生成を説明するための図である。
【図22】ソフトブロックのソフトピンの移動と生成を説明するための図である。
【図23】トップレベルの信号配線とボトムレベルの信号配線の生成工程を説明する図である。
【符号の説明】
A,B,C、D ブロック
10,12 ブロックピン
16 ソフトピン、ブロックピン
32 セル群
34 チップ
36 ゲート領域
40 トップレベル電源幹線
44,46 ブロックピン
48,60,62 トップレベル信号配線
Claims (4)
- 複数の回路要素と外部に接続される複数のブロックピンとを有して所定の機能を有する複数のブロックを、チップに埋め込んだLSIの製造方法において、
前記複数のブロックは、レイアウト設計段階でフレーム近傍のブロックピンの位置が固定されているハードブロックと、該レイアウト設計段階でフレーム近傍のブロックピンの位置が変更可能なソフトブロックとを有し、
前記製造方法は、
前記複数のブロックをチップ上に配置する工程と、
前記ソフトブロック内の第1のブロックピンを、前記ソフトブロックのフレーム近傍であって、第1の隣接するブロック内の第1の対応ブロックピンに対向する位置に移動する工程と、
前記ソフトブロック内の第1のブロックピンと同電位の第2のブロックピンを、前記ソフトブロックのフレーム近傍であって、第2の隣接するブロック内の第2の対応ブロックピンに対向する位置に生成する工程と、
前記複数のブロックの間の領域において、前記第1のブロックピンとそれに対向する前記第1の対応ブロックピンとの間及び前記第2のブロックピンとそれに対向する前記第2の対応ブロックピンとの間を接続するブロック間信号配線を配線する工程とを有することを特徴とするLSIの製造方法。 - 請求項1において、前記ソフトブロック内のブロックピンの移動または生成する工程の後で、前記ソフトブロック内の回路要素と前記ブロックピン間を接続するブロック内の信号配線を配線する工程を有することを特徴とするLSIの製造方法。
- 複数の回路要素と外部に接続される複数のブロックピンとを有して所定の機能を有する複数のブロックを、チップに埋め込むレイアウト用のプログラムを記録したコンピュータ読み取り可能な記録媒体において、
前記複数のブロックは、レイアウト設計段階でフレーム近傍のブロックピンの位置が固定されているハードブロックと、該レイアウト設計段階でフレーム近傍のブロックピンの位置が変更可能なソフトブロックとを有し、
前記複数のブロックをチップ上に配置した後に、前記レイアウト用のプログラムは、
前記ソフトブロック内の第1のブロックピンを、前記ソフトブロックのフレーム近傍であって、第1の隣接するブロック内の第1の対応ブロックピンに対向する位置に移動する手順と、
前記ソフトブロック内の第1のブロックピンと同電位の第2のブロックピンを、前記ソフトブロックのフレーム近傍であって、第2の隣接するブロック内の第2の対応ブロックピンに対向する位置に生成する手順と、
前記複数のブロックの間の領域において、前記第1のブロックピンとそれに対向する前記第1の対応ブロックピンとの間及び前記第2のブロックピンとそれに対向する前記第2の対応ブロックピンとの間を接続するブロック間信号配線を配線する手順とを、
前記コンピュータに実行させることを特徴とするレイアウト用プログラムを記録した記録媒体。 - 請求項3において、前記レイアウト用プログラムは、前記コンピュータに、前記ソフトブロック内のブロックピンの移動または生成する手順の後で、前記ソフトブロック内の回路要素と前記ブロックピン間を接続するブロック内の信号配線を配線する手順を実行させることを特徴とするレイアウト用プログラムを記録した記録媒体。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17354798A JP4090118B2 (ja) | 1998-06-19 | 1998-06-19 | Lsiの製造方法及びレイアウト用プログラムを記録した記録媒体 |
US09/248,002 US6378115B1 (en) | 1998-06-19 | 1999-02-10 | LSI manufacturing method and recording medium for storing layout software |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17354798A JP4090118B2 (ja) | 1998-06-19 | 1998-06-19 | Lsiの製造方法及びレイアウト用プログラムを記録した記録媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000012692A JP2000012692A (ja) | 2000-01-14 |
JP4090118B2 true JP4090118B2 (ja) | 2008-05-28 |
Family
ID=15962565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17354798A Expired - Fee Related JP4090118B2 (ja) | 1998-06-19 | 1998-06-19 | Lsiの製造方法及びレイアウト用プログラムを記録した記録媒体 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6378115B1 (ja) |
JP (1) | JP4090118B2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8098140B1 (en) * | 2000-07-13 | 2012-01-17 | Universal Electronics Inc. | Customizable and upgradable devices and methods related thereto |
JP4690527B2 (ja) | 2000-07-19 | 2011-06-01 | ルネサスエレクトロニクス株式会社 | ブロックピンの位置決定方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
US6567967B2 (en) | 2000-09-06 | 2003-05-20 | Monterey Design Systems, Inc. | Method for designing large standard-cell base integrated circuits |
US6857116B1 (en) * | 2000-11-15 | 2005-02-15 | Reshape, Inc. | Optimization of abutted-pin hierarchical physical design |
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US6640329B2 (en) | 2001-08-29 | 2003-10-28 | Intel Corporation | Real-time connection error checking method and process |
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US6859913B2 (en) * | 2001-08-29 | 2005-02-22 | Intel Corporation | Representing a simulation model using a hardware configuration database |
US6721925B2 (en) | 2001-08-29 | 2004-04-13 | Intel Corporation | Employing intelligent logical models to enable concise logic representations for clarity of design description and for rapid design capture |
US6708321B2 (en) | 2001-08-29 | 2004-03-16 | Intel Corporation | Generating a function within a logic design using a dialog box |
US7107201B2 (en) * | 2001-08-29 | 2006-09-12 | Intel Corporation | Simulating a logic design |
US6983427B2 (en) | 2001-08-29 | 2006-01-03 | Intel Corporation | Generating a logic design |
US7073156B2 (en) | 2001-08-29 | 2006-07-04 | Intel Corporation | Gate estimation process and method |
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JP2014026406A (ja) | 2012-07-26 | 2014-02-06 | International Business Maschines Corporation | Ic基板上にセルを配置して配線を最適化した論理回路の設計を支援する方法、該方法を用いて論理回路の設計を支援する装置及び該装置で実行することが可能なコンピュータプログラム |
JP2014211824A (ja) * | 2013-04-19 | 2014-11-13 | 富士通株式会社 | 設計支援装置、設計支援方法、および設計支援プログラム |
US8954915B2 (en) | 2013-05-28 | 2015-02-10 | International Business Machines Corporation | Structured placement of hierarchical soft blocks during physical synthesis of an integrated circuit |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55163859A (en) | 1979-06-07 | 1980-12-20 | Fujitsu Ltd | Manufacture of semiconductor device |
JPH04369248A (ja) | 1991-06-17 | 1992-12-22 | Sharp Corp | 半導体集積回路の端子位置決定方法 |
JPH05129436A (ja) | 1991-10-31 | 1993-05-25 | Nec Corp | 集積回路レイアウト設計装置 |
-
1998
- 1998-06-19 JP JP17354798A patent/JP4090118B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-10 US US09/248,002 patent/US6378115B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6378115B1 (en) | 2002-04-23 |
JP2000012692A (ja) | 2000-01-14 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061004 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
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|
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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S533 | Written request for registration of change of name |
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R350 | Written notification of registration of transfer |
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Free format text: PAYMENT UNTIL: 20130307 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140307 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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R350 | Written notification of registration of transfer |
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|
LAPS | Cancellation because of no payment of annual fees |