JP2000012692A - Ｌｓｉの製造方法及びレイアウト用ソフトウエアを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】トップダウン階層レイアウト設計方法におい
て、ブロック間のトップレベルの信号配線を最短で無駄
な配線チャネルを必要とせずに生成する。 【解決手段】本発明は、トップダウン階層レイアウト設
計方法において、ソフトブロック内のブロックピン（ソ
フトピンと称する）の配置の決定に加えて、既存のブロ
ックピンと同電位の第２のブロックピンの生成を行うこ
とができるようにし、更にブロックピンの位置を、それ
が接続される先のブロックピンに対向する位置に移動す
ることができるようにすることで、従来のトップダウン
階層レイアウト設計方法での前述の問題点を解決する。
そのために、本発明のレイアウトツールプログラムに
は、ソフトピンの移動と発生の機能が追加され、如何な
るブロックの組み合わせであっても、ブロック間の領域
でのトップレベルの信号配線を最適化し、遅延時間が少
なく、無駄な配線チャネルの使用をなくす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チップ内に複数の
ブロックを埋め込むＬＳＩのレイアウト設計の方法に関
し、更に、ブロック間の領域に配置されるブロックのブ
ロックピン間を接続するトップレベルの信号配線を効率
的に配置することができるＬＳＩの製造方法およびＬＳ
Ｉのレイアウト用プログラムを記録した記録媒体に関す
る。

【０００２】

【従来の技術】従来から行われていたＡＳＩＣ（Applic
ation Specific Integrated Circuit）における、チッ
プ上の回路要素及びそれらを接続する信号配線のレイア
ウト設計方法は、フラットレイアウト設計方法と階層レ
イアウト設計方法の２つのレイアウト設計方法に分類さ
れる。

【０００３】フラットレイアウト設計方法は、チップレ
ベルで個々のゲートの配置とゲート間の配線を行うもの
であり、近年の大規模なＬＳＩに対しては、設計期間が
増大する傾向にあり、レイアウト設計方法としては不利
である。一方、階層レイアウト設計方法では、チップを
複数のブロックに分割し、各ブロックには、既に設計済
のブロックや、サードパーティにより設計され提供され
るブロックを利用し、レイアウト工程では、主にそれら
のブロックの配置とブロック間の配線を行う。従って、
フラットレイアウト設計方法に比較して、設計期間を短
縮できる。また、設計変更が必要になった場合、対応す
るブロックのみを再度レイアウトするだけでよく、かか
る点でも設計期間を短縮することができる。従って、階
層レイアウト設計方法が、システムＬＳＩなどの大規模
集積回路装置の設計の主流となっている。

【０００４】かかる階層レイアウト設計方法には、ボト
ムアップ階層レイアウト設計方法と、トップダウン階層
レイアウト設計方法とに分類される。ボトムアップ階層
レイアウト設計方法は、基本的にブロックの設計が先に
行われ、全てのブロックの設計が終了した後に、複数の
ブロックの配置を含むフロアプランニングを行い、その
後、ブロック間の領域のトップレベルにおける電源幹線
の配線、電源引き込み配線の配線、およびブロックのブ
ロックピン間を接続する信号配線の配線を行う。上記し
た通り、各ブロックの設計は、ＬＳＩの設計を行うベン
ダー内で予め完了している場合や、サードパーティによ
って予め完了している場合等がある。従って、複数のブ
ロックの配置を行う段階では、既にブロックの外部端子
であるブロックピンの位置は固定されている。

【０００５】図１は、ボトムアップ階層レイアウト設計
方法の問題点を示す図である。予め設計が完了している
ブロックは、そのフレーム（外枠）形状、内部の配線の
レイアウト及びブロックピンの位置を変更することがで
きない。かかるブロックは、ハードブロックと称され
る。図１には、ハードブロックＡとＢとが隣接して、そ
れぞれのブロックピン１０と１２とがブロック間の領域
内に配置されるトップレベル（ブロック外の領域におけ
るブロック間配線レベル）の信号配線１４により接続さ
れた例が示される。この図から理解される通り、それぞ
れのハードブロックのブロックピンの位置は、最適化さ
れていないため、それらを接続するトップレベルの信号
配線１４は、無駄な配線チャネルを必要とする。また、
トップレベルの信号配線１４は最短化されず、信号の遅
延を伴う。

【０００６】かかるボトムアップ階層レイアウト設計方
法の欠点を補う方法として、トップダウン階層レイアウ
ト設計方法が提案されている。この手法では、ブロック
として、そのブロックサイズ、ブロックのフレーム形状
（アスペクト比）、内部配線、ブロックピンの位置など
が未決定であり、回路要素の接続情報であるネットリス
トのデータが決定しているソフトブロックを利用する。

【０００７】トップダウン階層レイアウト設計方法は、
基本的には、ハードブロックの配置と共に、ソフトブロ
ックの配置、サイズ、フレーム形状、ブロックピンの決
定と共に、ブロック間の領域におけるトップレベルの電
源幹線の配線を最初に行い、トップレベルの配線が最短
になるようにし、その後、トップレベルの信号配線の配
置やソフトブロック内のレイアウトなどを行う。ソフト
ブロックを利用することにより、チップ上のレイアウト
段階で、使用されるハードブロックとソフトブロックの
組み合わせに応じて、ソフトブロックのサイズ、フレー
ム形状、ブロックピンなどを最適化することができる。

【０００８】図２は、トップダウン階層レイアウト設計
方法によるレイアウト例を示す図である。図１に比較し
て、ソフトブロックＡのブロックピン１６の位置がハー
ドブロックＢのブロックピン１２に対向する位置に配置
されるため、それらを接続するトップレベルの信号配線
１４は最短の長さとなり信号遅延が少なく、しかも、縦
方向の信号配線層しか利用する必要がなく、無駄な配線
チャネルを必要としない。

【０００９】

【発明が解決しようとする課題】図３は、トップダウン
階層レイアウト設計方法の問題点を示す図である。図３
には、ソフトブロックＢに対して、２つのハードブロッ
クＡ，Ｃが隣接する例が示される。ソフトブロックＢの
ブロックピン１６は、隣接するハードブロックＡのブロ
ックピン１０に対向する位置に配置され、それらの間を
接続するトップレベルの信号配線１４は、図２と同様に
最適化される。しかしながら、ソフトブロックＢのブロ
ックピン１６は、ハードブロックＣのブロックピン１２
に対しては最適化された位置に配置されていないので、
両ブロックピン１６，１２間を接続するトップレベルの
信号配線１８は、最短化されずに信号遅延が発生し、無
駄な配線チャネルを必要とする。

【００１０】この様に、従来のソフトブロックを利用し
たトップダウン階層レイアウト設計方法において、より
多くのブロックを利用する大規模集積回路装置において
は、上記の通り未だ解決すべき課題が存在する。

【００１１】そこで、本発明の目的は、ブロック間を接
続するトップレベルの信号配線を最適化することができ
るレイアウトの方法及びそのレイアウトプログラムを記
録した記録媒体を提供することにある。

【００１２】更に、本発明の目的は、ソフトブロックの
ブロックピンの配置の決定によりフレキシビリティを持
たせて、最適なブロックピンの配置を可能にすることが
できるレイアウトの方法及びそのレイアウトプログラム
を記録した記録媒体を提供することにある。

【００１３】更に、本発明の目的は、ソフトブロックの
ブロックピンの数と配置の自由度を増したレイアウト方
法によるＬＳＩの製造方法及びそのレイアウト方法を実
行するレイアウトツールプログラムを記録した記録媒体
を提供することにある。

【００１４】

【課題を解決するための手段】上記の目的を達成する為
に、本発明は、ソフトブロックを利用するトップダウン
階層レイアウト設計方法において、ソフトブロック内の
ブロックピン（ソフトピンと称する）の配置の決定に加
えて、既存のブロックピンと同電位の第２のブロックピ
ンの生成を行うことができるようにし、更にブロックピ
ンの位置を、それが接続される先のブロックピンに対向
する位置に移動することができるようにすることで、従
来のトップダウン階層レイアウト設計方法での前述の問
題点を解決する。そのために、本発明のレイアウトツー
ルプログラムには、ソフトピンの移動と発生の機能が追
加され、如何なるブロックの組み合わせであっても、ブ
ロック間の領域でのトップレベルの信号配線を最適化
し、遅延時間が少なく、無駄な配線チャネルの使用をな
くす。

【００１５】上記の目的を達成するために、本発明は、
複数の回路要素と外部に接続される複数のブロックピン
とを有して所定の機能を有する複数のブロックを、チッ
プに埋め込んだＬＳＩの製造方法において、前記複数の
ブロックは、レイアウト設計段階でフレーム近傍のブロ
ックピンの位置が固定されているハードブロックと、該
レイアウト設計段階でフレーム近傍のブロックピンの位
置が変更可能なソフトブロックとを有し、前記製造方法
は、前記複数のブロックをチップ上に配置する工程と、
前記ソフトブロック内の第１のブロックピンを、前記ソ
フトブロックのフレーム近傍であって、第１の隣接する
ブロック内の第１の対応ブロックピンに対向する位置に
移動する工程と、前記複数のブロックの間の領域におい
て、前記第１のブロックピンとそれに対向する前記第１
の対応ブロックピンとの間を接続するブロック間信号配
線を配線する工程とを有することを特徴とする。

【００１６】上記の発明によれば、ソフトブロックのブ
ロックピンの位置を、隣接するブロックのブロックピン
に対向する位置に置くことができ、それらのブロックピ
ンを接続するブロック間の領域のブロック間信号配線を
効率的にすることができる。

【００１７】上記の目的を達成するために、本発明は、
複数の回路要素と外部に接続される複数のブロックピン
とを有して所定の機能を有する複数のブロックを、チッ
プに埋め込んだＬＳＩの製造方法において、前記複数の
ブロックは、レイアウト設計段階でフレーム近傍のブロ
ックピンの位置が固定されているハードブロックと、該
レイアウト設計段階でフレーム近傍のブロックピンの位
置が変更可能なソフトブロックとを有し、前記製造方法
は、前記複数のブロックをチップ上に配置する工程と、
前記ソフトブロック内の第１のブロックピンと同電位の
第２のブロックピンを、前記ソフトブロックのフレーム
近傍であって、第１の隣接するブロック内の第１の対応
ブロックピンに対向する位置に生成する工程と、前記複
数のブロックの間の領域において、前記第２のブロック
ピンとそれに対向する前記第１の対応ブロックピンとの
間を接続するブロック間信号配線を配置する工程とを有
することを特徴とする。

【００１８】上記の発明によれば、ソフトブロックのブ
ロックピンの位置を、隣接する複数のブロックのブロッ
クピンに対向する位置に置くことができるので、より大
規模化した集積回路装置において、ブロック間の領域の
トップレベルの信号配線を効率的に行うことができる。

【００１９】更に、上記の目的を達成するために、本発
明は、上記したＬＳＩの製造方法の各工程をコンピュー
タに実行させるレイアウトツールを記録した記録媒体を
提供する。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。

【００２１】図４は、本発明の実施の形態例によるレイ
アウトツールを利用した場合のレイアウト例である。図
３と同様に、ソフトブロックＢに対して、２つのハード
ブロックＡ，Ｃが隣接する例が示される。本実施の形態
例のレイアウトツールを利用することにより、ソフトブ
ロックＢのブロックピン１６は、隣接するハードブロッ
クＡのブロックピン１０に対向する位置に配置された第
１のブロックピン１６−１と、それと同電位であって、
隣接するハードブロックＣのブロックピン１２に対向す
る位置に配置された第２のブロックピン１６−２とを有
する。即ち、ソフトブロックＢのブロックピンは、重複
して生成され、それぞれのブロックピン１６−１，１６
−２が、それぞれ隣接するブロックの対応ブロックピン
１０，１２に対向する位置に整列して配置される。そし
て、それらの間を接続するトップレベルの信号配線１
４、１８は、最短化されて信号遅延が少なく、また、単
一の縦方向の配線層のみで形成可能であり無駄な配線チ
ャネルを必要としない。ソフトブロックＢのフレーム上
もしくはその近傍に配置されるこれらのブロックピン１
６−１，１６−２は、ソフトブロックＢ内の領域におい
て、図示しない配線により接続され、同電位となる。従
って、ブロック間の領域におけるトップレベルの信号配
線の量を最小化することができ、チップ全体のレイアウ
ト面積を縮小化することができる。

【００２２】ソフトブロックＢ内には、複数の論理ゲー
トやフリップフロップ等の回路要素が配置され、それら
の入力端子や出力端子とブロックピンとの間の接続関係
が、ネットリストのデータの形で提供される。従って、
ソフトブロックＢのサイズ、アスペクト比（縦横の長さ
の比）、ブロックピンの個数と位置が決定されると、レ
イアウトツールにより提供される自動レイアウトツール
（後に説明するオート・プレース・アンド・ラウト）に
より、予め設計されたネットリストに従って内部の接続
配線が形成される。

【００２３】図５は、ＬＳＩの製造工程を示すフローチ
ャート図である。まず、論理設計工程において、予め提
供されている論理ライブラリＤ１内のセルやブロック、
サードパーティから提供されるハードブロックＤ２等を
組み合わせて、チップ内の論理回路の設計が行われる
（Ｓ１）。ここで、論理ライブラリ内のセルは、アンド
ゲート、オアゲートやフリップフロップ等の汎用性の高
い比較的小規模な回路要素からなる論理回路である。ま
た、論理ライブラリ内のブロックは、例えば、メモリや
ＡＬＵ等のセルよりもさらに大規模な論理マクロであ
り、ハードブロックとソフトブロックとを有する。ハー
ドブロックは、論理ライブラリ内のブロックと同程度或
いはそれより大規模な論理マクロであり、通常は、内部
の信号配線や回路要素のレイアウトは固定され、ブロッ
クピンも固定されている。

【００２４】論理設計の工程により、チップ内に複数の
ブロックが埋められ、また、複数のセルが配置される。
かかる論理設計により、チップ内の論理回路のネットリ
ストＤ３が生成される。

【００２５】かかるネットリストに対して、論理シミュ
レーションが行われる（Ｓ２）。論理シミュレーション
工程では、仮レイアウトによる遅延時間が計算され、そ
の遅延時間をもとに、所定の入力データパターンに対し
て期待される出力データパターンが得られるか否かのテ
ストが行われる。この論理シミュレーションをパスする
ことにより、次のレイアウト設計の工程に進む。

【００２６】レイアウト設計の工程では、論理設計によ
り生成されたネットリストＤ３をもとに、チップ上に複
数のブロックとセルをレイアウトし、更に、それらを接
続するトップレベルの信号配線、それらに電源を供給す
るトップレベルの電源配線等を生成する（Ｓ３）。この
段階で、詳細なチップ上のパターンレイアウトが行わ
れ、レイアウト設計により生成されたＬＳＩに対するバ
リデーションが行われ（Ｓ４）、それをパスすると、具
体的なウエハプロセス工程によって、実際のＬＳＩチッ
プが形成される（Ｓ５）。

【００２７】本実施の形態例のレイアウトツールは、上
記のレイアウト設計の工程Ｓ３にて使用される。

【００２８】図６は、ＬＳＩ設計システムの概略構成図
である。図５のフローチャートでの論理設計Ｓ１，論理
シミュレーションＳ２，レイアウト設計Ｓ３，シミュレ
ーションＳ４等は、通常のエンジニアリング・ワークス
テーションと、それらの設計ツールプログラムから構成
されるＬＳＩ設計システムにより、実行される。従っ
て、ＬＳＩ設計システムは、図６に示される通り、ＣＰ
Ｕ２０，ＲＡＭ２２，キーボードやマウス等の入力装置
２１と外部モニタ装置２４に接続されるインターフェー
ス２３等が、バス２８により接続される。そして、ハー
ドディスクや磁気テープ等の記録媒体内に、ライブラリ
データ２５、論理設計ツール２６、レイアウトツール２
７等が格納される。本実施の形態例にかかるレイアウト
ツール２７は、後にフローチャートやデザイン画面等に
より説明する機能を有するプログラムである。

【００２９】図７は、本実施の形態例におけるレイアウ
ト設計のフローチャート図である。図６に示されたＬＳ
Ｉ設計システムにおいて、レイアウトツール２７を利用
することにより、チップ上のレイアウト設計が行われ
る。より具体的には、モニタ装置２４によって、後述す
るコントロール画面に加えて、デザイン画面が提供さ
れ、オペレータは、それらの画面のＧＵＩを介して、チ
ップ上のレイアウト設計を行う。以下の例では、ケイデ
ンス社のレイアウトツールである「プレビュー」（商品
名）を例にして説明する。

【００３０】図８〜図１５は、図７の各工程に対応する
デザイン画面の例を示す図である。これらのデザイン画
面を参照しながら、図７のフローチャートに示したレイ
アウト設計の各工程を説明する。

【００３１】図８は、チップサイズの決定を行う工程Ｓ
１０におけるデザイン画面例を示す図である。図８にお
いて、デザイン画面３０内には、左側に利用可能なブロ
ックＡ，Ｂ，Ｃ，Ｄが表示され、右側に利用可能なセル
がマトリクス状に表示される。そして、それらの間の中
央部にチップ３４が表示される。図示されないコントロ
ール画面には、レイアウト設計に必要な各種の機能ツー
ルが示される。

【００３２】図８のデザイン画面を参照しながら、オペ
レータは、最初にチップ３４のサイズを決定する。チッ
プ３４のサイズは、通常の画像作成ツールと同様に、マ
ウスによりチップ３４のフレームをドラッグすることに
より、任意の大きさに設定することができる。もちろ
ん、すでに論理設計により生成されたネットリスト内の
ブロックやセルを全て収納するための最低限のサイズ等
が、予め与えられ、それよりも小さいサイズに設定する
ことはできない。

【００３３】画面の両側に示された複数のブロックＡ〜
Ｄとセル３２は、適宜マウスによってチップ３４上にド
ラッグすることにより、選択され、チップ３４上にレイ
アウトされることができる。図８に示されたデザイン画
面内には、ハードブロックＡ，ＣとソフトブロックＢ、
Ｄとが示される。ハードブロックＡ、Ｃは、斜線で示さ
れるが、それらのブロックピン１０，１２の位置は固定
されている。また、ソフトブロックＢ、Ｄのブロックピ
ンの位置は未定であり、従って、例えばブロックの中央
部に仮想的に配置される。

【００３４】図９は、チップ上のブロックのレイアウト
を行う工程Ｓ１１におけるデザイン画面例を示す図であ
る。図９の例では、チップ３４上に、マウスによるドラ
ッグにより選択されたハードブロックＡ，Ｃとソフトブ
ロックＢが配置され、更に、複数のセルを配置するゲー
ト領域３６が配置される。ゲート領域３６は、領域のサ
イズを設定した後に、レイアウトツールの一つの機能で
ある「クリエート・ロウ」を実行することにより、その
ゲート領域３６内にゲート列が図示される通り形成され
る。このゲート列内に、基本ゲート列が配置され、それ
らの基本ゲートを使用することにより、選択されたセル
が形成される。かかる手法は、通常のゲートアレイを利
用した方法と同じである。

【００３５】図９の状態では、各ブロックとセルの選択
が行われ、各ブロックとセルを配置するゲート領域３６
のレイアウトが行われる。また、ソフトブロックＢのア
スペクト比とサイズも設定される。更に、図示されない
が、各ブロック間の領域におけるトップレベルの電源幹
線の配置も行われる。トップレベルの電源幹線の配置を
行うことにより、ブロック間の領域にどの程度の配線チ
ャネルを配置すべきが判断され、その判断に従って、ブ
ロックのレイアウトが決定する。

【００３６】既に論理設計工程において、ネットリスト
が形成されているので、チップ３４内にブロックＡ，
Ｂ，Ｃを配置した段階で、それらのブロックピン間の接
続関係は決まっている。従って、図示しないコントロー
ル画面から所定の機能を指定することにより、それらの
接続関係をデザイン画面３０上に表示することができ
る。即ち、図中のハードブロックＡのブロックピン１０
とソフトブロックＢのブロックピン１６との間の破線
と、ハードブロックＣのブロックピン１２とソフトブロ
ックＢのブロックピン１６との間の破線とが、それらの
接続関係を示す。

【００３７】図１０，１１は、ソフトブロック内のブロ
ックピンであるソフトピンの配置工程Ｓ１２におけるデ
ザイン画面例を示す図である。従来のレイアウトツール
には、ソフトピンを、それが接続される別のブロックピ
ンの位置に応じて、最適な位置に配置するためのソフト
ピンの自動配置機能が備えられている。更に、本実施の
形態例では、ソフトピンの位置を移動させる機能と、同
じ電位の別のソフトピンを生成する機能とを有する。こ
こでは、本実施の形態例にかかる新規な機能である、ソ
フトピンの移動と生成により、ソフトブロックＢ内のブ
ロックピンの最適な配置を行う。

【００３８】図１０に示される通り、ソフトブロックＢ
内のソフトピン１６は、ソフトピンの移動機能を利用し
て、ハードブロックＡのブロックピン１０に対向するフ
レーム近傍の位置１６−１に移動される。更に、図１１
に示される通り、ソフトブロックＢのフレーム近傍（フ
レーム上或いはそれの近傍）であって、ハードブロック
Ｃのブロックピン１２に対向する位置に、同電位の別の
ソフトピン１６−２が生成される。その結果、両ソフト
ピン１６−１，１６−２は、ソフトブロックＢの上辺と
底辺との位置であって、隣接するハードブロックＡ，Ｂ
のそれぞれのブロックピン１０，１２に対向する位置に
配置される。これらのブロックピン間を接続するブロッ
ク間領域のトップレベルの信号配線は、破線で示される
通り、最短距離となる。これらのソフトピンの移動機能
と生成機能については、後で詳述する。

【００３９】図１２は、セルアレイとなるゲート領域３
６内のセルの自動配置工程Ｓ１３におけるデザイン画面
例を示す図である。セルの自動配置の機能は、前述の
「プレビュー」では、「セル・オート・プレイサ」と称
される機能であり、使用されるセルが選択されると、ネ
ットリストに従って最適なセルの配列が、ゲート領域３
６内で、図中斜線で示される様に行われる。かかる機能
は、ゲートアレイ上にセルを配置する機能である。アレ
イ上に配置されたセルは、ゲートアレイ間のチャネル領
域に形成される信号配線により、それぞれ接続される。

【００４０】図１３は、ブロック内の配線が行われる工
程Ｓ１４におけるデザイン画面例を示す図である。ブロ
ック内の配線は、ボトムレベルの配線であり、図１２の
様にブロックの配置、ソフトブロックの形状の設定とソ
フトブロックの配置が終了すると、実質的にはトップレ
ベルの配線は確定的となる。従って、本実施の形態例の
トップダウン階層レイアウト設計方法において、ボトム
レベルの配線を行うことができる。

【００４１】前述の「プレビュー」では、「オート・プ
レース・アンド・ラウト」と称される機能により、ソフ
トブロックＢ内の配線の配置が、そのソフトブロックの
ネットリストに従って自動で行われる。ここで注意すべ
きことは、工程Ｓ１２にて新たなソフトピンの生成を行
った場合は、ソフトブロックＢのネットリストに、新た
に生成したソフトピン１６−２を既存のソフトピン１６
−１と接続すべきとの記述が加えられていることであ
る。かかる記述が加えられることにより、「オート・プ
レース・アンド・ラウト」を実行することにより、ソフ
トブロックＢ内の回路要素間及びソフトピン間の接続配
線が生成される。その結果、ソフトブロックＢは、図中
斜線で示される通り、もはやその形状、ブロックピン、
内部配線が固定的になりハードブロックとなる。

【００４２】図１４は、電源引き込み配線を配置する工
程Ｓ１５におけるデザイン画面例を示す図である。工程
Ｓ１１において、ブロック間の領域（トップレベル）に
電源幹線４０が形成されている。そして、工程Ｓ１５で
は、その電源幹線４０とそれぞれのブロックＡ，Ｂ，Ｃ
の電源引き込みピンとの間の電源引き込み配線４２が生
成される。電源幹線４０は、通常、ブロックＡ，Ｂ，Ｃ
等の周囲を取り巻く様に、メッシュ状に形成される。従
って、これらの電源幹線４０とブロックの電源引き込み
ピンとは、最短の電源引き込み配線４２により接続され
る。また、ゲート領域３６内のセルに対しては、例えば
ゲートアレイに沿って配置される図示しない電源配線に
より、セルを構成する各ゲートにそれぞれ電源が供給さ
れる。

【００４３】図１５は、ブロック間の領域（トップレベ
ル）のブロックピン間を接続する信号配線を配置する工
程Ｓ１６におけるデザイン画面の例を示す図である。か
かる工程では、前述の「プレビュー」の「オート・ラウ
ト」と称される機能を利用することにより、ブロック間
の領域におけるブロックピン同士を接続するトップレベ
ルの信号配線が、ネットリストに従って、生成される。
上記のブロックＡのブロックピン１０と隣接するブロッ
クＢのブロックピン１６−１との間、及びブロックＢの
ブロックピン１６−２と隣接するブロックＣのブロック
ピン１２との間の信号配線は、前述の通り最短距離のも
のとなる。また、図示される例に示される通り、ブロッ
クＡのブロックピン４４とブロックＣのブロックピン４
６とは、ブロック間の領域の配線チャネル領域を利用し
て、信号配線４８により接続される。

【００４４】本実施の形態例のトップダウン階層レイア
ウト設計方法では、図７に示したボトムレベルのブロッ
ク内配線の生成工程Ｓ１４は、工程Ｓ１５，Ｓ１６の後
に実行されても良い。

【００４５】以上のレイアウト工程により、チップ上の
複数のブロックと複数のセル及びそれらを接続するトッ
プレベルの信号配線、電源配線が形成される。このよう
にして生成されたレイアウト構造に従って、図５のフロ
ーチャートに示した通り、再度シミュレーションが行わ
れ、レイアウトがＬＳＩの正常な機能を提供するか否か
のチェックが行われる。

【００４６】ソフトピンの移動と生成 図１６は、レイアウトツールにおけるコントロール画面
のＧＵＩの例を示す図である。図１６には、メインコン
トロール画面５０と、その一部のサブコントロール画面
５２，５４が示される。メインコントロール画面５０内
には、前述したレイアウトツールの各種の機能である、
クリエート・ロウ、セルオートプレース、オート・プレ
ース・アンド・ラウト、オート・ラウトなどがリストさ
れる。更に、本実施の形態例では、ソフトピン配置
（１）と（２）がリストされる。レイアウト設計を行う
オペレータは、このメインコントロール画面５０におい
て、所望の機能をクリックすることにより、その機能の
実行をさせ、或いはその機能に対応するサブコントロー
ル画面に移ることができる。

【００４７】図１６には、ソフトピン配置（１）に対応
するサブコントロール画面５２と、ソフトピン配置
（２）に対応するサブコントロール画面５４とが示され
る。ソフトピン配置（１）の機能は、ソフトブロックの
ソフトピンを、接続される他のブロックピンとの関係か
ら、最適な位置に配置する機能（ソフトピンの自動配置
機能）と、ソフトピンをマニュアルで配置する機能とを
有する。従来のソフトピンの自動配置機能では、図３に
示した如き配置となり、トップレベルの信号配線１８が
無駄な配線チャネルを利用してしまい、必要以上に長く
なる問題がある。また、ソフトピンのマニュアル配置
は、一つ一つのソフトピンの配置を、マウスによる選択
とドラッグにより行う必要があり、多くの工数を要す
る。

【００４８】一方、本実施の形態例によるソフトピン配
置（２）に対応するサブコントロール画面５４には、ソ
フトピンが接続される先の参照オブジェクトの指定の領
域５４Ａと、ソフトピンの移動か生成かを指定する領域
５４Ｂと、ソフトピンの移動或いは生成の位置として辺
を指定する領域５４Ｃとが設けられる。それぞれのボタ
ンをクリックすることにより、オペレータが各指定を行
うことができる。

【００４９】図１７は、ソフトピンの配置工程Ｓ１２に
おける、コントロール画面及びそれぞれの工程の関係を
示すフローチャート図である。図１７には、サブコント
ロール画面について、図１６に示した画面５２，５４に
ついてのみ示される。メインコントロール画面５０内の
他の機能に対するサブコントロール画面についてのフロ
ーチャートは省略した。

【００５０】まず、メインコントロール画面５２におい
て、ソフトピン配置（１）か（２）かが選択される（Ｓ
２０，Ｓ２１）。ソフトピン配置（１）は、上記の通り
ソフトピンの自動配置の機能であり、ソフトピン配置
（２）は、ソフトピンの移動または生成の機能である。
ソフトピン配置（１）の自動配置機能を選択すると、サ
ブコントロール画面５２に変更され（Ｓ２２）、その画
面においてソフトピンの自動配置機能を選択すると、ソ
フトピンを自動的に最適な位置に配置する（Ｓ２３）。
この自動配置は、ネットリストに基づいて所定のアルゴ
リズムに従って行われるので、オペレータはソフトピン
をどこの領域に配置するかについて、任意に設定するこ
とができない。

【００５１】また、メインコントロール画面５０内で、
ソフトピン配置（２）のソフトピンの移動と生成を選択
すると、サブコントロール画面５４に変更される（Ｓ２
４）。ソフトピンの移動と生成のサブコントロール画面
５４において、ソフトピンの移動の機能が選択される
と、レイアウトツールにより後述するアルゴリズムに従
ってソフトピンの移動が自動で行われる（Ｓ２５）。ま
た、ソフトピンの生成の機能が選択されると、レイアウ
トツールにより後述するアルゴリズムに従ってソフトピ
ンの新たな生成が自動で行われる（Ｓ２６）。

【００５２】図１８は、ソフトブロック内のブロックピ
ンであるソフトピンの移動機能のフローチャート図であ
る。また、図１９は、ソフトブロック内のソフトピンの
生成機能のフローチャート図である。本実施の形態例に
おけるレイアウトツールは、図１８及び図１９のフロー
チャートに示されたアルゴリズムに従う、ソフトブロッ
クのソフトピンに対する移動機能と生成機能を有する。

【００５３】図２０〜図２２は、ソフトブロックのソフ
トピンの移動と生成を説明するための図である。これら
の図を参照しながら、図１８，図１９に示した移動と生
成の機能について説明する。

【００５４】最初にソフトブロックのソフトピンの移動
について説明すると、サブコントロール画面５４の状態
で、デザイン画面は、図９に示される状態である。より
詳細にいえば、図２０に示される通り、ソフトブロック
Ｂの上下に隣接してハードブロックＡ，Ｃが配置され、
ネットリストに従って、ハードブロックＡ，Ｃのブロッ
クピン１０，１２と、ソフトブロックＢのソフトピン１
６との間の論理的な接続が、破線により示される。オペ
レータは、この論理的な接続を示す破線に従って、移動
すべきソフトピンと移動すべきフレーム近傍の位置を指
定する。

【００５５】オペレータは、サブコントロール画面５４
内で、ソフトピンの移動を選択する。そして、デザイン
画面内において、ソフトブロック内の移動すべきソフト
ピンを選択する（Ｓ３０）。これはマウス等の入力装置
により移動対象のソフトピンを選択することができる。
更に、図１６のサブコントロール画面５４に示される通
り、選択されたソフトピンを配置するソフトブロックの
フレーム近傍の位置が指定される。即ち、図２０の例で
は、上辺が指定される。更に、ソフトピンが接続される
先が参照ブロックか参照チップ辺かの指定が、サブコン
トロール画面５４内で行われる。即ち、ソフトピン１６
が接続される先が、隣接するブロックのブロックピンか
あるいは隣接するチップの辺の接続ピンかの設定が行わ
れる。これらの設定に従って、レイアウトツールの自動
移動機能が実行される。

【００５６】図１８のフローチャートにおいて、工程Ｓ
３３からＳ３９が、選択されたソフトピン全てに対して
繰り返される。まず、ネットリストＤ３から、選択され
たソフトピンと接続する参照ブロックに属する参照ブロ
ックピンが検出される（Ｓ３４）。図２０の例では、ハ
ードブロックＡのブロックピン１０が検出される。そし
て、ここでの例では、選択されたソフトピンの移動先の
フレーム近傍の位置が、上辺であるので、工程Ｓ３８，
Ｓ３９が実行される。即ち、レイアウトツールは、選択
されたソフトピン１６の移動後のＹ座標を、指定された
ソフトブロックＢの上辺のＹ座標に設定する（Ｓ３
８）。そして、選択されたソフトピン１６の移動後のＸ
座標を、参照ブロックピン１０のＸ座標と等しい値に設
定する（Ｓ３９）。ソフトピンの移動先のフレームの位
置が右辺または左辺である場合は、工程Ｓ３６，３７に
示される通り、移動後のＸ座標とＹ座標を設定する。

【００５７】上記の自動移動機能を実行することによ
り、図２１に示される通り、ソフトピン１６の移動後の
位置は、隣接するハードブロックＡのブロックピン１０
に対向する位置１６−１となる。かかるピン１６−１の
位置は、ハードブロックＡのブロックピン１０のＸ座標
と同じＸ座標を有する。従って、後に行われるトップレ
ベルの信号配線においては、図２１中実線で示される通
り、最短の配線６０により、ブロックピン１０と１６−
１とが接続される。

【００５８】図２１の状態では、ソフトブロックＢのソ
フトピンは、隣接するハードブロックＡのブロックピン
１０に適合する位置に配置されただけであり、隣接する
別のハードブロックＣのブロックピン１２には適合して
いない。そこで、サブコントロール画面５４にて、新た
なソフトピンの生成機能が選択される。ソフトピンの生
成機能は、図１９のフローチャートに従って実行され
る。

【００５９】まず、新たに生成すべきソフトピンと同電
位になる参照ソフトピンが、デザイン画面内で選択され
る（Ｓ４０）。ここの例では、４個のソフトピン１６−
１が選択される。そして、選択された参照ソフトピン１
６−１と同電位の新たに生成されるソフトピンを配置す
る辺が、サブコントロール画面５４にて行われる（Ｓ４
１）。ここでは、ソフトブロックＢの底辺が選択され
る。また、新たに生成されるソフトピンが接続される先
が、参照ブロックかチップ辺かの指定がサブコントロー
ル画面５４にて行われる（Ｓ４２）。ここでは、ハード
ブロックＣが選択される。

【００６０】そこで、レイアウトツールは選択されたソ
フトピン１６−１全てについて、図１９の工程Ｓ４３〜
Ｓ５０のアルゴリズムに従う自動生成機能を実行して、
図２２に示される様な新たなソフトピン１６−２を生成
する。この新たなソフトピン１６−２の位置は、ソフト
ブロックＢの底辺上であり、隣接するハードブロックＣ
のブロックピン１２に対向する位置となる。

【００６１】工程Ｓ４３〜Ｓ５０に示されたソフトピン
の自動生成機能では、まず、選択された参照ソフトピン
１６−１と接続され、それと同電位のソフトピンを内部
的に発生する（Ｓ４４）。次に、選択された参照ソフト
ピン１６−１と接続し、指定された参照ブロックＣに属
する接続先のブロックピン１２を、ネットリストＤ３に
従って検出する（Ｓ４５）。生成されるソフトピンの位
置が、上辺または底辺の場合は、工程Ｓ４９，Ｓ５０に
よって、新たに生成されるソフトピン１６−２の位置が
設定される。ここでは、底辺が設定されているので、生
成されるソフトピン１６ー２のＹ座標が、指定された底
辺のＹ座標に設定され（Ｓ４９）、更に、生成されるソ
フトピン１６−２のＸ座標が、検出された参照ピンであ
るハードブロックＣのブロックピン１２のＸ座標と同じ
値に設定される（Ｓ５０）。

【００６２】その結果、図２２に示される通り、ソフト
ブロックＢ内にソフトブロック１６−１に接続され、そ
れと同電位のソフトピン１６−２が、隣接するハードブ
ロックＣのブロックピン１２に対向する位置に新たに生
成される。その結果、後に実行されるトップレベルの信
号配線の配置工程により、両ピン１６−２と１２とを最
短で接続する信号配線６２が生成される。指定された辺
が、右辺または左辺の場合は、工程Ｓ４７，Ｓ４８に示
される通り、新たに生成されるソフトピンの位置が設定
される。

【００６３】以上の様にして新たに生成されたソフトピ
ン１６−２は、ソフトブロックＢ内のネットリストに追
加される。そして、この新たに生成したソフトピン１６
−２は、参照ソフトピン１６−１と接続されるべき旨の
記述が、ネットリストに追加される。この記述が、図２
２におけるソフトピン１６−１と１６−２とを接続する
破線に対応する。

【００６４】図２３は、トップレベルの信号配線とボト
ムレベルの信号配線の生成工程を説明する図である。既
に説明した通り、図７のフローチャートのボトムレベル
の信号配線である、ソフトブロック内の信号配線の配置
工程Ｓ１４において、ソフトブロックＢ内の回路要素７
０〜７３間を接続する信号配線の配置と共に、ソフトピ
ン１６−１と１６−２間を接続する信号配線７６も同時
にソフトブロックＢ内に配置される。そして、更にブロ
ック間の領域におけるトップレベルの信号配線の配置工
程Ｓ１６において、ブロックＡ，Ｂのブロックピン１
０、１６−１間、及びブロックＢ、Ｃのブロックピン１
２、１６−２間とが、最短の信号配線６０、６２により
接続される。この信号配線６０，６２は、いずれもＹ方
向に延びる短い配線であり、無駄な配線チャネルを必要
とせず、しかも信号の伝搬遅延は最小に抑えられる。Ｙ
方向に延びる信号配線６０，６２は、Ｙ方向の配線チャ
ネルを提供する単一の信号配線層において、提供され、
Ｘ方向の配線チャネルを提供する別の信号配線層のチャ
ネルを必要としない。無駄な配線チャネルを必要としな
いので、チップ全体のサイズを小さくすることができ、
そのことにより、更にブロック間の信号の伝搬遅延時間
を少なくすることができる。図２３中、ブロックピン１
６−３，１６−４は、回路要素７０〜７３の入力信号が
供給される。

【００６５】上記の実施の形態例では、ソフトピンの移
動機能を実行した後に発生機能を実行したが、逆の順番
であっても同様にトップレベルの信号配線を最適化する
ことができる。

【００６６】全体の設計がボトムアップ方式であって
も、内部に一部ソフトブロックを有する場合は、ブロッ
クのレイアウトの後にソフトブロック内のブロックピン
の再配置が行われる場合があり、かかる工程で、本発明
を適用することができる。また、上記の用語、ブロック
は、マクロと称されることもあり、ブロックピンは、マ
クロ端子と称されることもある。しかしながら、それら
の用語は、本発明において同様の意味で使用されている
ことは、当業者には容易に理解される。

【００６７】また、上記の実施の形態例では、複数のブ
ロックと共にセルアレイ領域も併存する大規模チップを
例にして説明した。しかしながら、セルアレイ領域が存
在せず、複数のブロックのみで構成される場合でも、本
発明が適用できることは自明である。

【００６８】

【発明の効果】以上説明した通り、本発明によれば、ソ
フトブロックを利用するトップダウン階層レイアウト設
計方法において、ソフトブロック内のブロックピンを、
隣接するブロックのブロックピンに対向する位置に自動
的に移動する機能と、更に、隣接するブロックのブロッ
クピンに対向する位置に既に存在するソフトピンに接続
されてそれと同電位の新たなソフトピンを生成する機能
とを有する。従って、かかる機能を利用することで、ブ
ロック間の領域におけるブロックピンを接続するトップ
レベルの信号配線を、最短距離であって無駄な配線チャ
ネルを必要とせずに生成することができる。

【図面の簡単な説明】

【図１】ボトムアップ階層レイアウト設計方法の問題点
を示す図である。

【図２】トップダウン階層レイアウト設計方法によるレ
イアウト例を示す図である。

【図３】トップダウン階層レイアウト設計方法の問題点
を示す図である。

【図４】本発明の実施の形態例によるレイアウトツール
を利用した場合のレイアウト例である。

【図５】ＬＳＩの製造工程を示すフローチャート図であ
る。

【図６】ＬＳＩ設計システムの概略構成図である。

【図７】本実施の形態例におけるレイアウト設計のフロ
ーチャート図である。

【図８】図７の工程Ｓ１０に対応するデザイン画面の例
を示す図である。

【図９】図７の工程Ｓ１１に対応するデザイン画面の例
を示す図である。

【図１０】図７の工程Ｓ１２に対応するデザイン画面の
例を示す図である。

【図１１】図７の工程Ｓ１２に対応するデザイン画面の
例を示す図である。

【図１２】図７の工程Ｓ１３に対応するデザイン画面の
例を示す図である。

【図１３】図７の工程Ｓ１４に対応するデザイン画面の
例を示す図である。

【図１４】図７の工程Ｓ１５に対応するデザイン画面の
例を示す図である。

【図１５】図７の工程Ｓ１６に対応するデザイン画面の
例を示す図である。

【図１６】レイアウトツールにおけるコントロール画面
のＧＵＩの例を示す図である。

【図１７】ソフトピンの配置工程Ｓ１２における、コン
トロール画面及びそれぞれの工程の関係を示すフローチ
ャート図である。

【図１８】ソフトブロック内のブロックピンであるソフ
トピンの移動機能のフローチャート図である。

【図１９】ソフトブロック内のブロックピンであるソフ
トピンの生成機能のフローチャート図である。

【図２０】ソフトブロックのソフトピンの移動と生成を
説明するための図である。

【図２１】ソフトブロックのソフトピンの移動と生成を
説明するための図である。

【図２２】ソフトブロックのソフトピンの移動と生成を
説明するための図である。

【図２３】トップレベルの信号配線とボトムレベルの信
号配線の生成工程を説明する図である。

【符号の説明】

Ａ，Ｂ，Ｃ、Ｄ ブロック １０，１２ ブロックピン １６ ソフトピン、ブロックピン ３２ セル群 ３４ チップ ３６ ゲート領域 ４０ トップレベル電源幹線 ４４，４６ ブロックピン ４８，６０，６２ トップレベル信号配線

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数の回路要素と外部に接続される複数の
   ブロックピンとを有して所定の機能を有する複数のブロ
   ックを、チップに埋め込んだＬＳＩの製造方法におい
   て、 前記複数のブロックは、レイアウト設計段階でフレーム
   近傍のブロックピンの位置が固定されているハードブロ
   ックと、該レイアウト設計段階でフレーム近傍のブロッ
   クピンの位置が変更可能なソフトブロックとを有し、 前記製造方法は、 前記複数のブロックをチップ上に配置する工程と、 前記ソフトブロック内の第１のブロックピンを、前記ソ
   フトブロックのフレーム近傍であって、第１の隣接する
   ブロック内の第１の対応ブロックピンに対向する位置に
   移動する工程と、 前記複数のブロックの間の領域において、前記第１のブ
   ロックピンとそれに対向する前記第１の対応ブロックピ
   ンとの間を接続するブロック間信号配線を配線する工程
   とを有することを特徴とするＬＳＩの製造方法。
2. 【請求項２】請求項１において、 更に、前記ソフトブロック内の第１のブロックピンと同
   電位の第２のブロックピンを、前記ソフトブロックのフ
   レーム近傍であって、第２の隣接するブロック内の第２
   の対応ブロックピンに対向する位置に生成する工程を有
   し、 前記ブロック間信号配線を配線する工程において、前記
   第２のブロックピンとそれに対向する前記第２の対応ブ
   ロックピンとの間を接続するブロック間信号配線を配線
   することを特徴とするＬＳＩの製造方法。
3. 【請求項３】請求項１または２において、 前記ソフトブロック内のブロックピンの移動または生成
   する工程の後で、前記ソフトブロック内の回路要素と前
   記ブロックピン間を接続するブロック内の信号配線を配
   線する工程を有することを特徴とするＬＳＩの製造方
   法。
4. 【請求項４】複数の回路要素と外部に接続される複数の
   ブロックピンとを有して所定の機能を有する複数のブロ
   ックを、チップに埋め込んだＬＳＩの製造方法におい
   て、 前記複数のブロックは、レイアウト設計段階で外枠のブ
   ロックピンの位置が固定されているハードブロックと、
   該レイアウト設計段階でフレーム近傍のブロックピンの
   位置が変更可能なソフトブロックとを有し、 前記製造方法は、 前記複数のブロックをチップ上に配置する工程と、 前記ソフトブロック内の第１のブロックピンと同電位の
   第２のブロックピンを、前記ソフトブロックのフレーム
   近傍であって、第１の隣接するブロック内の第１の対応
   ブロックピンに対向する位置に生成する工程と、 前記複数のブロックの間の領域において、前記第２のブ
   ロックピンとそれに対向する前記第１の対応ブロックピ
   ンとの間を接続するブロック間信号配線を配線する工程
   とを有することを特徴とするＬＳＩの製造方法。
5. 【請求項５】請求項４において、 更に、前記ソフトブロック内の前記第１のブロックピン
   を、前記ソフトブロックのフレーム近傍であって、第２
   の隣接するブロック内の第２の対応ブロックピンに対向
   する位置に移動する工程を有し、 前記ブロック間信号配線を配線する工程において、前記
   第１のブロックピンとそれに対向する前記第２の対応ブ
   ロックピンとの間を接続するブロック間信号配線を配線
   することを特徴とするＬＳＩの製造方法。
6. 【請求項６】請求項４または５において、 前記ソフトブロック内のブロックピンの移動または生成
   する工程の後で、前記ソフトブロック内の回路要素と前
   記ブロックピン間を接続するブロック内の信号配線を配
   線する工程を有することを特徴とするＬＳＩの製造方
   法。
7. 【請求項７】複数の回路要素と外部に接続される複数の
   ブロックピンとを有して所定の機能を有する複数のブロ
   ックを、チップに埋め込むレイアウト用のプログラムを
   記録したコンピュータ読み取り可能な記録媒体におい
   て、 前記複数のブロックは、レイアウト設計段階でフレーム
   近傍のブロックピンの位置が固定されているハードブロ
   ックと、該レイアウト設計段階でフレーム近傍のブロッ
   クピンの位置が変更可能なソフトブロックとを有し、 前記複数のブロックをチップ上に配置した後に、前記レ
   イアウト用のプログラムは、 前記ソフトブロック内の第１のブロックピンを、前記ソ
   フトブロックのフレーム近傍であって、第１の隣接する
   ブロック内の第１の対応ブロックピンに対向する位置に
   移動する手順と、 前記複数のブロックの間の領域において、前記第１のブ
   ロックピンとそれに対向する前記第１の対応ブロックピ
   ンとの間を接続するブロック間信号配線を配線する手順
   とを、 前記コンピュータに実行させることを特徴とするレイア
   ウト用プログラムを記録した記録媒体。
8. 【請求項８】請求項７において、 前記レイアウト用プログラムは、前記コンピュータに、 更に、前記ソフトブロック内の第１のブロックピンと同
   電位の第２のブロックピンを、前記ソフトブロックのフ
   レーム近傍であって、第２の隣接するブロック内の第２
   の対応ブロックピンに対向する位置に生成する手順を実
   行させ、 前記ブロック間信号配線を配線する手順において、前記
   第２のブロックピンとそれに対向する前記第２の対応ブ
   ロックピンとの間を接続するブロック間信号配線を配線
   することを特徴とするレイアウト用プログラムを記録し
   た記録媒体。
9. 【請求項９】請求項７または８において、 前記レイアウト用プログラムは、前記コンピュータに、 前記ソフトブロック内のブロックピンの移動または生成
   する手順の後で、前記ソフトブロック内の回路要素と前
   記ブロックピン間を接続するブロック内の信号配線を配
   線する手順を実行させることを特徴とするレイアウト用
   プログラムを記録した記録媒体。
10. 【請求項１０】複数の回路要素と外部に接続される複数
    のブロックピンとを有して所定の機能を有する複数のブ
    ロックを、チップに埋め込むレイアウト用のプログラム
    を記録したコンピュータ読み取り可能な記録媒体におい
    て、 前記複数のブロックは、レイアウト設計段階でフレーム
    近傍のブロックピンの位置が固定されているハードブロ
    ックと、該レイアウト設計段階でフレーム近傍のブロッ
    クピンの位置が変更可能なソフトブロックとを有し、 前記複数のブロックをチップ上に配置した後に、前記レ
    イアウト用のプログラムは、 前記ソフトブロック内の第１のブロックピンと同電位の
    第２のブロックピンを、前記ソフトブロックのフレーム
    近傍であって、第１の隣接するブロック内の第１の対応
    ブロックピンに対向する位置に生成する手順と、 前記複数のブロックの間の領域において、前記第２のブ
    ロックピンとそれに対向する前記第１の対応ブロックピ
    ンとの間を接続するブロック間信号配線を配線する手順
    とを、 前記コンピュータに実行させることを特徴とするレイア
    ウト用プログラムを記録した記録媒体。
11. 【請求項１１】請求項１０において、 前記レイアウト用プログラムは、前記コンピュータに、 更に、前記ソフトブロック内の前記第１のブロックピン
    を、前記ソフトブロックのフレーム近傍であって、第２
    の隣接するブロック内の第２の対応ブロックピンに対向
    する位置に移動する手順を実行させ、 前記ブロック間信号配線を配線する手順において、前記
    第１のブロックピンとそれに対向する前記第２の対応ブ
    ロックピンとの間を接続するブロック間信号配線を配線
    することを特徴とするレイアウト用プログラムを記録し
    た記録媒体。
12. 【請求項１２】請求項１０または１１において、 前記レイアウト用プログラムは、前記コンピュータに、 前記ソフトブロック内のブロックピンの移動または生成
    する手順の後で、前記ソフトブロック内の回路要素と前
    記ブロックピン間を接続するブロック内の信号配線を配
    線する手順工程を実行させることを特徴とするレイアウ
    ト用プログラムを記録した記録媒体。
13. 【請求項１３】複数の回路要素と外部に接続される複数
    のブロックピンとを有して所定の機能を有する複数のブ
    ロックを、チップに埋め込んだ集積回路装置において、 前記複数のブロックは、 ブロック内の同電位の第１および第２のブロックピン
    が、該ブロックのフレーム近傍であって、第１および第
    ２の隣接するブロック内それぞれの第１および第２の対
    応ブロックピンに対向する位置に配置されたブロックを
    有し、 前記ブロック間の領域において、前記第１のブロックピ
    ンと第１の対応ブロックピンとの間、および前記第２の
    ブロックピンと第２の対応ブロックピンとの間を接続す
    る信号配線が、それぞれ単層の信号配線で構成されるこ
    とを特徴とする集積回路装置。