JPH0794587A - 半導体装置、半導体設計方法及びその設計装置 - Google Patents

Abstract

(57)【要約】 【目的】 １つの半導体装置中に複数の異なる電圧レベ
ルで動作する回路を混載し、かつＩ／Ｏポートの多ピン
化を実現可能な半導体装置を設計する。 【構成】 ＣＡＤ装置はセルライブラリ７、パッケージ
ライブラリ８、バルクライブラリ９及びレイアウトデー
タベース２１を備えている。セルライブラリ７にはレベ
ル変換セルが１つのセルとして登録され、Ｉ／Ｏセルは
レベル変換素子を組み込まない状態で登録されている。
論理回路設計において、論理回路は必要に応じてレベル
変換セルが組み込まれて作成される。次に、各ライブラ
リ７〜９を用いてチップの内部セル領域が複数の電源配
線からの供給電圧レベル毎に複数の指定電圧供給領域に
区分けされる。バルクライブラリ９及びレイアウトデー
タベース２１に格納された配線情報等に基づき論理回路
がその動作電圧レベルと対応する指定電圧供給領域内に
レイアウトされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は１つの半導体装置（ＬＳ
Ｉ等）内において異なる電圧レベルで動作する論理回路
（セル）を混載した半導体装置、半導体設計方法及びそ
の設計装置に関するものである。

【０００２】ＬＳＩ等の半導体装置は単一電源で動作す
るものが主流であり、その半導体装置内の各論理回路は
全て同じ電圧レベルで動作するようになっている。しか
し、携帯用パソコンの普及に伴い電源として電池を使用
するものが多くなってきたため、例えばタイマ回路等の
ように常時電力供給される回路においては消費電力を節
約するため、低電圧レベルで動作させることが望まし
い。一方、例えば演算回路のように高速処理動作が要求
される回路においては、高速動作させるために高電圧レ
ベルで動作させることが望ましい。そのため、１つの半
導体装置内に動作電圧レベルの異なる回路を混載するこ
とにより消費電力の節約及び高速処理動作を目的とする
半導体装置が要望されている。

【０００３】

【従来の技術】従来、半導体装置において、Ｉ／Ｏセル
にレベル変換素子を組み込み、そのレベル変換素子によ
りＩ／Ｏポートにおける入出力電圧をレベル変換して電
圧レベルの異なる外部装置とのインターフェイスを可能
とするとともに、当該装置内の各回路を複数の異なる電
圧レベルで動作させるようにしていた。例えば、高速処
理動作を必要とする回路への電源供給はＩ／Ｏセルにて
高電圧レベルに変換され、消費電力を節減したい回路へ
の電源供給はＩ／Ｏセルにて低電圧レベルに変換され
る。

【０００４】一般に、半導体装置の設計は、各種設計情
報がマクロ化されたパターンデータを格納する各種ライ
ブラリを備えたＣＡＤ装置により行われている。このよ
うに動作電圧レベルの異なる回路を混載する半導体装置
の設計においては、各種セルを登録するセルライブラリ
に図８に示すようにレベル変換素子４１ａを組み込む状
態でＩ／Ｏセル４１が登録されていた。そして、同図に
示すようにＩ／Ｏセル４１は外部端子４２と接続できる
ようにチップ周縁部に設定されたＩ／Ｏセル領域に配置
されるように設定されている。例えば、外部端子４２か
らの入力信号をレベル変換する場合には、入力信号はＩ
／Ｏセル領域内にあるＩ／Ｏセル４１にてレベル変換さ
れた後に内部セル領域内にある内部セル４３に出力され
るようになっていた。

【０００５】

【発明が解決しようとする課題】ところで、従来よりチ
ップサイズに対するＩ／Ｏポートの多ピン化が要望され
ており、Ｉ／Ｏポートの多ピン化のためにはＩ／Ｏセル
領域にＩ／Ｏセルを多数配置する必要がある。しかし、
前記のようにＩ／Ｏセル４１にレベル変換素子４１ａを
組み込んだ構成では１個当たりのＩ／Ｏセル４１のセル
サイズが大きくなるため、Ｉ／Ｏセル領域に配置可能な
Ｉ／Ｏセル数がレベル変換素子４１ａを組み込まない場
合に比較して減少してしまう。そのため、チップサイズ
に対するＩ／Ｏポートの多ピン化が困難となるという問
題がある。又、論理回路をレイアウトする場合に、レベ
ル変換素子４１ａの近くに論理回路をレイアウトする必
要があるため、論理回路の配置位置がＩ／Ｏセル４１の
配置位置に制約されていた。そのため、論理回路を効率
良くレイアウトすることができなかった。

【０００６】本発明は前記の問題点に鑑みてなされたも
のであって、その目的は１つの半導体装置において該装
置内の各回路に異なる電圧レベルを供給することができ
るとともに、Ｉ／Ｏポートの多ピン化を実現可能な半導
体装置、半導体設計方法及びその設計装置を提供するこ
とにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
請求項１に記載の発明では、１つのチップ上に異なる電
圧レベルで動作する論理回路を混載する半導体装置にお
いて、Ｉ／Ｏセルに接続される電圧レベルの昇圧または
降圧を行うレベル変換セルを内部セルが配置される内部
セル領域に配置した。

【０００８】請求項２に記載の発明では、チップの周縁
部に形成されたＩ／Ｏセル領域と該Ｉ／Ｏセル領域の内
側に形成された内部セル領域とを有するとともに、該内
部セル領域の周縁に沿って複数の電圧レベルの異なる電
源配線が形成された半導体装置を設計する半導体設計方
法において、Ｉ／Ｏセルに接続されるレベル変換セル及
び異なる所定電圧で動作する内部セルを予め論理設計し
ておき、前記レベル変換セル及び前記内部セルを前記内
部セル領域に配置する前に、前記内部セル領域を複数の
島領域に区画し、前記電源配線のいずれかと前記島領域
内の所定区域とを電気的に接続する複数個の電源コンタ
クトセルを当該電源コンタクトセルの配置パターンとし
て設定し、前記島領域上に前記配置パターンにて設定さ
れた当該島領域内に前記電源配線のいずれかと接続され
て所定レベルの電源電圧が供給される指定電圧供給領域
に、予め論理設計した前記論理回路の前記レベル変換セ
ル及び内部セルをそれらの動作電圧に対応させて配置設
定するようにした。

【０００９】請求項３に記載の発明では、請求項２に記
載の半導体設計装置において、前記各島領域の境界部に
前記電源配線と接続した補助電源配線を施し、前記指定
電圧供給領域への電源電圧を前記電源コンタクトセルを
介して前記補助電源配線から供給するようにした。

【００１０】請求項４に記載の発明では、チップの周縁
部に形成されたＩ／Ｏセル領域と該Ｉ／Ｏセル領域の内
側に形成された内部セル領域とを有するとともに、該内
部セル領域の周縁に沿って複数の電圧レベルの異なる電
源配線が形成された半導体装置を設計する半導体設計装
置において、Ｉ／Ｏセルに接続されるレベル変換セル及
び動作電圧レベルの異なる内部セルを格納するセルライ
ブラリと、前記内部セル領域を複数の島領域に区画する
区画情報と、前記島領域を前記電源配線のいずれかと接
続されて所定レベルの電源電圧が供給される指定電圧供
給領域に区分けする電源コンタクトセルの配置パターン
情報とを格納するパッケージライブラリと、前記セルラ
イブラリに格納した各種のレベル変換セル及び異なる所
定電圧で動作する内部セルに基づいて前記内部セル領域
に形成される各論理回路を論理設計し、その論理設計さ
れた各論理回路をそれぞれ動作電圧レベルに区分けする
論理設計手段と、前記論理設計手段にて区分けされた各
論理回路に基づいて前記パッケージライブラリから区画
情報を読み出し、前記内部セル領域に前記島領域を区画
する島領域区画手段と、前記パッケージライブラリから
配置パターン情報を読み出し、前記島領域区画手段にて
形成された各島領域を指定電圧供給領域に区分けする前
記電源コンタクトセルを形成する指定電圧供給領域形成
手段と、前記指定電圧供給領域形成手段により形成され
た前記各指定電圧供給領域にその動作電圧に対応する前
記論理回路の前記レベル変換セル及び前記内部セルを配
置設定する配置手段とを備えた。

【００１１】

【作用】請求項１に記載の発明によれば、セルライブラ
リに格納されたレベル変換セルは内部セル領域に配置さ
れ、Ｉ／Ｏセル領域がレベル変換セルに占有されること
がなくなるので、Ｉ／Ｏポートの多ピン化が可能とな
る。

【００１２】請求項２及び請求項４に記載の発明によれ
ば、レベル変換セル及び内部セルを内部セル領域に配置
する前に、内部セル領域を複数の島領域に区画し、当該
島領域に電源コンタクトセルを配置設定することにより
当該島領域が電源配線のいずれかと接続されて所定レベ
ルの電源電圧が供給される指定電圧供給領域に区分けさ
れる。即ち、内部セル領域の島領域への区画及び指定電
圧供給領域への区分けを所望に区画設定及び区分け設定
することにより、内部セル領域上に複数の異なる電源電
圧が供給される指定電圧供給領域をその領域に配置する
レベル変換セル及び内部セルのサイズや個数に合わせて
適宜に設定可能となる。そして、予め論理設計された論
理回路を構成するレベル変換セル及び内部セルはその動
作電圧レベルと対応する前記指定電圧供給領域内に配置
される。従って、動作電圧レベルの異なるレベル変換セ
ル及び内部セルの内部セル領域内におけるレイアウトが
容易となるので、レベル変換セルを内部セル領域内に配
置することが可能となる。その結果、Ｉ／Ｏポートの多
ピン化が可能となる。

【００１３】請求項３に記載の発明によれば、指定電圧
供給領域に配置設定されたレベル変換セル及び内部セル
への電源供給は島領域の境界部に施された補助電源配線
を介して行われるので、各セルにほとんど損失のない安
定電圧が供給される。

【００１４】

【実施例】以下、本発明を具体化した一実施例を図１〜
図７に基づいて説明する。図２は本発明を適用したＣＡ
Ｄ装置のシステム構成図である。図２に示すように、中
央処理装置（以下、ＣＰＵという）１、メモリ２、キー
ボード（マウス等を含む）３、プリンタ４及びＣＲＴ等
の表示器５はシステムバス６により互いに接続されてい
る。ＣＰＵ１はメモリ２に記憶された所定のプログラム
データに基づいて動作するようになっている。メモリ２
にはＣＰＵ１が実行する前記プログラムデータとその実
行に必要な各種データが予め記憶されるとともに、当該
プログラムデータに基づくＣＰＵ１の処理結果等が一時
格納されるようになっている。キーボード３はメモリ２
に格納された後述する各種ライブラリから必要なデータ
を選択して入力したり、プリンタ４や表示器５に処理結
果等の出力命令を入力するためのものである。

【００１５】図３に示すように、メモリ２にはセルライ
ブラリ７、パッケージライブラリ８、バルクライブラリ
９の３つのライブラリが格納されている。各ライブラリ
７〜９は例えば光ディスク等の外部記憶媒体からメモリ
２に読み込まれて格納されている。セルライブラリ７に
はＩ／Ｏセル１０、レベル変換セル１１、内部セル１２
（それぞれ図１に示す）及び電源コンタクトセル１３
（図６に示す）が格納されている。Ｉ／Ｏセル１０はレ
ベル変換素子を組み込まないセルとして定義され、図４
に示すように半導体チップ１４の周縁部に沿って区画設
定されたＩ／Ｏセル領域１５内に設定配置されるように
なっている。又、レベル変換セル１１は異なる電圧レベ
ル間における昇圧または降圧を行うレベル変換素子が１
つのセルとして定義され、Ｉ／Ｏセル領域１５の内側に
区画設定された内部セル領域１６内に設定配置されるよ
うになっている。即ち、図１に示すようにＩ／Ｏセル１
０は外部端子１７と接続可能なＩ／Ｏセル領域１５内に
配置されるようになっており、レベル変換セル１１は内
部セル１２と共に内部セル領域１６内に配置されるよう
になっている。電源コンタクトセル１３はビア（ＶＩ
Ａ）１３ａを有するセルであり、異なる電圧レベル毎に
設定されている。電源コンタクトセル１３を配置するこ
とにより内部セル領域１６の所定領域が所定電圧レベル
の電源配線と接続されるようになっている。又、内部セ
ル１２は論理回路を作成するための各種ベーシックセル
からなっている。

【００１６】パッケージライブラリ８には内部セル領域
１６を図５に示すように島領域１８に区分けするための
各種の配置パターンがパッケージ毎に格納されている。
また、パッケージライブラリ８には選択された配置パタ
ーンにて形成された島領域１８をさらに図６に示すよう
に指定電圧供給領域１９，２０に区分けするための各種
の配置パターンが格納されている。指定電圧供給領域１
９，２０を決定する配置パターンは、前記電源コンタク
トセル１３を指定電圧供給領域１９，２０においてどの
位置に配置しているかを定義したパターンであって、異
なる電源電圧毎に種々のパターンが用意されている。

【００１７】又、バルクライブラリ９には電源配線に関
する電圧レベル及び配線位置等の電源配線情報や論理回
路のレイアウト後に論理回路をＩ／Ｏセル１０等と接続
するための配置配線情報が格納されている。又、メモリ
２にはレイアウトデータベース２１が設定され、レイア
ウトデータベース２１は各ライブラリ７〜９の格納デー
タからの選択データに基づき決定された論理結線情報、
島領域１８等の区分け情報及び配置配線処理等の結果が
格納されるようになっている。

【００１８】又、バルクライブラリ９には、パッケージ
種及び異なる電圧レベルの電源配線数毎に図４に示すよ
うな半導体チップ１４の基準パターンが格納されてい
る。即ち、基準パターンにはＩ／Ｏセル領域１５、内部
セル領域１６、電源配線２２，２３及び接地配線２４及
び異なる２層に配線された図４に破線で示す補助配線２
５，２６が設定されるようになっている。同図に縦方向
に互いに平行に延びる補助配線２５はＬＡ層（下層）に
施され、同図に横方向に互いに平行に延びる補助配線２
６がＬＢ層（上層）に施されている。補助配線２５のう
ち一部はビア２４ａを介して接地配線２４と接続されて
いる。又、補助配線２６はビア２２ａ，２３ａを介して
各電源配線２２，２３のいずれかと接続されている。

【００１９】次に前記のように構成された半導体設計装
置の作用を説明する。１チップ１４上に低電圧VOL1（例
えば３．３Ｖ）と高電圧VOL2（例えば５Ｖ）との２種類
の異なる電圧レベルで動作する論理回路（セル）を備え
た多電源ＣＭＯＳゲートアレイを設計する場合を例にし
て説明する。

【００２０】図３に示すように、まずセルライブラリ７
及びパッケージライブラリ８を用いて論理回路を作成す
る論理設計が行われる。セルライブラリ７からレベル変
換セル１１及び内部セル１２を適宜に選択入力すること
により内部セル領域１６に配置すべき論理回路を予め作
成しておく。このとき作成された各論理回路をそれぞれ
動作電圧レベルに応じて低電圧VOL1用と高電圧VOL2用に
分ける。こうして論理回路が決まると一義的にピン数が
決まり、そのピン数に対応した適切なパッケージをパッ
ケージライブラリ８から選定する。その選定したパッケ
ージによる半導体チップ１４上の基準パターンが読み出
され表示器５に図４に示すように表示される。

【００２１】図４に示すように、内部セル領域１６には
低電圧VOL1用の電源配線２２と高電圧VOL2用の電源配線
２３及び接地配線(VSS）２４が内部セル領域１６の周縁
に沿って設定されている。又、内部セル領域１６には同
図に破線で示す補助配線２５，２６がそれぞれＬＡ層及
びＬＢ層に設定されている。ＬＡ層及びＬＢ層にそれぞ
れ施された補助配線２５，２６は互いに接続されていな
い状態にある。又、補助配線２６は低電圧VOL1用の電源
配線２２または高電圧VOL2用の電源配線２３とビア２２
ａ，２３ａを介して接続され、補助配線２５は接地配線
(VSS）２４とビア２４ａを介して接続されている。

【００２２】次に、レイアウト前処理が行われる。まず
セルライブラリ７からＩ／Ｏセル１０を選択することに
よりＩ／Ｏセル１０がＩ／Ｏセル領域１５に配置され
る。次に、各ライブラリ７〜９を用いて図５に示すよう
に内部セル領域１６が複数（本例では３つ）の島領域１
８に区分けする。このとき、各島領域１８間を通る縦方
向の補助配線２５のうち、前記接地配線(VSS）２４とビ
ア２４ａを介して接続されていない補助配線２５につい
て、各島領域１８間が電気的に接続しないように分断さ
せる。次に、各島領域１８間に低電圧VOL1用の補助電源
配線２７と高電圧VOL2用の補助電源配線２８をそれぞれ
電源配線２２，２３と接続した状態で施す。次に、図６
に示すように島領域１８上に各電圧レベルVOL1，VOL2に
対応する同図に白丸「○」で示すビア１３ａが所定の位
置に定義された電源コンタクトセル１３（指定電圧供給
領域）をライブラリ８から読み出し、所定の位置に配置
設定する。その結果、各島領域１８は各電圧レベルVOL
1，VOL2に対応した複数の電源コンタクトセル１３、す
なわち複数の指定電圧供給領域１９，２０（同図にハッ
チングで示す）に区分けされる。指定電圧供給領域１９
はその領域内に配置された複数のビア１３ａを介して電
源配線２２または補助電源配線２７から低電圧VOL1が供
給可能となる。又、指定電圧供給領域２０はその領域内
に配置された複数のビア１３ａを介して電源配線２３ま
たは補助電源配線２８から高電圧VOL2が供給可能とな
る。ビア１３ａを含む指定電圧供給領域１９，２０の電
源コンタクトセル１３は島領域１８上のどこに配置する
かによって各指定電圧供給領域１９，２０を適宜の場所
に設定することができる。各指定電圧供給領域１９，２
０の面積比は、最初に動作電圧レベルVOL1，VOL2毎に前
記作成した各論理回路の大きさに合わせて決定される。

【００２３】図７は３．３Ｖ用と５Ｖ用の２種類の回路
を混載可能なパッケージのレイアウト前処理が完了され
た段階の一例であり、このレイアウト前処理によりハッ
チング部分で示された５Ｖを供給可能な指定電圧供給領
域２０と、それ以外の部分で示された３．３Ｖを供給可
能な指定電圧供給領域１９とが作成されている。

【００２４】次に、論理回路のレイアウトが行われる。
予め作成した論理回路をその動作電圧レベルVOL1，VOL2
と対応する指定電圧供給領域１９，２０上に配置され
る。その際、低電圧VOL1用の論理回路は指定電圧供給領
域１９上に配置し、高電圧VOL2用の論理回路は指定電圧
供給領域２０上に配置する。そのため、各論理回路を指
定電圧供給領域１９，２０上に効率良く配置することに
より論理回路を効率良くレイアウトすることができる。
そして、各論理回路のレイアウトが終了すると、論理回
路を配線する。その際、セルライブラリ７から作成され
た論理回路で使用さているセルの情報が入力され、バル
クライブラリ９からレイアウトのための各種情報が入力
され、さらにレイアウトデータベース２１から指定電圧
供給領域１９，２０の区分け情報が入力される。その結
果、レイアウトされた各論理回路に必要な配線が施され
る。又、その配線情報はレイアウトデータベース２１に
格納される。

【００２５】以上詳述したように、本実施例によれば、
内部セル領域１６にパッケージ毎に島領域１８が定義さ
れ、その各島領域１８間に異なる電圧レベルの電源線２
７，２８を配線する。そして、各島領域１８にそれぞれ
対応する電源線２７，２８と接続するビア１３ａを有し
た電源コンタクトセル１３、すなわち指定電圧供給領域
１９，２０を設定し、その指定電圧供給領域１９，２０
内でそれぞれ対応する電源電圧で動作する論理回路を設
計するようにした。そして、セルライブラリ７にレベル
変換セル１１を内部セル領域１６に配置可能に格納し
た。従って、レベル変換セル１１を内部セル領域１６に
形成される論理回路中に組み込むことができる。その結
果、Ｉ／Ｏセル１０を従来のレベル変換素子を組み込ん
だＩ／Ｏセルに比較して小サイズとすることができるの
で、内部セル領域１６のサイズに対するＩ／Ｏポートの
多ピン化が可能となる。又、論理回路のレイアウトは従
来のようにレベル変換素子を組み込んだＩ／Ｏセルの近
傍に限定されず、内部セル領域１６の任意の位置に論理
回路を配置することができる。

【００２６】又、内部セル領域１６内に指定電圧供給領
域１９，２０を適切な位置に適切な面積比となるように
設定し、指定電圧レベルの異なる各論理回路をその電圧
レベルに応じた指定電圧供給領域１９，２０内の任意な
位置に配置することができるので、各論理回路を効率良
くレイアウトすることができる。

【００２７】又、本実施例では島領域１８の配置パター
ン及び指定電圧供給領域１９，２０の配置パターンが予
め多数定義されてパッケージライブラリ８に格納されて
いるため、島領域１８及び指定電圧供給領域１９，２０
を設定する労力は軽減される。

【００２８】尚、本発明は上記実施例に限定されるもの
ではなく、発明の趣旨を逸脱しない範囲で例えば次のよ
うに変更することができる。 （１）上記実施例では、２つの異なる電圧レベルVOL1、
VOL2で動作する論理回路（セル）を１チップ上に混載す
る半導体装置を設計したが、３つ以上の異なる電圧レベ
ルで動作するセルを１チップ上に混載する半導体装置を
設計することもできる。

【００２９】（２）上記実施例では本発明をゲートアレ
イ集積回路設計に適用したが、ゲートアレイ集積回路以
外の集積回路設計に本発明を適用してもよい。 （３）上記実施例では補助電源配線２７，２８を設定し
たが、補助電源配線２７，２８を設定せずに補助配線２
６等を介して電源配線２２，２３から直接に指定電圧供
給領域１９，２０へ電源供給する構成としてもよい。

【００３０】

【発明の効果】以上詳述したように本発明によれば、１
つの半導体装置において該装置内の各回路に異なる電圧
レベルを供給することができるとともに、Ｉ／Ｏポート
の多ピン化を実現可能な半導体装置を設計することがで
きるという優れた効果を奏する。

【図面の簡単な説明】

【図１】一実施例におけるレベル変換セルの配置状態を
示す模式図である。

【図２】ＣＡＤ装置のシステム構成を示す模式図であ
る。

【図３】ＣＡＤ装置による処理フロー図である。

【図４】レイアウト前処理前のチップを示す平面図であ
る。

【図５】レイアウト前処理途中のチップを示す平面図で
ある。

【図６】レイアウト前処理完了後のチップを示す平面図
である。

【図７】レイアウト前処理完了後のチップの一例を示す
平面図である。

【図８】従来のレベル変換セルの配置状態を示す模式図
である。

【符号の説明】

１ 論理設計手段、島領域区画手段、指定電圧供給領域
形成手段、配置手段としての中央処理装置（ＣＰＵ） ７ セルライブラリ ８ パッケージライブラリ １０ Ｉ／Ｏセル １１ レベル変換セル １２ 内部セル １３ 電源コンタクトセル １４ チップとしてのパッケージ １５ Ｉ／Ｏセル領域 １６ 内部セル領域 １８ 島領域 １９，２０ 指定電圧供給領域 ２２，２３ 電源配線 ２７，２８ 補助電源配線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 １つのチップ（１４）上に異なる電圧レ
   ベルで動作する論理回路を混載する半導体装置におい
   て、 Ｉ／Ｏセル（１０）に接続される電圧レベルの昇圧また
   は降圧を行うレベル変換セル（１１）を内部セル（１
   ２）が配置される内部セル領域（１６）に配置したこと
   を特徴とする半導体装置。
2. 【請求項２】 チップ（１４）の周縁部に形成されたＩ
   ／Ｏセル領域（１５）と該Ｉ／Ｏセル領域（１５）の内
   側に形成された内部セル領域（１６）とを有するととも
   に、該内部セル領域（１６）の周縁に沿って複数の電圧
   レベルの異なる電源配線（２２，２３）が形成された半
   導体装置を設計する半導体設計方法において、 Ｉ／Ｏセル（１０）に接続されるレベル変換セル（１
   １）及び異なる所定電圧で動作する内部セル（１２）を
   予め論理設計しておき、前記レベル変換セル（１１）及
   び前記内部セル（１２）を前記内部セル領域（１６）に
   配置する前に、前記内部セル領域（１６）を複数の島領
   域（１８）に区画し、前記電源配線（２２，２３）のい
   ずれかと前記島領域（１８）内の所定区域とを電気的に
   接続する複数個のビア（１３ａ）を有する電源コンタク
   トセル（１３）を設定し、前記島領域（１８）上に前記
   電源コンタクトセル（１３）にて設定された当該島領域
   （１８）内に前記電源配線（２２，２３）のいずれかと
   接続されて所定レベルの電源電圧が供給される指定電圧
   供給領域（１９，２０）に、予め論理設計した前記論理
   回路の前記レベル変換セル（１１）及び内部セル（１
   ２）をそれらの動作電圧に対応させて配置設定すること
   を特徴とする半導体設計方法。
3. 【請求項３】 請求項２に記載の半導体設計方法におい
   て、 前記各島領域（１８）の境界部に前記電源配線（２２，
   ２３）と接続した補助電源配線（２７，２８）を施し、
   前記指定電圧供給領域（１９，２０）への電源電圧を前
   記電源コンタクトセル（１３）を介して前記補助電源配
   線（２７，２８）から供給することを特徴とする半導体
   設計方法。
4. 【請求項４】 チップ（１４）の周縁部に形成されたＩ
   ／Ｏセル領域（１５）と該Ｉ／Ｏセル領域（１５）の内
   側に形成された内部セル領域（１６）とを有するととも
   に、該内部セル領域（１６）の周縁に沿って複数の電圧
   レベルの異なる電源配線（２２，２３）が形成された半
   導体装置を設計する半導体設計装置において、 Ｉ／Ｏセル（１０）に接続されるレベル変換セル（１
   １）及び動作電圧レベルの異なる内部セル（１２）を格
   納するセルライブラリ（７）と、 前記内部セル領域（１６）を複数の島領域（１８）に区
   画する区画情報と、前記島領域（１８）を前記電源配線
   （２２，２３）のいずれかと接続されて所定レベルの電
   源電圧が供給される指定電圧供給領域（１９，２０）に
   区分けする電源コンタクトセル（１３）の配置パターン
   情報とを格納するパッケージライブラリ（８）と、 前記セルライブラリ（７）に格納した各種のレベル変換
   セル（１１）及び異なる所定電圧で動作する内部セル
   （１２）に基づいて前記内部セル領域（１６）に形成さ
   れる各論理回路を論理設計し、その論理設計された各論
   理回路をそれぞれ動作電圧レベルに区分けする論理設計
   手段（１）と、 前記論理設計手段（１）にて区分けされた各論理回路に
   基づいて前記パッケージライブラリ（８）から区画情報
   を読み出し、前記内部セル領域（１６）に前記島領域
   （１８）を区画する島領域区画手段（１）と、 前記パッケージライブラリ（８）から前記配置パターン
   情報を読み出し、前記島領域区画手段（１）にて形成さ
   れた各島領域（１８）を前記指定電圧供給領域（１９，
   ２０）に区分けする電源コンタクトセル（１３）を形成
   する指定電圧供給領域形成手段（１）と、 前記指定電圧供給領域形成手段（１）により形成された
   前記各指定電圧供給領域（１９，２０）にその動作電圧
   に対応する前記論理回路の前記レベル変換セル（１１）
   及び前記内部セル（１２）を配置設定する配置手段
   （１）とを備えたことを特徴とする半導体設計装置。