CN110392922A - 半导体集成电路装置 - Google Patents

半导体集成电路装置 Download PDF

Info

Publication number
CN110392922A
CN110392922A CN201880015876.XA CN201880015876A CN110392922A CN 110392922 A CN110392922 A CN 110392922A CN 201880015876 A CN201880015876 A CN 201880015876A CN 110392922 A CN110392922 A CN 110392922A
Authority
CN
China
Prior art keywords
unit
wiring
power
supply
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880015876.XA
Other languages
English (en)
Other versions
CN110392922B (zh
Inventor
伊藤千夏
祖父江功弥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Saishi Miki
Original Assignee
Saishi Miki
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Saishi Miki filed Critical Saishi Miki
Publication of CN110392922A publication Critical patent/CN110392922A/zh
Application granted granted Critical
Publication of CN110392922B publication Critical patent/CN110392922B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/17744—Structural details of routing resources for input/output signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computing Systems (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种配置有IO单元的半导体集成电路装置，能够利用多层布线来抑制电源电压下降。形成于多个布线层的电源布线(41a、41b、41c)沿与IO单元(10)的排列方向相同的X方向延伸。在电源IO单元(21)的区域，在未形成有电源布线(41b)的布线层，配置有沿Y方向延伸的电源布线(51)，并且，在X方向上的两端且在Y方向上与形成于信号IO单元(11)的区域的电源布线(41b)相同的位置，配置有布线片(61a、61b)。

Description

半导体集成电路装置
技术领域
本公开涉及一种设置有输入输出单元(IO单元)的半导体集成电路装置，上述输入输出单元(IO单元)涉及与外部之间的接口。
背景技术
在半导体集成电路中，因伴随着微细化的低电压化，对抑制电路内的电源电压下降的要求进一步变得严苛。另一方面，在半导体集成电路中，因高集成化引起的耗电量的增加、布线的高电阻化也日益加重。因此，越来越难以为了抑制电源电压下降而以更低的电阻将从外部供给的电源供给至内部电路。
专利文献1中，公开了以下技术：在配置于IO区域的填充单元(filler cell)中，通过将IO单元内的环形电源布线与半导体芯片内部的电源布线连接，来抑制电源电压下降。
专利文献1：日本公开专利公报特开2009-26868号
发明内容
-发明要解决的技术问题-
现今，在半导体集成电路中，微细化的进展以及布线层的多层化得到了不断的发展。然而，专利文献1中，未对有效地利用多层布线来抑制电源电压下降的技术进行任何研究。
本公开的目的在于：对于配置有IO单元的半导体集成电路装置，提供能够利用多层布线来抑制电源电压下降的结构。
-用以解决技术问题的技术方案-
在本公开的一个发明中，一种半导体集成电路装置，其特征在于：包括IO单元列和第一电源布线，所述IO单元列由在第一方向上排列配置的多个IO单元构成，所述第一电源布线在所述IO单元列的区域，以沿所述第一方向延伸的方式形成于多个布线层，并供给第一电源电压，多个所述IO单元包括进行信号的输入、输出或者输入输出的信号IO单元和进行第二电源电压的供给的电源IO单元，在多个所述布线层中的一个即第一层中，所述第一电源布线形成于所述信号IO单元的区域，而所述第一电源布线未形成于所述电源IO单元的区域，在所述电源IO单元的区域的所述第一层，以沿与所述第一方向垂直的第二方向延伸的方式配置有供给所述第二电源电压的第二电源布线，并且，在所述第一方向上的两端且所述第二方向上的与形成于所述信号IO单元的区域的所述第一电源布线相同的位置，配置有布线片。
根据该发明，供给第一电源电压的第一电源布线在IO单元列的区域沿着与IO单元的排列方向相同的第一方向延伸。该第一电源布线形成于多个布线层。由此，能够减小电源布线的电阻，能够抑制电源电压下降。此外，在电源IO单元的区域，在没有形成第一电源布线的布线层即第一层中，配置有沿与第一方向垂直的第二方向延伸并供给第二电源电压的第二电源布线。由此，能够进行从外部连接焊盘向核心(core)区域的电源供给，因此能够抑制电源电压下降。进而，在电源IO单元的区域的第一层，在第一方向上的两端且在第二方向上的与形成于信号IO单元的区域的第一电源布线相同的位置，配置有布线片。由此，能够防止在电源IO单元彼此之间产生布线的设计规则错误。
-发明的效果-
根据本公开的半导体集成电路装置，能够利用多层布线来抑制电源电压下降。并且，能够防止产生布线的设计规则错误。
附图说明
图1是示意性地示出实施方式的半导体集成电路装置的整体结构的俯视图。
图2是表示第一实施方式中的IO区域的结构例的俯视图。
图3的(a)～(c)是按照各个布线层来表示图2的结构例的俯视图。
图4是用于说明图2的结构例的设计方法的图。
图5的(a)～(c)是表示图2的结构的对比例的俯视图。
图6的(a)～(c)是表示第二实施方式中的IO区域的结构例的俯视图。
图7的(a)～(c)是表示图6的结构的对比例的俯视图。
图8是用于说明其它设计方法的图。
图9是用于说明其它设计方法的图。
具体实施方式
以下，参照附图对实施方式进行说明。
(第一实施方式)
图1是示意性地表示实施方式的半导体集成电路装置(半导体芯片)的整体结构的俯视图。图1所示的半导体集成电路装置1具有形成有内部核心电路的核心区域2和设于核心区域2的周围且形成有接口电路(IO电路)的IO区域3。在IO区域3，以包围半导体集成电路装置1的周边部的方式设有IO单元列5。在IO单元列5排列有构成接口电路的多个IO单元10，但对此在图1中简化了图示。
此处，IO单元10包括：进行信号的输入、输出或者输入输出的信号IO单元11；用于供给接地电位(电源电压GND)的GNDIO单元21；主要用于朝向IO区域3供给电源(电源电压VDDIO)的IO电源IO单元22；以及主要用于朝向核心区域2供给电源(电源电压VDD)的核心电源IO单元23。VDDIO高于VDD，例如VDDIO为3.3V，VDD为1.0V。本公开中，适当地将GNDIO单元、IO电源IO单元以及核心电源IO单元统称为电源IO单元。
在IO区域3设有沿IO单元10所排列的方向延伸的电源布线4。此处，电源布线4包括供给VDDIO的电源布线41、供给GND的电源布线42、以及供给VDD的电源布线43。此外，在半导体集成电路装置1配置有多个外部连接焊盘，但对此在图1中省略了图示。
图2是表示本实施方式的半导体集成电路装置1的IO区域3的结构例的俯视图，相当于图1的部分W的放大图。此外，图3是按照各个形成有电源布线4的布线层来表示图2的结构的俯视图。需要说明的是，图2、图3中省略了IO单元10的内部结构、信号布线等的图示。在以下的俯视图中也是相同的。
图2中，IO单元列5包括在X方向(附图中横向、沿半导体集成电路装置1的外边的方向，相当于第一方向)上排列的多个IO单元10，具体为包括信号IO单元11、作为电源单元的GNDIO单元21、IO电源IO单元22以及核心电源IO单元23。此处，IO单元10的高度即在Y方向(附图中纵向，相当于与第一方向垂直的第二方向)的尺寸相等。此外，在IO单元10彼此之间配置有用于填埋该缝隙的填充单元31、32、33。在IO单元列5的区域设有沿X方向延伸的多个电源布线4，具体为设有供给VDDIO的电源布线41、供给GND的电源布线42、以及供给VDD的电源布线43。
信号IO单元11包括为了在与半导体集成电路装置1的外部之间、或者在与核心区域2之间进行信号的交换而需要的电路，例如电平移位电路、输出缓冲电路、ESD电路等。从电源布线4向上述电路供给电源。GNDIO单元21、IO电源IO单元22以及核心电源IO单元23用于将供给至外部连接焊盘的各电源向半导体集成电路装置1的内部供给，包括ESD电路等。
图3中，电源布线4形成于三个层(第N层、第(N+1)层、第(N+2)层)的布线层。N是1以上的整数，例如若设为N＝4，则电源布线4形成于第四层～第六层。如图3所示，在信号IO单元11的区域，在三个层的布线层中的每一层都形成有电源布线4，各层的布线通过触点48连接。即，电源布线41包括第N层的布线41a、第(N+1)层的布线41b、以及第(N+2)层的布线41c。同样，电源布线42包括第N层的布线42a、第(N+1)层的布线42b、以及第(N+2)层的布线42c。电源布线43包括第N层的布线43a、第(N+1)层的布线43b、以及第(N+2)层的布线43c。在填充单元31、32、33的区域，电源布线4也形成于三个层的布线层。需要说明的是，未图示的触点48用于将该布线与其下层的布线连接。
另一方面，在电源IO单元的区域，沿X方向延伸的电源布线4不形成于第(N+1)层，而仅形成于第N层和第(N+2)层。而且，在电源IO单元的区域，在第(N+1)层中设有沿Y方向延伸的电源布线。具体而言，在第(N+1)层中，在GNDIO单元21设有沿Y方向延伸并供给GND的电源布线51，在IO电源单元22设有沿Y方向延伸并供给VDDIO的电源布线52，在核心电源单元23设有沿Y方向延伸并供给VDD的电源布线53。电源布线51经由触点48而与构成供给GND的电源布线42的布线42a、42c连接。电源布线52经由触点48而与构成供给VDDIO的电源布线41的布线41a、41c连接。电源布线53经由触点48而与构成供给VDD的电源布线43的布线43a、43c连接。
而且，在第(N+1)层中，在电源IO单元的区域，在X方向上的两端且在Y方向上与电源布线4的配置位置相同的位置，形成有布线片。具体而言，例如在GNDIO单元21的区域，在X方向上的两端且在Y方向上与电源布线41的配置位置相同的位置，形成有布线片61a、61b。布线片61a、61b经由触点48而与构成电源布线41的布线41a、41c连接。此外，在GNDIO单元21的区域，在X方向上的两端且在Y方向上与电源布线42的配置位置相同的位置，形成有布线片62a、62b。布线片62a、62b经由触点48而与构成电源布线42的布线42a、42c连接。此外，在GNDIO单元21的区域，在X方向上的两端且在Y方向上与电源布线43的配置位置相同的位置，形成有布线片63a、63b。布线片63a、63b经由触点48而与构成电源布线43的布线43a、43c连接。此外，与GNDIO单元21的区域相同，在IO电源IO单元22、核心电源IO单元23的区域，也在X方向上的两端且在Y方向上与电源布线4的配置位置相同的位置，形成有布线片，但对此省略详细的说明。
如图2和图3所示的IO单元列5的设计例如按照如下方式进行。如图4所示，作为填充单元，准备单元宽度不相等的多个单元种类。此处，准备单元宽度为0.01μm、1μm、5μm、10μm的单元种类。然后，在IO单元列5的设计工序中，将各种IO单元10配置于所希望的位置。此时，配置为能够用填充单元来填埋IO单元10彼此之间。例如，此处，由于填充单元的最小单元宽度为0.01μm，所以IO单元10在X方向上的配置是通过放置在以0.01μm为单位的栅格上来进行的。然后，在配置了IO单元10后，以填埋其间隔的方式配置填充单元。例如，对于kμm(k是1以上的整数)的间隔，配置k个单元宽度为1μm的填充单元即可。
通过如上所述的结构，能够获得以下的作用和效果。由于在IO单元列5的区域沿X方向延伸的电源布线4由多层布线构成，所以能够将电源布线4的电阻抑制为较低，能够抑制电源电压下降。此外，由于能够利用设于电源IO单元21、22、23的沿Y方向延伸的电源布线51、52、53进行从外部连接焊盘向核心区域2的电源供给，所以能够抑制电源电压下降。
此外，在本实施方式中，在第(N+1)层中，在GNDIO单元21的区域，在X方向上的两端且在Y方向上与电源布线4的配置位置相同的位置，形成有布线片61a、61b、62a、62b、63a、63b。同样，在IO电源IO单元22和核心电源IO单元23的区域，在X方向上的两端且在Y方向上与电源布线4的配置位置相同的位置，也形成有布线片。因此，在配置于电源IO单元彼此之间的填充单元中，能够防止产生布线的设计规则错误(DRC错误)。
图5是表示图2和图3的结构的对比例的俯视图。图5的结构与图3的结构大致相同。但是，在电源IO单元即GNDIO单元21C、IO电源IO单元22C以及核心电源IO单元23C的区域，在X方向上的两端未形成有布线片，这一点与图3不同。在图5的结构中，在第(N+1)层中，插入在GNDIO单元21C与IO电源IO单元22C之间的填充单元32、以及插入在IO电源IO单元22C与核心电源IO单元23C之间的填充单元33的在X方向上的布线成为与其它布线相独立的形态。在该情况下，若填充单元的单元宽度极小，则关于该X方向上的布线，产生例如最小线宽规则错误、最小面积规则错误之类的设计规则错误。当然，若使填充单元的单元宽度充分大，则不会产生设计规则错误，但在该情况下，IO单元列的面积会增加，并且IO单元10的配置的自由度降低。根据本实施方式，能够避免这样的问题。
(第二实施方式)
图6是表示第二实施方式的半导体集成电路装置1的IO区域3的结构例的俯视图，其相当于图1的部分W的放大图。需要说明的是，与图3相同，图6中按照各个形成有电源布线4的布线层予以表示。
图6的结构与图3的结构大致相同。不同之处在于，在第(N+1)层，在电源IO单元的区域形成有：沿X方向延伸的电源布线41、42、43中的供给与该电源IO单元所供给的电源电压相同的电源电压的电源布线。而且，所形成的电源布线与沿Y方向延伸的电源布线连接。具体而言，例如在GNDIO单元21A的区域形成有构成电源布线42的布线42A，其与沿Y方向延伸的电源布线51连接。布线42A经由触点48而与构成电源布线42的布线42a、42c连接。此外，在IO电源IO单元22A的区域形成有构成电源布线41的布线41A，其与沿Y方向延伸的电源布线52连接。布线41A经由触点48而与构成电源布线41的布线41a、41c连接。此外，在核心电源IO单元23A的区域形成有构成电源布线43的布线43A，其与沿Y方向延伸的电源布线53连接。布线43A经由触点48而与构成电源布线43的布线43a、43c连接。
根据本实施方式，能够获得与第一实施方式相同的作用和效果。即，由于在IO单元列5的区域沿X方向延伸的电源布线4由多层布线构成，所以能够将电源布线4的电阻抑制为较低，能够抑制电源电压下降。此外，由于能够利用设于电源IO单元21A、22A、23A的沿Y方向延伸的电源布线51、52、53进行从外部连接焊盘向核心区域2的电源供给，所以能够抑制电源电压下降。此外，在第(N+1)层中，在GNDIO单元21A的区域，在X方向上的两端且在Y方向上与电源布线4的配置位置相同的位置，形成有布线片61a、61b、63a、63b。同样，在IO电源IO单元22A和核心电源IO单元23A的区域，在X方向上的两端且在Y方向上与电源布线4的配置位置相同的位置，也形成有布线片。因此，在配置于电源IO单元彼此之间的填充单元中，能够防止产生布线的设计规则错误。
进而，在第(N+1)层中，在GNDIO单元21A的区域形成有沿X方向延伸的电源布线42A，其与沿Y方向延伸的电源布线51连接。同样，在IO电源IO单元22A的区域形成有沿X方向延伸的电源布线41A，其与沿Y方向延伸的电源布线52连接。在核心电源IO单元23A的区域形成有沿X方向延伸的电源布线43A，其与沿Y方向延伸的电源布线53连接。由此，能够进一步将电源布线4的电阻抑制为较低，能够进一步抑制电源电压下降。
图7是表示图6的结构的对比例的俯视图。图7的结构与图6的结构大致相同。但是，在电源IO单元，即GNDIO单元21D、IO电源IO单元22D以及核心电源IO单元23D的区域，在X方向上的两端未形成有布线片，这一点与图6不同。在图7的结构中，在第(N+1)层中，插入在GNDIO单元21D与IO电源IO单元22D之间的填充单元32、以及插入在IO电源IO单元22D与核心电源IO单元23D之间的填充单元33的X方向上的布线的一部分成为与其它布线相独立的形态。在该情况下，若填充单元的单元宽度极小，则关于该布线，产生例如最小线宽规则错误、最小面积规则错误之类的设计规则错误。当然，若使填充单元的单元宽度充分大，则不会产生DRC错误，但在该情况下，IO单元列的面积会增加，并且IO单元的配置的自由度降低。需要说明的是，填充单元32、33的布线中，解决了与设于GNDIO单元21D的布线42A、设于IO电源IO单元22D的布线41A、以及设于核心电源IO单元23D的布线43A连接的布线的DRC错误的问题。但是，关于其它布线而言，DRC错误的问题会残留下来。根据本实施方式，能够避免这样的问题。
(其它设计方法的例子)
在上述的实施方式中，电源IO单元具有形成于X方向上的两端的布线片。而且，将这样的电源IO单元与信号IO单元排列配置，并在该IO单元彼此之间配置填充单元，来设计IO单元列5。但是，上述的实施方式的结构例也能够通过其它设计方法来实现。
例如，如图8所示，作为单元宽度较小的填充单元，准备具有比单元宽度长的布线的单元种类。此处，使单元宽度为0.01μm、1μm的单元种类具有比单元宽度充分长的布线。该布线的长度设为：即使与其它布线相独立配置也不会产生DRC错误的长度。然后，作为IO单元10，配置信号IO单元11、在X方向上的两端未形成有布线片的电源IO单元21C、22C、23C，用填充单元填埋IO单元10彼此之间。
通过该设计方法，例如若单元宽度为1μm的填充单元配置在IO单元彼此之间，则在电源IO单元的区域，布线片位于X方向上的两端且在Y方向上与电源布线4的配置位置相同的位置。即，通过这样的设计方法，也能够实现如上述实施方式的IO单元列5的结构。
此外，也可以采用不使用填充单元的设计方法。例如如图9所示，也可以通过布线器(router)在IO单元彼此之间的区域配置布线。图9中示出了第(N+1)层的布线层。该情况下的设计方法如下。首先，将各种IO单元(信号IO单元11以及电源IO单元21、22、23)配置于所希望的位置。然后，通过布线器在IO单元彼此之间的区域拉引布线。具体而言，在形成有电源布线41、42、43的布线层(此处为第N层～第(N+2)层)，将沿X方向延伸的布线配置于在Y方向上配置有电源布线41、42、43的位置。由此，例如，电源IO单元21所包括的布线片61a、61b、62a、62b、63a、63b与由布线器拉引的布线连接。如果可以，也可以在由布线器拉引的布线配置用于与上层或下层布线连接的触点。
根据该方法，能够获得与上述的实施方式相同的布局结构。此外，在该方法中，IO单元彼此的间隔不会受到填充单元的单元宽度的制约，因此IO单元的配置的自由度变得更高。此外，即使在IO单元彼此的间隔非常大的情况下，在IO单元彼此之间，在电源IO单元的形成沿Y方向延伸的电源布线的布线层(此处为第(N+1)层)中，也能够生成沿X方向延伸的电源布线，因此，与使用填充单元的方法相同，能够将形成于IO单元列的环形电源布线的电阻抑制得充分低。
需要说明的是，在上述的各实施方式中，IO单元列5设为包围半导体集成电路装置1的周边部，但不限定于此，例如，也可以设于半导体集成电路装置1的周边部的一部分。此外，本实施方式的结构不需要应用于整个IO单元列5，只要应用于其一部分范围内即可。
-产业实用性-
根据本公开，对于配置有IO单元的半导体集成电路装置，能够利用多层布线来抑制电源电压下降，因此，例如，在LSI的性能提高方面有用。
-符号说明-
1 半导体集成电路装置
4 电源布线
5 IO单元列
10 IO单元
11 信号IO单元
21、21A GNDIO单元(电源IO单元)
22、22A IO电源IO单元(电源IO单元)
23、23A 核心电源IO单元(电源IO单元)
41、41a～41c、41A 电源布线
42、42a～42c、42A 电源布线
43、43a～43c、43A 电源布线
48 触点
51、52、53 电源布线
61a、61b、62a、62b、63a、63b 布线片

Claims (4)

1.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括IO单元列和第一电源布线，
所述IO单元列由在第一方向上排列配置的多个IO单元构成，
所述第一电源布线在所述IO单元列的区域，以沿所述第一方向延伸的方式形成于多个布线层，并供给第一电源电压，
多个所述IO单元包括进行信号的输入、输出或者输入输出的信号IO单元和进行第二电源电压的供给的电源IO单元，
在多个所述布线层中的一个即第一层中，所述第一电源布线形成于所述信号IO单元的区域，而所述第一电源布线未形成于所述电源IO单元的区域，
在所述电源IO单元的区域的所述第一层，
以沿与所述第一方向垂直的第二方向延伸的方式配置有供给所述第二电源电压的第二电源布线，并且，
在所述第一方向上的两端且所述第二方向上的与形成于所述信号IO单元的区域的所述第一电源布线相同的位置，配置有布线片。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
在多个所述布线层中的除所述第一层以外的第二层，所述第一电源布线形成于所述电源IO单元的区域，
所述布线片经由触点而与形成于所述第二层的所述第一电源布线连接。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一电源电压与所述第二电源电压是相同的电压。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括第三电源布线，所述第三电源布线在所述IO单元列的区域以沿所述第一方向延伸的方式形成于多个布线层，所述第三电源布线供给所述第二电源电压，
在所述第一层，所述第三电源布线形成于所述信号IO单元的区域和所述电源IO单元的区域，
在所述电源IO单元的区域的所述第一层，所述第三电源布线与所述第二电源布线连接。
CN201880015876.XA 2017-03-29 2018-02-20 半导体集成电路装置 Active CN110392922B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017064568 2017-03-29
JP2017-064568 2017-03-29
PCT/JP2018/005924 WO2018180010A1 (ja) 2017-03-29 2018-02-20 半導体集積回路装置

Publications (2)

Publication Number Publication Date
CN110392922A true CN110392922A (zh) 2019-10-29
CN110392922B CN110392922B (zh) 2022-09-30

Family

ID=63674982

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880015876.XA Active CN110392922B (zh) 2017-03-29 2018-02-20 半导体集成电路装置

Country Status (4)

Country Link
US (1) US10886220B2 (zh)
JP (1) JP7041368B2 (zh)
CN (1) CN110392922B (zh)
WO (1) WO2018180010A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7323847B2 (ja) * 2020-02-26 2023-08-09 株式会社ソシオネクスト 半導体集積回路装置
JPWO2023286506A1 (zh) * 2021-07-16 2023-01-19

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637287A (ja) * 1992-07-16 1994-02-10 Fujitsu Ltd ゲートアレイ
US5404035A (en) * 1992-06-11 1995-04-04 Mitsubishi Denki Kabushiki Kaisha Multi-voltage-level master-slice integrated circuit
JPH0794587A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd 半導体装置、半導体設計方法及びその設計装置
KR20020002217A (ko) * 2000-06-22 2002-01-09 가나이 쓰토무 반도체 집적회로
US6518787B1 (en) * 2000-09-21 2003-02-11 Triscend Corporation Input/output architecture for efficient configuration of programmable input/output cells
US20060131727A1 (en) * 2004-12-16 2006-06-22 Sou Hoshi Semiconductor device
WO2006103897A1 (ja) * 2005-03-09 2006-10-05 Matsushita Electric Industrial Co., Ltd. 半導体装置
JP2009026868A (ja) * 2007-07-18 2009-02-05 Panasonic Corp 半導体集積回路およびその設計方法
CN101393910A (zh) * 2007-09-18 2009-03-25 索尼株式会社 半导体集成电路
US20090127721A1 (en) * 2007-11-16 2009-05-21 Nec Electronics Corporation Semiconductor integrated circuit device
CN101635506A (zh) * 2008-07-22 2010-01-27 株式会社瑞萨科技 半导体集成电路器件
CN102683340A (zh) * 2011-01-10 2012-09-19 Arm有限公司 集成电路中具有高面积效益的接口装置布置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04267542A (ja) * 1991-02-22 1992-09-24 Fujitsu Ltd 半導体集積回路のレイアウト方法および装置
JP4267542B2 (ja) 2004-08-26 2009-05-27 三井化学株式会社 ポリオレフィン鎖を含有する樹脂及びその用途
JP4636077B2 (ja) 2007-11-07 2011-02-23 ソニー株式会社 半導体集積回路

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5404035A (en) * 1992-06-11 1995-04-04 Mitsubishi Denki Kabushiki Kaisha Multi-voltage-level master-slice integrated circuit
JPH0637287A (ja) * 1992-07-16 1994-02-10 Fujitsu Ltd ゲートアレイ
JPH0794587A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd 半導体装置、半導体設計方法及びその設計装置
KR20020002217A (ko) * 2000-06-22 2002-01-09 가나이 쓰토무 반도체 집적회로
US6518787B1 (en) * 2000-09-21 2003-02-11 Triscend Corporation Input/output architecture for efficient configuration of programmable input/output cells
US20060131727A1 (en) * 2004-12-16 2006-06-22 Sou Hoshi Semiconductor device
WO2006103897A1 (ja) * 2005-03-09 2006-10-05 Matsushita Electric Industrial Co., Ltd. 半導体装置
JP2009026868A (ja) * 2007-07-18 2009-02-05 Panasonic Corp 半導体集積回路およびその設計方法
CN101393910A (zh) * 2007-09-18 2009-03-25 索尼株式会社 半导体集成电路
US20090127721A1 (en) * 2007-11-16 2009-05-21 Nec Electronics Corporation Semiconductor integrated circuit device
CN101635506A (zh) * 2008-07-22 2010-01-27 株式会社瑞萨科技 半导体集成电路器件
US20100019835A1 (en) * 2008-07-22 2010-01-28 Renesas Technology Corp. Semiconductor integrated circuit device
CN102683340A (zh) * 2011-01-10 2012-09-19 Arm有限公司 集成电路中具有高面积效益的接口装置布置

Also Published As

Publication number Publication date
US10886220B2 (en) 2021-01-05
US20190385945A1 (en) 2019-12-19
CN110392922B (zh) 2022-09-30
JPWO2018180010A1 (ja) 2020-02-06
JP7041368B2 (ja) 2022-03-24
WO2018180010A1 (ja) 2018-10-04

Similar Documents

Publication Publication Date Title
CN104752415B (zh) 用于三维集成电路的方法和装置
JP2005524231A (ja) 集積回路デバイス内のルーティングの容量性と誘導性の両方の信号結合効果を除去するための給電および接地シールド・メッシュ
TWI667768B (zh) 具有介面電路系統的積體電路及用於此介面電路系統之介面單元
CN103715183B (zh) 半导体器件
US9461000B2 (en) Parallel signal via structure
JP2005051248A (ja) 集積回路上の電力格子配置技術
CN110392922A (zh) 半导体集成电路装置
JP6597628B2 (ja) 半導体集積回路装置
JP2006313855A (ja) 半導体回路
JP5896682B2 (ja) 半導体集積回路装置
CN104715100B (zh) 集成电路的方法和布局
JP2013021249A (ja) 半導体集積装置
JP5325824B2 (ja) 半導体装置の電源配線レイアウト方法及び電源配線レイアウト装置
WO2020044438A1 (ja) 半導体集積回路装置
JP4787592B2 (ja) システムｌｓｉ
US20210257316A1 (en) Semiconductor device including dummy conductive cells
JP5556294B2 (ja) 半導体装置
JP2009026868A (ja) 半導体集積回路およびその設計方法
CN103313507B (zh) 印刷电路板和芯片系统
TWI648836B (zh) 帶有介面電路系統之積體電路及用於此類介面電路系統之介面單元
Zhang et al. Characterization of alternate power distribution methods for 3D integration
JPWO2004068577A1 (ja) 半導体装置
JP2007027401A (ja) 半導体装置
WO2021171408A1 (ja) 半導体集積回路装置
US8269333B2 (en) Combined power mesh transition and signal overpass/underpass

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant