JP2007027401A - 半導体装置 - Google Patents

Abstract

【課題】内部回路への電源電圧供給経路の配線抵抗を低減し、電源電圧供給における電圧降下の影響を軽減することができる半導体装置を提供する。
【解決手段】
ボンディングパッド近傍で電源パッド間を接続可能な補助電源配線を配置し、空きＩ／Ｏパッドを利用して、この補助電源配線と接続される新たな電源引込み配線を内部回路への電源電圧供給経路として設置する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に電源配線の寄生抵抗成分による電圧降下の影響を抑制する半導体装置に関する。

近年、半導体装置は半導体プロセス技術の進歩とともに微細化、高集積化が進み、搭載されている回路による消費電流も増大する傾向にある。

図４は従来の半導体装置を搭載したパッケージの一例の概略図である。図４に示すように、半導体装置４２は中心部（コア部）４９と、このコア部４９を取り囲む周辺部で構成される。コア部４９は、ロジック回路やメモリ回路のような機能ブロック（図示せず）で構成され、周辺部はデータ、クロック等の信号の入出力を担う複数のＩ／Ｏバッファ回路４８で構成されている。これらのロジック回路やメモリ回路には、半導体装置を収納しているパッケージの電源ピンを介して、外部から電源電圧が供給されている。

近年のプロセスの微細化、高集積化、動作速度の高速化、多機能化により、半導体装置は、搭載した回路に必要な電源電圧を供給するため、また、搭載した回路の機能ブロック毎に異なる電源電圧を供給するため、電源電圧供給用の電源ピンを複数本備えた構成をとるのが一般的となっている。図４の例では、Ｉ／Ｏバッファ回路４８に供給する電源電圧１（Ｖｃｃ１、Ｖｓｓ１）とコア部４９の内部回路に供給する電源電圧２（Ｖｃｃ２、Ｖｓｓ２）の２種類の電源電圧がそれぞれ複数のパッケージピン（電源ピン）４６、４７を介して半導体装置４２に供給されている。

図５は図４に示す半導体装置４２の周辺部の一部を拡大した図である。同図には、Ｉ／Ｏバッファ回路４８と、そのＩ／Ｏバッファ回路４８上に配線された電源配線（電源リング）５６と、これらＩ／Ｏバッファ回路４８や電源配線５６とパッケージピンとを電気的に接続するためのボンディングパッド５１およびボンディングワイヤ５５とが示されている。ここで、Ｉ／Ｏバッファ回路４８とそのボンディングパッド５１をあわせた部分をＩ／Ｏパッドと呼ぶ。また、Ｉ／Ｏバッファ回路を構成する素子が相互接続されていないＩ／Ｏパッドを空きＩ／Ｏパッドと呼ぶ。

図５には、電源電圧１がＩ／Ｏバッファ回路４８に供給される様子が示されている。尚、ここでいう電源配線とはＶｃｃ１のみならずＶｓｓ１を供給する配線も含むものとするが、図５では複雑さを回避するためにＶｓｓ１を供給する配線は省略してある。

Ｉ／Ｏバッファ回路４８上に配置された電源配線５６は、この電源配線５６よりも下層の配線であってボンディングパッド５１から引き出した電源引き込み配線５４とコンタクトホール５３を介して接続され、さらに、Ｉ／Ｏバッファ回路４８の電源部で図示しないコンタクトホールを介して接続される。これにより、同図の破線で示すように、ボンディングワイヤ５５、ボンディングパッド５１、電源引き込み配線５４、コンタクトホール５３、電源配線５６を介して、電源電圧１がＩ／Ｏバッファ回路４８に供給される。同様にして、他の複数の電源電圧１もＩ／Ｏバッファ回路に供給される。

図６は図５と同様に図４に示す半導体装置４２の周辺部の一部を拡大した図である。同図には、電源電圧２が内部回路に供給される様子が示されている。図６の破線で示すように、ボンディングワイヤ６５、ボンディングパッド６１、Ｉ／Ｏパッド６２上に配線されたボンディングパッド６１からの電源引き込み配線６３およびこの電源引き込み配線６３に接続されメッシュ状に配置された内部回路用電源配線６４を介して、内部回路に電源電圧２が供給される。同様に、他の複数の電源電圧２も、各々のボンディングワイヤ、ボンディングパッド、電源引き込み配線、およびこれら電源引き込み配線に接続された内部回路用電源配線を介して、内部回路に供給される。なお、図６では、構成の複雑さを回避するために、図５に示す電源電圧１を供給する電源配線５６は省略してある。

ところで、このような電源電圧を供給する電源配線は寄生抵抗を有する。従って、この電源配線を電流が流れると、この寄生抵抗成分による電源電圧の降下や接地電位の上昇、即ち、次式に従った電源電圧の変動を招くことになる。

ΔＶ＝Ｉ×Ｒ
ここで、ΔＶは電源電圧変動分、Ｉは電源配線を流れる電流、Ｒは電源配線の抵抗である。この式から明らかなように、電源配線を流れる電流Ｉが大きい程、また、電源配線の抵抗Ｒが高い程、電源電圧の変動幅ΔＶは大きくなる。半導体装置内部に供給される電源電圧は、このような電源電圧供給経路の寄生抵抗成分とその経路を流れる電流による電圧変動の影響を受けるため、半導体装置内部の回路に供給される電源電圧値は、半導体装置外部から供給される電源電圧より低い電圧値、もしくは接地電位より高い電圧値となる。例えば、外部電源電圧が３．３Ｖに設定され、１つの電源電圧供給経路あたり１００ｍＡの電流が流れ、その経路の総寄生抵抗値が０．１Ωである場合、半導体装置内部の回路に供給される電圧値は
Ｖ＝３．３Ｖ−（１００ｍＡ×０．１Ω）
＝３．２９Ｖ
と外部の電源電圧設定値より１０ｍＶ低くなる。これは、電源電圧供給経路それぞれで発生するため、正確には電源電圧側で１０ｍＶの電圧降下、接地側で１０ｍＶの電圧上昇が発生することになり、結局半導体装置内部では３．２８Ｖの電圧の供給を受けることになる。

最近の半導体装置では、特に以下のような理由で電圧降下（以下、特にことわりのない限り、電圧降下には電圧上昇も含むものとする）の影響がより強くなってしまうという傾向がある。
（１）配線層の薄膜化による同一配線幅の配線の高抵抗化。
（２）ボンディングパッドのピッチ、Ｉ／Ｏバッファ回路の狭ピッチ化に伴う電源引き込み配線部分の細線化による配線の高抵抗化。
（３）プロセスの微細化、高集積化によるコア部の内部回路の規模の増大とそれに伴う消費電流の増大。
（４）同一消費電力に対し、低電圧化に伴う電流分の増大（同一の電力を消費する場合、低電圧化するとその分流れる電流が増加する）。
（５）低電圧化に伴う電圧降下の影響の増大。

このように、電源電圧供給経路の抵抗増大、消費電力の増加、相対的な影響の増大等が複合的に作用し、最近の半導体装置では設計段階での動作マージンの確保等、設計が難しくなるとともに、実デバイスにおいてもノイズや安定性が原因で動作が不具合となる危険性が増えている。

ここで、上記の問題点を解決するために、特許文献１には、電源配線の抵抗を低下させる技術が開示されている。
特開昭６１−１５６７５１号公報

上述したように、図４〜６に示す電源電圧１、電源電圧２の供給経路の構成要素もそれぞれ寄生抵抗をもち、その経路を流れる電流により電圧変動が発生する。一般に、配線長（経路）が長く配線幅が細い（断面積が小さい）ほど、寄生抵抗値は高くなる。図５および図６から明らかなように、内部回路に供給する電源電圧２の経路のほうが電源電圧１の経路よりも長く総抵抗値が高くなる。ここで、流れる電流量が同じであれば、電源電圧２の経路において発生する電圧降下の変動はより大きくなる。

本願発明者が半導体装置の設計に使用するＣＡＤツールを用いて詳細な解析を行ったところ、内部回路に電源電圧を供給する経路で問題となる部分は、経路がＩ／Ｏパッド部を通過する箇所、即ち、上記構成要素のなかで電源引き込み配線部であることが明らかになった。

ところで、前述の特許文献１には、内部回路内の電源配線の抵抗を低下させる技術については開示されているものの、上述したような電源引き込み配線部における抵抗の低下については考慮されていない。

本発明の目的は、前記従来技術に基づく問題点を解消し、電源電圧供給における電圧降下の影響を軽減するためのもので、特に、内部回路用電源電圧を供給するためのＩ／Ｏパッド領域を通過する部分の配線抵抗が軽減された半導体装置を提供することにある。

上記目的を達成するために、本発明は、機能ブロックが配置された内部回路およびこの内部回路を取り囲む周辺回路から形成され、周辺回路に第１の電源電圧を供給するその周辺回路上に配置された第１の電源配線と、電源パッドから引き込まれ、上記内部回路に第２の電源電圧を供給する複数の第２の電源配線とを有する半導体装置において、上記複数の第２の電源配線のいずれか１つ以上に接続された補助電源配線と、その補助電源配線に接続され、上記第２の電源配線と並列接続となるように上記内部回路に電源電圧を供給する電源引き込み配線とを備えた半導体装置を提供するものである。

ここで、上記電源引き込み配線は、上記周辺回路を構成する複数のＩ／Ｏパッドの内、ボンディングが割り当てられないＩ／Ｏパッド内またはボンディングが割り当てられたＩ／Ｏパッド内のＩ／Ｏバッファ回路が形成されていない領域に配置されることが好ましい。

さらに、上記補助電源配線は、上記内部回路に対し上記第１の電源配線よりも外側に配置されることが好ましい。

本発明の半導体装置は、ボンディングパッド近傍で各電源パッド間を接続可能な補助電源配線を新たに設けるとともに、電源用パッケージピンを確保できない場合であっても、空きＩ／Ｏパッド領域を利用して、この補助電源配線と接続される新たな電源引き込み配線を設置するものである。これにより、電源電圧供給経路の配線抵抗を低減し、電源電圧供給における電圧降下の影響を軽減することが可能となる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置について詳細に説明する。

図１は本発明の半導体装置の一実施形態の概略図である。同図に示す半導体装置には、ボンディングワイヤ１２、ボンディングパッド１３、Ｉ／Ｏパッド１６、Ｉ／Ｏバッファ回路１８、ボンディングパッド１３からの電源引き込み配線１０、この電源引き込み配線１０に接続され内部回路に電源電圧２（Ｖｃｃ２、Ｖｓｓ２）を供給するメッシュ状に配置された内部回路用電源配線１７が設けられている。さらに、本発明の特徴である各ボンディングパッドの近傍にあって各電源引き込み配線１０とコンタクトホール１５を介して接続された補助電源配線１９と、この補助電源配線１９とコンタクトホール１５を介して接続され内部回路用電源配線１７に電源電圧を供給する新たな電源引き込み配線１１が設けられている。図では構成の複雑さを回避するために、本来Ｉ／Ｏバッファ回路上にコア部をリング状に取り巻くように配置されている電源電圧１（Ｖｃｃ１、Ｖｓｓ１）を供給する電源配線は省略してある。ここで、１４はＩ／Ｏパッド１６のうちワイヤーボンディングされていない空き状態にある空きＩ／Ｏパッドである。

本発明では、電源パッド１３からの電源引き込み配線１０とコンタクトホール１５を介して接続される補助電源配線１９を設けるとともに、ワイヤーボンディングしない、即ち、外部とは接続しない空きＩ／Ｏパッド１４を利用して、この補助電源配線１９と接続する新たな電源引き込み配線１１を設けるものである。従って、この補助電源配線１９から新たな電源引き込み配線１１が内部回路のメッシュ状に配置された内部回路用電源配線１７に電源引き込み配線１０と並列に接続されることにより、内部回路への電源電圧供給経路の強化、即ち、経路の低抵抗化が図られる。

図７は図６に示す従来の電源配線を等価回路（抵抗のネットワーク）で示したものである。図６に示すＩ／Ｏパッド６２上の２つの電源引き込み配線６３に相当するのが図７に示す抵抗Ｒ１、Ｒ２であり、図６に示す内部回路上にメッシュ状に配置された内部回路用電源配線６４に相当するものが図７に示すＲｍ１〜Ｒｍ３１である。メッシュ状に配置された内部回路用電源配線６４は、多数の抵抗の並列接続経路を含むためその抵抗値は低く、さらに低抵抗化が必要であれば、このメッシュの密度を調整することによりその実現が比較的容易である。

しかし、電源引き込み配線６３は、図７に示すとおり抵抗Ｒ１、Ｒ２の２本の経路のみでまかなわれ、しかも、この抵抗は上述したように高抵抗化する傾向にあるため、単純には低抵抗化することが難しい。解決のためには電源引き込み配線の並列本数を増やすことにより全体の抵抗値を下げることも考えられるが、その本数を単純に増やした場合、電源供給部分に電流供給源が接続されなければならない。即ち、対応するパッケージピン、ボンディングパッド、Ｉ／Ｏパッド部それぞれをその本数分確保する必要があり、どれが欠けても問題は解決できない。

本発明によれば、ボンディングパッド近傍に新たに電源パッド間を接続する補助電源配線１９を設け、パッケージピンが確保できない場合であっても、空きＩ／Ｏパッド領域を利用してこの補助電源配線１９に接続する新たな電源引き込み配線１１を設けることにより、配線経路全体の抵抗値を低減することが可能となる。

なお、上記の補助電源配線１９は、内部回路に対し、上記の図示を省略した電源電圧１（Ｖｃｃ１、Ｖｓｓ１）を供給する電源配線よりも外側に配置されることが好ましい。内部回路への電源電圧供給経路の低抵抗化を図るためである。

図３は図１における本発明の電源配線の様子を抵抗のネットワークで示したものである。ここで、抵抗Ｒ１、Ｒ２は従来と同様の電源引き込み配線の抵抗であり、Ｒ１１〜Ｒ１４は補助電源配線の抵抗であり、Ｒ３が補助電源配線から内部回路用電源配線に接続される新たな電源引き込み配線の抵抗である。これにより、従来技術で問題となっていたＩ／Ｏパッド部分を通過する際の配線抵抗は緩和され、電源電圧降下の影響を少なくして内部回路に必要な電源電圧を供給することが可能となる。

図１ではワイヤーボンディングで接続された２つの電源パッドと新たに追加されたワイヤーボンディングしないＩ／Ｏパッドを同じ部品で構成するよう仮定している。即ち、Ｉ／Ｏパッドは配置されているが、ワイヤーボンディングされてはいないと仮定しているが、必要に応じて異なるレイアウトであっても構わない。また、図１では新たな電源引き込み配線を配置する部分にＩ／Ｏパッド１つを割り当てたが、これも本発明を制限するものでもなく、事情に応じてその個数を設定してもよい。

図２は本発明の半導体装置の別の実施形態の概略図である。同図に示す半導体装置には、ボンディングワイヤ２２、ボンディングパッド２３、Ｉ／Ｏパッド２６、Ｉ／Ｏバッファ回路２８、Ｉ／Ｏパッド２６上に配置されたボンディングパッド２３からの電源引き込み配線２１、この電源引き込み配線２１に接続され内部回路に電源電圧を供給するメッシュ状に配置された内部回路用電源配線２７が設けられている。さらに、本発明の特徴である各ボンディングパッドの近傍にあって各電源引き込み配線２１とコンタクトホール２５を介して接続された補助電源配線２９と、この補助電源配線２９とコンタクトホール２５を介して接続されＩ／Ｏバッファ回路間の領域を利用して内部回路用電源配線２７に電源電圧を供給する新たな電源引き込み配線２０が設けられている。

本発明では、従来の電源パッド２３からの電源引き込み配線２１とコンタクトホール２５を介して接続される補助電源配線２９を設けるとともに、Ｉ／Ｏバッファ回路２８間の領域を利用して、この補助電源配線２９と接続する新たな電源引き込み配線２０を設けるものである。このように、この補助電源配線２９から新たな電源引き込み配線２０が内部回路のメッシュ状に配置された内部回路用電源配線２７に電源引き込み配線２１と並列に接続され、内部回路への電源電圧供給経路を強化することが可能となる。

本発明は、基本的に以上のようなものである。

以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。

本発明の半導体装置の一実施形態の概略図である。 本発明の半導体装置の別の一実施形態の概略図である。 図１における本発明の電源配線の様子を抵抗のネットワークで示したものである。 従来の半導体装置および半導体装置を搭載したパッケージの一例の概略図である。 図４に示す半導体装置の周辺部の拡大図である。 図４に示す半導体装置の周辺部の拡大図である。 図６における従来の電源配線の様子を抵抗のネットワークで示したものである。

符号の説明

１０，１１，２０，２１，５４，６３ 電源引き込み配線
１２，２２，４５，５５，６５ ボンディングワイヤ
１３，２３，５１，６１ ボンディングパッド
１４，１６，２６，５２，６２ Ｉ／Ｏパッド
１５，２５，５３ コンタクトホール
１７，２７，６４ 内部回路用電源配線
１８，２８，４８ Ｉ／Ｏバッファ回路
１９，２９ 補助電源配線
５６ 電源配線（リング）
４２ 半導体装置
４１ パッケージ
４６，４７ パッケージピン
４９ コア部

Claims (3)

1. 機能ブロックが配置された内部回路およびこの内部回路を取り囲む周辺回路から形成され、前記周辺回路に第１の電源電圧を供給する該周辺回路上に配置された第１の電源配線と、電源パッドから引き込まれ、前記内部回路に第２の電源電圧を供給する複数の第２の電源配線とを有する半導体装置において、
   前記複数の第２の電源配線のいずれか１つ以上に接続された補助電源配線と、
   該補助電源配線に接続され、前記第２の電源配線と並列接続となるように前記内部回路に電源電圧を供給する電源引き込み配線とを備えたことを特徴とする半導体装置。
2. 前記電源引き込み配線は、前記周辺回路を構成する複数のＩ／Ｏパッドの内、ボンディングが割り当てられないＩ／Ｏパッド内またはボンディングが割り当てられたＩ／Ｏパッド内のＩ／Ｏバッファ回路が形成されていない領域に配置されることを特徴とする請求項１に記載の半導体装置。
3. 前記補助電源配線は、前記内部回路に対し前記第１の電源配線よりも外側に配置されることを特徴とする請求項１又は２に記載の半導体装置。

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