JP4969934B2

JP4969934B2 - 半導体装置

Info

Publication number: JP4969934B2
Application number: JP2006196505A
Authority: JP
Inventors: 幹彦伊東; 勝小柳; 克樹松寺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-07-19
Filing date: 2006-07-19
Publication date: 2012-07-04
Anticipated expiration: 2026-07-19
Also published as: US20080019203A1; JP2008028004A; US7843089B2

Description

この発明は、電源チップ、半導体チップ、及びメモリコントローラを１つのパッケージ内に収容する半導体装置に関するものである。

従来、１チップ以上の半導体チップ、メモリコントローラ等を１つのパッケージに収容するマルチチップパッケージ（ＭＣＰ）と呼ばれる技術がある。このマルチチップパッケージによるメモリシステムは、その実装面積を小さくすることができるため、今日広く利用されている。

このようなマルチチップパッケージにおいて、パッケージサイズの小型化が進んでいる。このため２つの問題が生じている。第１の問題点は、チップ面積をパッケージに納まるサイズにしなくてはならないということである。第２の問題点は、パッケージ内のチップとパッケージ基板回路パターンとの電気的接続を行うボンディングワイヤに対し制約が多くなることである。これらの問題は、パッケージ基板上に配置される電源安定化用のキャパシタの存在により更に解決が困難となっており、ボンディングワイヤ及び基板回路パターンとキャパシタとの距離が短くなることにより、歩留りが低下し、その分コストが高くなっている。また、半導体チップ及びメモリコントローラにおいても素子の微細化は急速に進んでいるものの、微細なプロセスに要するコストは高い。

一方、内部回路を動作させるために必要な周辺回路、特に内部電位を生成する電源チップは、キャパシタ容量を必要とする等の理由により微細化が進んでいない。よって、そのような電源チップを微細プロセスにて製造するとコストが増大するという問題がある。

この問題に対して占有面積を縮小する様々な工夫が行われている（例えば、特許文献１）。特許文献１に開示された技術においては、ボンディングパッドをセル領域の上部に形成し、周辺回路においてボンディングパッド形成のために用意する領域を設けないことにより、チップ面積を削減することを可能としている。
特開２００３−１００８９４号公報

本発明は、半導体チップ及びメモリコントローラのチップ面積を削減して低コストで製造することが可能であり、同時にマルチチップパッケージにおけるチップ間の空間的制約を緩和した半導体装置を提供することを目的とする。

本発明の一態様に係る半導体装置は、基板と、半導体チップと、当該半導体チップを制御するメモリコントローラと、キャパシタを有する電源チップとを備える半導体装置であって、前記基板上に前記半導体チップが積載され更に前記メモリコントローラと前記電源チップとが前記半導体チップ上に積載されると共に、前記キャパシタは、前記半導体チップに供給される電圧を安定化させるために用いられ、前記電源チップは、当該電源チップの端部近傍から他の端部近傍に延びる配線パターンを備えることを特徴とする。

この発明によれば、半導体チップ及びメモリコントローラのチップ面積を削減して低コストで製造することが可能であり、同時にマルチチップパッケージにおけるチップ間の空間的制約を緩和した半導体装置を提供することが可能となる。

先ず、図１８を参照して、従来の一般的なマルチチップパッケージによる半導体装置（メモリシステム）の構成を説明する。例えば、従来の半導体装置は、パッケージ基板１０１と、そのパッケージ基板１０１上に重ねて配置された半導体チップ１０２（１）、１０２（２）と、その半導体チップ１０２（２）の上に配置されたメモリコントローラ１０３とを備える。この半導体チップ１０２（１），１０２（２）及びメモリコントローラ１０３には、それぞれ電気的接続が可能なボンディングパッド１０２ａ，１０２ａ，１０３ａが形成されている。また、半導体装置は、パッケージ基板１０１上に、基板回路パターン１０４（１），１０４（２）と、キャパシタ１０５とを備える。これらボンディングパッド１０２ａ，１０３ａと、基板回路パターン１０４（１），１０４（２）とは、ボンディングワイヤ１０６により電気的に接続されている。また、キャパシタ１０５の脚部と基板回路パターン１０４（２）とは、基板配線パターン１０７により電気的に接続されている。基板回路パターン１０４（１）或いは１０４（２）の少なくとも一方は、外部装置（図示略）と電気的に接続され、各信号等を入出力される。すなわち、外部装置からの信号は、基板回路パターン１０４（１），１０４（２）、基板配線パターン１０７及びボンディングワイヤ１０６を介して、半導体チップ１０２（１），１０２（２）、メモリコントローラ１０３、及びキャパシタ１０５に供給される。

上記のような従来技術にあっては、主にキャパシタ１０５の占有体積が問題であった。

以下、図面を参照して、本発明の一実施形態に係る半導体装置を説明する。

［第１実施形態］
図１を参照して、本発明の第１実施形態に係る半導体装置を説明する。図１は、第１実施形態に係る半導体装置の概略図である。

図１に示すように、本発明の第１実施形態に係る半導体装置は、パッケージ基板１１と、そのパッケージ基板１１上に重ねて配置された半導体チップ１２（１）、１２（２）と、その半導体チップ１２（２）の上に配置されたメモリコントローラ１３と、キャパシタの機能を内部に有する電源チップ１４とを備える。半導体チップ１２（１），１２（２）は、例えばＮＡＮＤ型フラッシュメモリ等の記憶装置であるが、特にこれに限定されるものではない。これら半導体チップ１２（１），１２（２）、メモリコントローラ１３、及び電源チップ１４には、それぞれ電気的接続が可能なボンディングパッド１２ａ，１２ａ，１３ａ，１４ａが形成されている。これらボンディングパッド１２ａ，１３ａが互いに重なって隠れてしまうことがないように（換言すれば、ボンディングが可能なように）、２つの半導体チップ１２（１），１２（２）、電源チップ１４の順に、階段状に積載され、メモリコントローラ１３は、電源チップ１４と並列して半導体チップ１２（２）上に積載されている。また、半導体装置は、パッケージ基板１１上に積載された上記構成を封止する封止材１８を有し、パッケージ基板１１の下面に、半田ボール１９を設けている。

この半導体装置は、パッケージ基板１１の上面側の両端に、基板回路パターン１５（１）、１５（２）を備える。２つの半導体チップ１２（１），１２（２），メモリコントローラ１３，及び電源チップ１４の各々のボンディングパッド１２ａ，１２ａ，１３ａ，１４ａは、基板回路パターン１５（１）に、ボンディングワイヤ１６により電気的に接続されている。また、メモリコントローラ１３のボンディングパッド１３ａと、基板回路パターン１５（１）とは反対側の端部に位置する基板回路パターン１５（２）との間は、ボンディングワイヤ１６により電気的に接続されている。また、基板回路パターン１５（１）、１５（２）と、半田ボール１９との間は基板配線パターン１７により電気的に接続されている。

基板回路パターン１５（１），１５（２）は、外部装置（図示略）と電気的に接続されており、信号が入力されている。すなわち、外部装置からの信号は、半田ボール１９から基板回路パターン１５（１），１５（２）及びボンディングワイヤ１６を介して、半導体チップ１２（１），１２（２）、メモリコントローラ１３、電源チップ１４に供給される。

次に、図２を参照して、電源チップ１４の構成を説明する。図２は、電源チップの構成を示す概略図である。

図２に示すように、第１実施形態に係る電源チップ１４は、電源が供給される電源電圧用パッド１４１と、接地された接地電圧用パッド１４２と、これら電源電圧用パッド１４１及び接地電圧用パッド１４２に接続された半導体キャパシタ１４３とにより構成されている。なお、電源電圧用パッド１４１及び接地電圧用パッド１４２は、図１におけるボンディングパッド１４ａに対応する。

半導体キャパシタ１４３は、ＮチャンネルＭＯＳトランジスタにより構成されており、そのゲート電極は、電源電圧用パッド１４１に接続され、そのソース電極及びドレイン電極は、接地電圧用パッド１４２に接続されている。

このように、電源チップ１４の半導体キャパシタ１４３を有する構成により、外部からの電源電圧が一時的に供給されない状態であっても、半導体キャパシタ１４３に蓄積された電荷により、半導体チップ１２及びメモリコントローラ１３の動作に伴い消費される電源電圧の低下を抑制し、これを安定化させることができる。

本実施形態においては、従来例においてパッケージ基板上に単独で配置されていたキャパシタの代わりに、半導体チップ１２（２）上に半導体キャパシタ１４３を有する電源チップ１４を積載する構成としている。したがって、パッケージが小型化した際の半導体チップ及びメモリコントローラのチップ面積への制約を緩和することができる。

さらには、上記第１実施形態の構成によれば、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、製造時の歩留りが向上するので、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することが可能となる。なお、上記第一実施形態においては、２つの半導体チップ１２（１），１２（２）を有する構成としたが、１つの半導体チップ１２（１）（或いは１２（２））のみを有する構成としてもよい。また、２つ以上の半導体チップを備える構成としてもよい。

［第２実施形態］
次に、図３を参照して、本発明の第２実施形態に係る半導体装置の構成を説明する。図３は、本発明の第２実施形態に係る半導体装置の構成を示す側面図である。なお、第１実施形態と同一の構成は、同一符号を付し、その説明を省略する。

図３に示すように、第２実施形態に係る半導体装置は、第１実施形態と異なり、電源チップ１４’が半導体チップ１２（２）上の全面に亘る大きさを有するように形成され、この電源チップ１４’上にメモリコントローラ１３が積載された構成である。また、２つの半導体チップ１２（１），１２（２）と電源チップ１４’は、各々のボンディングパッド１２ａ，１２ａ，１４’ａが重なって隠れてしまうことがないように（換言すれば、ボンディングが可能なように）、階段上に、半導体チップ１２（１），半導体チップ１２（２）、電源チップ１４’、メモリコントローラ１３の順に積載されている。

上記のような第２実施形態に係る半導体装置の構成により、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、製造時の歩留りが向上するので、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第３実施形態］
次に、図４を参照して、本発明の第３実施形態に係る半導体装置の構成を説明する。図４は、本発明の第３実施形態に係る半導体装置の構成を示す側面図である。なお、第２実施形態と同一の構成は、同一符号を付し、その説明を省略する。

図４に示すように、第３実施形態に係る半導体装置においては、ボンディングパッド１２ａ，１２ａ，１３ａ，１４ａが重って隠れてしまうことがないように（換言すれば、ボンディングが可能なように）、パッケージ基板１１上に、半導体チップ１２（１）、電源チップ１４’、半導体チップ１２（２）、メモリコントローラ１３の順に、第２実施形態と異なる順番で階段状に積載されている。換言すると、電源チップ１４’は、半導体チップ１２（１），１２（２）の間に配置されている。

上記のような第３実施形態に係る半導体装置の構成により、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、製造時の歩留りが向上するので、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第４実施形態］
次に、図５を参照して、本発明の第４実施形態に係る半導体装置の構成を説明する。図５は、本発明の第４実施形態に係る半導体装置の構成を示す側面図である。なお、第３実施形態と同一の構成は、同一符号を付し、その説明を省略する。

図５に示すように、第４実施形態に係る半導体装置は、第３実施形態の構成に、さらに、半導体チップ及び電源チップが、各々１つずつ追加されている。すなわち、第４実施形態に係る半導体装置は、半導体チップ１２（１）〜１２（３）と、メモリコントローラ１３と、電源チップ１４’（１），１４’（２）とを有する構成である。これらは、パッケージ基板１１上に、半導体チップ１２（１）、電源チップ１４’（１）、半導体チップ１２（２）、電源チップ１４’（２）、半導体チップ１２（３）の順に、各々が有するボンディングパッド１２ａ，１３ａ，１４’ａが互いに重なって隠れてしまうことがないように（換言すれば、ボンディングが可能なように）階段状に積載され、その半導体チップ１２（３）上にメモリコントローラ１３が配置されている。

次に、半導体チップ１２（１）〜１２（３）、メモリコントローラ１３、電源チップ１４’（１），１４’（２）間の電気的接続について説明する。半導体チップ１２（１）〜１２（３）のボンディングパッド１２ａ，１２ａ，１２ａと、電源チップ１４’（１），１４’（２）のボンディングパッド１４’ａ，１４’ａとは、基板回路パターン１５（１）にボンディングワイヤ１６により電気的に接続されている。また、メモリコントローラ１３のボンディングパッド１３ａは、基板回路パターン１５（２）に、ボンディングワイヤ１６により電気的に接続されている。

上記のような第４実施形態に係る半導体装置の構成により、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、製造時の歩留りが向上するので、低コストでマルチチップパッケージによるメモリシステムを実現することができる。

なお、本実施形態のように３つの半導体チップ１２（１）〜１２（３）に限られることはなく、４つ以上であってもよい。また、２つの電源チップ１４’（１），１４’（２）に限られることなく、３つ以上であってもよい。

［第５実施形態］
次に、図６を参照して、本発明の第５実施形態に係る半導体装置の構成を説明する。図６は、本発明の第５実施形態に係る半導体装置の構成を示す側面図である。なお、第２実施形態と同一の構成は、同一符号を付し、その説明を省略する。

図６に示すように、第５実施形態に係る半導体装置は、第２実施形態と略同様の構成を有する。第５実施形態の半導体装置における第２実施形態と異なる構成は、半導体チップ１２（１），１２（２）と、電源チップ１４’との積載された位置関係にある。つまり、半導体チップ１２（１）、電源チップ１４’、半導体チップ１２（２）、メモリコントローラ１３の順に、積載されている。半導体チップ１２（１），１２（２）は、積載方向と平行方向に、ボンディングパッド１２ａが存在する側の端部を揃えて配置されている。一方、電源チップ１４’は、その半導体チップ１２（１）、１２（２）の間に挟まれるように、かつそのボンディングパッド１４’ａ及びボンディングパッド１２ａが露出してボンディングが可能なように、基板回路パターン１５（２）方向にずらして配置されている。

次に、半導体チップ１２（１），１２（２）と、メモリコントローラ１３と、電源チップ１４’との間の電気的接続について説明する。半導体チップ１２（１）、１２（２）のボンディングパッド１２ａ、１２ａと、メモリコントローラ１３のボンディングパッド１３ａは、基板回路パターン１５（１）に、ボンディングワイヤ１６により電気的に接続されている。また、メモリコントローラ１３のボンディングパッド１３ａと、電源チップ１４’のボンディングパッド１４’ａは、反対側の基板回路パターン１５（２）に、ボンディングワイヤ１６により電気的に接続されている。

上記のような第５実施形態に係る半導体装置の構成により、一段目の半導体チップ１２（１）と三段目の半導体チップ１２（２）との間に、電源チップ１４’が介在しているので、半導体チップ１２（１）と半導体チップ１２（２）と横方向の位置（ボンディングパッド１２ａが存在する側の端部）を揃えて積載させ、ボンディングワイヤ１６により接続することができる。従って、上述した実施形態に比べ、チップ面積の制約を緩和することができる。

また、通常このような構成には、スペーサと呼ばれるチップ間挿入物を半導体チップ１２（１），１２（２）の間に配置していたため、スペーサの分だけコストが高くなっていた。本実施形態においては、そのスペーサの役割を電源チップ１４’が果たすことにより、スペーサが不要となるため、更に低コストのマルチチップパッケージを実現することができる。

また、上記第５実施形態による構成によれば、第１〜４実施形態と同様に、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第６実施形態］
次に、図７を参照して、本発明の第６実施形態に係る半導体装置の構成を説明する。図７は、本発明の第６実施形態に係る半導体装置の構成を示す側面図である。なお、第５実施形態と同一の構成は、同一符号を付し、その説明を省略する。

図７に示すように、第６実施形態に係る半導体装置は、第５実施形態と略同様の構成を有する。第６実施形態に係る半導体装置は、基板回路パターン１５（１）と基板回路パターン１５（２）とが、パッケージ基板１１内に設けられた基板配線パターン１７’により電気的に接続されている点で、第５実施形態と異なる。

次に、半導体チップ１２（１），１２（２）と、メモリコントローラ１３と、電源チップ１４’と間の電気的接続について説明する。半導体チップ１２（１），１２（２）のボンディングパッド１２ａ，１２ａは、基板回路パターン１５（１）に、ボンディングワイヤ１６により電気的に接続されている。また、メモリコントローラ１３のボンディングパッド１３ａと、電源チップ１４’のボンディングパッド１４’ａは、基板回路パターン１５（２）に、ボンディングワイヤ１６により電気的に接続されている。

上記のような第６実施形態に係る半導体装置の構成により、第５実施形態と比較して、ボンディングワイヤ１６の長さを短くすることができる。したがって、ボンディングワイヤ１６の長さに比例するインダクタンスが低減され、電源電位の変動を小さくすることが可能となる。

また、上記第６実施形態による構成によれば、第１〜５実施形態と同様に、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第７実施形態］
次に、図８を参照して、本発明の第７実施形態に係る半導体装置の構成を説明する。図８は、本発明の第７実施形態に係る半導体装置の構成を示す側面図である。なお、第７実施形態と同一の構成は、同一符号を付し、その説明を省略する。

図８に示すように、第７実施形態に係る半導体装置は、第５実施形態の構成に、さらに、半導体チップ１２及び電源チップ１４が、各々１つずつ追加されている。すなわち、第７実施形態に係る半導体装置は、半導体チップ１２（１）〜１２（３）と、メモリコントローラ１３と、これらの間に挟まれる電源チップ１４’（１），１４’（２）とを有する構成である。これらは、半導体チップ１２（１）、電源チップ１４’（１）、半導体チップ１２（２）、電源チップ１４’（２）、半導体チップ１２（３）、メモリコントローラ１３の順に、積載されている。半導体チップ１２（１）〜１２（３）は、ボンディングパッド１２ａが存在する側の端部を積載方向と平行方向に揃えて配置されている。電源チップ１４’（１），１４’（２）は、半導体チップ１２（１），１２（２），１２（３）に挟まれるように、かつそのボンディングパッド１４’ａ上及びボンディングパッド１２ａが露出してボンディングが可能なように、基板回路パターン１５（２）の方向にずらして配置されている。

次に、上記積載された半導体チップ１２（１）〜１２（３）と、メモリコントローラ１３と、電源チップ１４’（１），１４’（２）との間の電気的接続について説明する。半導体チップ１２（１）〜１２（３）のボンディングパッド１２ａ，１２ａ，１２ａと、メモリコントローラ１３のボンディングパッド１３ａは、基板回路パターン１５（１）に、ボンディングワイヤ１６により電気的に接続されている。また、メモリコントローラ１３のボンディングパッド１３ａとは、電源チップ１４’（２）のボンディングパッド１４’ａに、ボンディングワイヤ１６により電気的に接続されている。また、電源チップ１４’（１），１４’（２）のボンディングパッド１４’ａ，１４’ａは、基板回路パターン１５（２）に、ボンディングワイヤ１６により電気的に接続されている。

上記のような第７実施形態の構成によれば、第１〜６実施形態と同様に、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第８実施形態］
次に、図９を参照して、本発明の第８実施形態に係る半導体装置の構成を説明する。図９は、本発明の第８実施形態に係る半導体装置の構成を示す側面図である。なお、第７実施形態と同一の構成は、同一符号を付し、その説明を省略する。

図９に示すように、第８実施形態に係る半導体装置は、第７実施形態と略同様の構成を有する。第８実施形態に係る半導体装置は、基板回路パターン１５（１）と基板回路パターン１５（２）とが、パッケージ基板１１内に設けられた基板配線パターン１７’により電気的に接続されている点で、第７実施形態と異なる。

次に、上記積載された半導体チップ１２（１）〜１２（３）と、メモリコントローラ１３と、電源チップ１４’（１），１４’（２）との間の電気的接続について説明する。

半導体チップ１２（１）〜（３）のボンディングパッド１２ａ，１２ａ，１２ａは、基板回路パターン１５（１）に、ボンディングワイヤ１６により電気的に接続されている。また、メモリコントローラ１３のボンディングパッド１３ａは、電源チップ１４’（２）のボンディングパッド１４’ａに、ボンディングワイヤ１６により電気的に接続されている。また、電源チップ１４’（１）,１４’（２）のボンディングパッド１４’ａ，１４’ａは、基板回路パターン１５（２）に、ボンディングワイヤ１６により電気的に接続されている。

上記のような第８実施形態に係る半導体装置の構成により、第７実施形態と比較して、ボンディングワイヤの長さを短くすることができる。したがって、ボンディングワイヤの長さに比例するインダクタンスが低減され、電源電位の変動を小さくすることが可能となる。

また、上記第８実施形態による構成によれば、第１〜７実施形態と同様に、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第９実施形態］
次に、図１０及び図１１を参照して、本発明の第９実施形態に係る半導体装置の構成を説明する。図１０は、本発明の第９実施形態に係る半導体装置の構成を示す上面図である。

図１０に示すように、第９実施形態に係る半導体装置は、矩形のパッケージ基板２１と、そのパッケージ基板２１の上に、矩形の半導体チップ２２（１），２２（２）、メモリコントローラ２３、電源チップ２４が積載されている。なお、図示は省略するが、第９実施形態においても、第１〜第８実施形態と同様に、封止材及び半田ボールが設けられている。

パッケージ基板２１上には、その一方の短辺端部に沿って、複数の基板回路パターン２５（１），２５（２）が設けられ、その他方の短辺端部に沿って複数の基板回路パターン２５（５）が設けられている。また、パッケージ基板２１上には、その一方の長辺端部に沿って、基板回路パターン２５（３），２５（４）が、設けられている。

半導体チップ２２（１），２２（２）上には、その短辺端部に沿って、ボンディングパッド２２ａ，２２ａが設けられている。

メモリコントローラ２３上には、その一方の長辺端部及び一方の短辺端部に沿って、ボンディングパッド２３ａ，２３ｂが設けられている。

電源チップ２４は、図１１に示すように、一方の短辺端部に沿って、電源が供給される電源電圧用パッド２４１と、接地された接地電圧用パッド２４２とが設けられている。これら電源電圧用パッド２４１及び接地電圧用パッド２４２には、半導体キャパシタ２４３が接続されている。

半導体キャパシタ２４３は、ＮチャンネルＭＯＳトランジスタにより構成されており、そのゲート電極は、電源電圧用パッド２４１に接続され、そのソース電極及びドレイン電極は、接地電圧用パッド２４２に接続されている。

また、電源電圧用パッド２４１から接地電圧用パッド２４２を結ぶ直線の延長線上に第１の配線パッド２４４ａが設けられている。また、長辺端部に沿って第２の配線パッド２４４ｂが設けられている。上記第１及び第２の配線パッド２４４ａ，２４４ｂ間は、配線パターン２４５により電気的に接続されている。

次に、パッケージ基板２１と、そのパッケージ基板２１の上に積載された、矩形の半導体チップ２２（１），２２（２）、メモリコントローラ２３、電源チップ２４の配置について説明する。半導体チップ２２（１），２２（２）、メモリコントローラ２３、電源チップ２４は、それらのボンディングパッド２２ａ，２３ａ，２４１，２４２，２４４ａ，２４４ｂ等が、上述の実施形態と同様、ボンディングが可能なようにずらして配置される。

半導体チップ２２（１）は、そのボンディングパッド２２ａをパッケージ基板２１の基板回路パターン２５（１），２５（２）に隣接させる向きに、パッケージ基板２１上に積載されている。

電源チップ２４は、その電源電圧用パッド２４１，接地電圧用パッド２４２，及び第１配線パッド２４４ａをパッケージ基板２１の基板配線パターン２５（５）と隣接させる向きにして、半導体チップ２２（１）上に積載されている。

半導体チップ２２（２）は、そのボンディングパッド２２ａを半導体チップ２２（１）のボンディングパッド２２ａに隣接させる向きに、電源チップ２４上に積載されている。

メモリコントローラ２３は、そのボンディングパッド２３ａを電源チップ２４の配線パッド２４４ａに隣接させる向きに、半導体チップ２２（２）上に積載されている。

次に、再び図１０を参照してこれら半導体チップ２２（１），２２（２）、メモリコントローラ２３、電源チップ２４の間の電気的接続について説明する。これらの間は、ボンディングワイヤ２６により接続されている。ここで、ボンディングワイヤ２６により、例えば、チップ「Ａ」に設けられたボンディングパッド「ａ」とチップ「Ｂ」に設けられたボンディングパッド「ｂ」とが電気的に接続されている場合に、「Ａ｛ａ｝−Ｂ｛ｂ｝」と記載する。本実施形態のボンディングワイヤ２６（［配線１］〜［配線５］）による電気的接続関係は、５つの配線群［配線１］〜［配線５］から構成されている。上記記載を用いれば、以下に示す記載となる。

［配線１］・・・２２（１）｛２２ａ｝−２１｛２５（１）｝
２２（１）｛２２ａ｝−２１｛２５（２）｝
２２（２）｛２２ａ｝−２１｛２５（１）｝
２２（２）｛２２ａ｝−２１｛２５（２）｝
［配線２］・・・２３｛２３ｂ｝−２１｛２５（４）｝
［配線３］・・・２３｛２３ａ｝−２１｛２５（５）｝
２４｛２４１｝−２１｛２５（５）｝
２４｛２４２｝−２１｛２５（５）｝
［配線４］・・・２４｛２４４ｂ｝−２１｛２５（３）｝
［配線５］・・・２３｛２３ａ｝−２４｛２４４ａ｝
上記のように構成された第９実施形態に係る半導体装置は、電源チップ２４が、配線パターン２４５を有する構成であるので、長距離におよぶパッド間の接続にボンディングワイヤを用いる必要が低減される。例えば、図１０においては、メモリコントローラ２３のボンディングパッド２３ａから、配線パターン２４５を介して、基板回路パターン２５（３）に電気的に接続することが可能となっている。

したがって、隣接するボンディングワイヤ２６が、接触してショートする等の危険性が、抑制される。また、ボンディングワイヤ２６の長さを短くすることができるので、インダクタンスを低減することが可能となる。

また、上記第９実施形態による構成によれば、第１〜８実施形態と同様に、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第１０実施形態］
次に、図１２を参照して、本発明の第１０実施形態に係る半導体装置の構成を説明する。図１２は、本発明の第１０実施形態に係る半導体装置の構成を示す上面図である。なお、第９実施形態と同一の構成は、同一符号を付し、その説明を省略する。

第１０実施形態に係る半導体装置の第９実施形態と異なる構成は、矩形状のメモリコントローラ２３’、電源チップ２４’の構成、及びそれらの積載された位置関係である。

メモリコントローラ２３’は、矩形であって、その２つの長辺端部に沿ってそれぞれ配列されたボンディングパッド２３’ａ，２３ｂ’と、その一方の短辺端部に沿って配列されたボンディングパッド２３’ｃとを備えている。

電源チップ２４’は、矩形であって、その一方の長辺端部に沿って、複数の電源電圧用パッド２４１’、及び複数の接地電圧用パッド２４２’が形成されている。また、電源チップ２４’の他方の長辺端部に沿って、複数の第１配線パッド２４４’ａが形成されている。一方、電源チップ２４’の一方の短辺端部に沿って、第２配線パッド２４４’ｂが形成されている。上記第１配線パッド２４４’ａと第２配線パッド２４４’ｂとの間は、配線パターン２４５’により電気的に接続されている。

次に、パッケージ基板２１と、そのパッケージ基板２１の上に積載された、半導体チップ２２（１），２２（２）、メモリコントローラ２３’、電源チップ２４’の配置について説明する。なお、各々のボンディングパッド２２ａ，２３’ａ，２３’ｂ，２３’ｃ，２４４’ａ，２４４’ｂ，２４１’，２４２’等がボンディング可能なようずらして配置されているのは、前記実施形態と同様である。

半導体チップ２２（２）は、そのボンディングパッド２２ａを半導体チップ２２（１）のボンディングパッド２２ａに隣接させる向きに、半導体チップ２２（１）上に積載されている。

電源チップ２４’は、その配線パッド２４４’ｂをパッケージ基板２１の基板配線パターン２５（３）と隣接させる向きに、半導体チップ２２（２）上に積載されている。換言すると、半導体チップ２４’は、その電源電圧用パッド２４１’及び接地電圧用パッド２４２’を半導体チップ２２（２）のボンディングパッド２２ａに隣接させる向きに、その配線パッド２４４’ａをパッケージ基板２１の基板配線パターン２５（５）側に向けて、配置されている。

メモリコントローラ２３’は、そのボンディングパッド２３’ａをパッケージ基板２１の基板配線パターン２５（５）と隣接させる向きに、半導体チップ２２（２）上に、電源チップ２４’と並列して積載されている。換言すると、メモリコントローラ２３’は、そのボンディングパッド２３’ｃをパッケージ基板２１の基板配線パターン２５（４）に隣接させる向きに、その配線パッド２３’ｂを電源チップ２４’の配線パッド２４４’ａに隣接させる向きに、配置されている。

次に、これら半導体チップ２２（１），２２（２）、メモリコントローラ２３’、電源チップ２４’の間の電気的接続について説明する。これらの間は、ボンディングワイヤ２６（[配線１’]〜[配線５’]）により接続されている。本実施形態のボンディングワイヤ２６による電気的接続関係は、以下に示す５つの配線群［配線１’］〜［配線５’］から構成されている。

［配線１’］・・・２２（１）｛２２ａ｝−２１｛２５（１）｝
２２（１）｛２２ａ｝−２１｛２５（２）｝
２２（２）｛２２ａ｝−２１｛２５（１）｝
２２（２）｛２２ａ｝−２１｛２５（２）｝
２４’｛２４１’｝−２１｛２５（１）｝
２４’｛２４２’｝−２１｛２５（２）｝
［配線２’］・・・２４’｛２４４’ｂ｝−２１｛２５（３）｝
［配線３’］・・・２３’｛２３’ｃ｝−２１｛２５（４）｝
［配線４’］・・・２３’｛２３’ａ｝−２１｛２５（５）｝
［配線５’］・・・２３’｛２３’ｂ｝−２４’｛２４４’ａ｝
上記のように構成された第１０実施形態に係る半導体装置は、電源チップ２４’が、配線パターン２４５’を有する構成であるので、長距離におよぶパッド間の接続にボンディングワイヤを用いる必要が低減される。例えば、図１２においては、メモリコントローラ２３’のボンディングパッド２３’ｂは、配線パターン２４５’を介して、基板回路パターン２５（３）に電気的に接続することが可能とされている。

したがって、隣接するボンディングワイヤ２６が、接触してショートする等の危険性が、抑制される。また、ボンディングワイヤ２６の長さを短くすることができるので、インダクタンンスを低減させることが可能となる。

また、上記第１０実施形態による構成によれば、第１〜９実施形態と同様に、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第１１実施形態］
次に、図１３及び図１４を参照して、本発明の第１１実施形態に係る半導体装置の構成を説明する。図１３は、本発明の第１１実施形態に係る半導体装置の構成を示す上面図であり、図１４は、その電源チップの構成を示す上面図である。なお、第１０実施形態と同一の構成は、同一符号を付し、その説明を省略する。

第１１実施形態に係る半導体装置は、第１０実施形態と比較し、電源チップ２４’’が異なる構成を有する。

電源チップ２４’’は、図１４に示すように、矩形であって、その一方の短辺端部に沿って電源電圧用パッド２４１’’と，接地電圧用パッド２４２’’とが並列して形成されている。これら電源電圧用パッド２４１’’、及び接地電圧用パッド２４２’は、半導体キャパシタ２４３’’に接続されている。また、電源チップ２４’’には、その他方の短辺端部に沿って第１配線パッド２４４’’ａが設けられ、その一方の短辺端部に沿って第２配線パッド２４４ｂ’’が設けられている。これら第１配線パッド２４４ａ’’と第２配線パッド２４４ｂ’’とは、配線パターン２４５’’により電気的に接続されている。

次に、パッケージ基板２１と、そのパッケージ基板２１の上に積載された、半導体チップ２２（１），２２（２）、メモリコントローラ２３’’、電源チップ２４’’の配置について説明する。

電源チップ２４’’は、その配線パッド２４４’’ｂを半導体チップ２２（２）のボンディングパッド２２ａに隣接させる向きに、半導体チップ２２（２）上に積載されている。

メモリコントローラ２３’は、そのボンディングパッド２３’ｂを電源チップ２４’’の配線パッド２４４’’ａに隣接させる向きに、半導体チップ２２（２）上に、電源チップ２４’’と並列して積載されている。

次に、これら半導体チップ２２（１），２２（２）、メモリコントローラ２３’、電源チップ２４’’の間の電気的接続について説明する。これらの間は、ボンディングワイヤ２６により接続されている。本実施形態のボンディングワイヤ２６による電気的接続関係は、以下に示す５つの配線群［配線１’’］〜［配線５’’］から構成されている。

［配線１’’］・・・２１｛２５（１）｝−２４’’｛２４４’’ｂ｝
［配線２’’］・・・２２（１）｛２２ａ｝−２１｛２５（２）｝
２２（２）｛２２ａ｝−２１｛２５（２）｝
２４’’｛２４１’’｝−２１｛２５（２）｝
２４’’｛２４２’’｝−２１｛２５（２）｝
［配線３’’］・・・２３’｛２３’ｃ｝−２１｛２５（４）｝
［配線４’’］・・・２３’｛２３’ａ｝−２１｛２５（５）｝
［配線５’’］・・・２３’｛２３’ｂ｝−２４’’｛２４４’’ａ｝
上記のように構成された第１１実施形態に係る半導体装置は、電源チップ２４’’が、配線パターン２４５’’を有する構成であるので、長距離におよぶパッド間の接続にボンディングワイヤ２６を用いる必要が低減される。例えば、図１３においては、メモリコントローラ２３’のボンディングパッド２３’ｂから、配線パターン２４５’’を介して、基板回路パターン２５（１）に電気的に接続することが可能となっている。

したがって、隣接するボンディングワイヤ２６が、接触してショートする等の危険性が、抑制される。又は、ボンディングワイヤ２６によるインダクタンンスを低減させることが可能となる。

また、上記第１１実施形態による構成によれば、第１〜１０実施形態と同様に、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第１２実施形態］
次に、図１５を参照して、本発明の第１２実施形態に係る半導体装置の構成を説明する。図１５は、本発明の第１２実施形態に係る半導体装置の電源チップの構成を示す上面図である。なお、半導体装置の全体の構成は、第１〜第１１実施形態のいずれの形態であってもよい。

第１２実施形態に係る電源チップ２４Ａの構成は、外部からの電源を供給する上記電源チップとは異なり、内部電源を生成する機能を搭載している。図１５に示すように、電源チップ２４Ａは、上記構成と同様に、電源電圧用パッド２４Ａ１と、接地電圧用パッド２４Ａ２と、それら電源電圧用パッド２４Ａ１及び接地電圧用パッド２４Ａ２に接続された半導体キャパシタ２４Ａ３を備える。また、電源チップ２４Ａは、上記構成に加え、電源電圧用パッド２４Ａ１，接地電圧用パッド２４Ａ２に接続された内部電位を生成する電源供給回路２４Ａ５と、その内部電位を制御する電源制御回路２４Ａ５とを備えている。また、電源制御回路２４Ａ４には、メモリコントローラ２３からの制御信号をやり取りする制御信号パッド２４Ａ６が設けられており、電源供給回路２４Ａ４には、内部電源を供給する内部電源供給パッド２４Ａ７が設けられている。

上記構成によれば、第１２実施形態に係る半導体装置は、電源チップ２４Ａ内において、内部電源を生成して、半導体チップ２２、及びメモリコントローラ２３に供給する構成を有する。したがって、第１２実施形態の半導体装置は、各半導体チップ及びメモリコントローラに電源制御回路２４Ａ４、電源供給回路２４Ａ５を設ける必要がない。したがって、半導体チップ及びメモリコントローラの面積を削減できる。更に、パッケージが小型化した際の空間的制約を緩和することができる。

また、上記第１２実施形態による構成によれば、チップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

［第１３実施形態］
次に、図１６を参照して、本発明の第１３実施形態に係る半導体装置の構成を説明する。本発明の第１３実施形態に係る半導体装置は、第１２実施形態に係る電源チップ２４Ａの電源制御回路２４Ａ４にパワーオンリセット回路２４Ａ８を備えた構成である。図１６は、本発明の第１３実施形態に係る半導体装置のパワーオンリセット回路の構成を示す回路図である。なお、パワーオンリセット回路２４Ａ８は、半導体チップ２２及びメモリコントローラ２３の内部電位を初期化し、外部装置との信号のやり取りを可能とするものである。

図１６に示すように、本発明の第１３実施形態に係る半導体装置のパワーオンリセット回路２４Ａ８は、複数のパワーオン検知回路２４Ａ９と、パワーオン検知回路２４Ａ９の出力側に設けられたインバータＧ１，Ｇ２，Ｇ３と、それらインバータＧ１，Ｇ２，Ｇ３の出力が入力されるＮＡＮＤゲートＧ４と、ＮＡＮＤゲートＧ４からの信号が入力されるインバータＧ５とにより構成されている。なお、図１６においては、３つのパワーオン検知回路２４Ａ９により構成されているが、さらに複数のパワーオン検知回路２４Ａ９を備える構成であってもよい。

パワーオン検知回路２４Ａ９は、２つのＰＭＯＳトランジスタＴ２，Ｔ３と、ＮＭＯＳトランジスタＴ４と、抵抗Ｒ４とにより構成されている。ＰＭＯＳトランジスタＴ２，Ｔ３のソース電極は、半導体チップ２２、或いはメモリコントローラ２３の内部電圧に、ボンディングワイヤ２６を介して接続されている。なお、３つの各パワーオン検知回路２４Ａ９のソース電極が接続された電源電圧を、Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３とする。

トランジスタＴ２のドレイン電極は、トランジスタＴ２とトランジスタＴ３のゲート電極及びＮＭＯＳトランジスタＴ４のソース電極の一方の端子に共通接続されている。抵抗Ｒ１のもう一方の端子及びＮＭＯＳトランジスタＴ４のドレイン電極は、接地電位Ｖｓｓに接続されている。また、ＰＭＯＳトランジスタＴ３とＮＭＯＳトランジスタＴ４とのドレイン電極は、互いに接続されており、ＰＭＯＳトランジスタＴ２，Ｔ３及びＮＭＯＳトランジスタＴ４のゲート電極は、ＰＭＯＳトランジスタＴ２と抵抗Ｒ１とが接続されたノードＮ１に接続されている。

次に、図１７を参照して、パワーオンリセット回路２４A８の動作を説明する。ここで、上記ノードＮ１の電位をｂ、各パワーオン検知回路２４Ａ９からの出力信号の電位をｃ，ｅ，ｇ、各インバータＧ１，Ｇ２，Ｇ３からの出力信号の電位をｄ，ｆ，ｈ、ＮＡＮＤゲートＧ４からの出力信号の電位をＰＷＲＯＮとする。

図１７に示すように、電源電位Ｖｃｃが、オフ状態から次第に上がっていくと、半導体チップ２２及びメモリコントローラ２３内部電圧Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３は、それに伴って、各々上昇していく。但し、その上昇率は、配線の抵抗、容量等により各半導体チップ２２及びメモリコントローラ２３毎に異なる。各々のパワーオン検知回路２４A９のノードの電位ｂが、ＮＭＯＳトランジスタＴ４の閾値よりも高くなると、トランジスタＴ４がオンして、電位ｃ，ｅ，ｇは「Ｌｏｗ」に遷移する。全てのパワーオン検知回路２４A９からの電位ｃ，ｅ，ｇが「Ｌｏｗ」になると、電位ｄ，ｆ，ｈがすべて「Ｈｉｇｈ」となるので、電位ＰＷＲＯＮは「Ｌｏｗ」から「Ｈｉｇｈ」へ遷移する。

この電位ＰＷＲＯＮが電源チップ２４から、半導体チップ２２及びメモリコントローラ２３へ出力されることにより、半導体チップ２２及びメモリコントローラ２３は、内部電位を初期化し、外部装置との信号のやり取りが可能となる。

したがって、上記第１３実施形態による構成によれば、半導体チップ２２及びメモリコントローラ２３にパワーオンリセット回路２４A８を設ける必要がないため、半導体チップ及びメモリコントローラの面積を削減できる。更に、パッケージを小型化した際の空間的制約を緩和することができる。

また、上記第１３実施形態による構成によれば、第１〜１２実施形態と同様にチップ間の空間的制約を緩和することができる。そして、この空間的制約の緩和により、低コストでマルチチップパッケージによる半導体装置（メモリシステム）を実現することができる。

本発明の第１実施形態に係る半導体装置の概略側面図である。本発明の第１実施形態に係る半導体装置の電源チップの概略図である。本発明の第２実施形態に係る半導体装置の概略側面図である。本発明の第３実施形態に係る半導体装置の概略側面図である。本発明の第４実施形態に係る半導体装置の概略側面図である。本発明の第５実施形態に係る半導体装置の概略側面図である。本発明の第６実施形態に係る半導体装置の概略側面図である。本発明の第７実施形態に係る半導体装置の概略側面図である。本発明の第８実施形態に係る半導体装置の概略側面図である。本発明の第９実施形態に係る半導体装置の概略上面図である。本発明の第９実施形態に係る半導体装置の電源チップの概略上面図である。本発明の第１０実施形態に係る半導体装置の概略上面図である。本発明の第１１実施形態に係る半導体装置の概略上面図である。本発明の第１１実施形態に係る半導体装置の電源チップの概略上面図である。本発明の第１２実施形態に係る半導体装置の電源チップの概略上面図である。本発明の第１３実施形態に係る半導体装置のパワーオンリセット回路の概略図である。本発明の第１３実施形態に係る半導体装置のパワーオンリセット回路の動作タイミングを示す波形図である。従来の半導体装置の概略側面図である。

符号の説明

１１，２１…パッケージ基板、１２，２２…半導体チップ、１２ａ…ボンディングパッド、１３，２３…メモリコントローラ、１３ａ…ボンディングパッド、１４，１４’，２４，２４’，２４’’，２４Ａ…電源チップ、１４１…電源電圧用パッド、１４２…接地電圧用パッド、１４３，２４３，２４３’’…半導体キャパシタ、１５，２５…基板回路パターン、１６，２６…ボンディングワイヤ、１７，１７’，２５（１）〜２５（５）…基板配線パターン、１８…封止材、１９…半田ボール。

Claims

基板と、
半導体チップと、
当該半導体チップを制御するメモリコントローラと、
キャパシタを有する電源チップと
を備える半導体装置であって、
前記基板上に前記半導体チップが積載され更に前記メモリコントローラと前記電源チップとが前記半導体チップ上に積載されると共に、前記キャパシタは、前記半導体チップに供給される電圧を安定化させるために用いられ、
前記電源チップは、当該電源チップの端部近傍から他の端部近傍に延びる配線パターンを備える
ことを特徴とする半導体装置。
前記半導体チップと、前記メモリコントローラと、前記電源チップとの各々は、少なくとも一辺に電極を備え、
前記電極が、ボンディングが可能なように、前記半導体チップと、前記メモリコントローラと、前記電源チップとが積載されていることを特徴とする請求項１記載の半導体装置。
前記電極は、前記基板上に設けられた基板回路パターンとボンディングワイヤにより電気的に接続されていることを特徴とする請求項２記載の半導体装置。
複数の基板回路パターンに電気的に接続されると共に、前記基板中に設けられた基板配線パターンを
備えることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
前記電源チップは、
前記半導体チップ及び前記メモリコントローラの少なくともいずれか一方に電源を供給する電源供給部と、
前記電源供給部により供給される電源を制御する電源制御部と
を備えることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
前記電源チップは、前記半導体チップ及び前記メモリコントローラの少なくともいずれか一方の電位を読み取り、前記読み取った電位のすべての値が予め定めた閾値を超えた場合に、制御信号を出力し、前記半導体チップ及び前記メモリコントローラの少なくとも一方の内部電位を初期化するパワーオンリセット部を備えることを特徴とする請求項１乃至５のいずれか１項記載の半導体装置。
前記電源チップは上面から見て長方形であり、
前記電源チップは、長辺側に配置された複数の第１電極と短辺側に配置された複数の第２電極と、複数の前記第１の電極と複数の前記第２の電極を電気的に接続する複数の配線パターンを有することを特徴とする請求項１乃至６のいずれか１項記載の半導体装置。