JP2008028004A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、パッケージ基板11と、半導体チップ12と、その半導体チップ12を制御するメモリコントローラ13と、半導体キャパシタを有する電源チップ14とを備える。そして、半導体装置は、パッケージ基板11上に半導体チップ12(1),12(2)が積載され更に、メモリコントローラ13と、電源チップ14とが半導体チップ12(2)上に積載されると共に、半導体キャパシタは、半導体チップ12(1),12(2)に供給される電圧を安定化させるために用いられる。
【選択図】図1
Description
図1を参照して、本発明の第1実施形態に係る半導体装置を説明する。図1は、第1実施形態に係る半導体装置の概略図である。
次に、図3を参照して、本発明の第2実施形態に係る半導体装置の構成を説明する。図3は、本発明の第2実施形態に係る半導体装置の構成を示す側面図である。なお、第1実施形態と同一の構成は、同一符号を付し、その説明を省略する。
次に、図4を参照して、本発明の第3実施形態に係る半導体装置の構成を説明する。図4は、本発明の第3実施形態に係る半導体装置の構成を示す側面図である。なお、第2実施形態と同一の構成は、同一符号を付し、その説明を省略する。
次に、図5を参照して、本発明の第4実施形態に係る半導体装置の構成を説明する。図5は、本発明の第4実施形態に係る半導体装置の構成を示す側面図である。なお、第3実施形態と同一の構成は、同一符号を付し、その説明を省略する。
次に、図6を参照して、本発明の第5実施形態に係る半導体装置の構成を説明する。図6は、本発明の第5実施形態に係る半導体装置の構成を示す側面図である。なお、第2実施形態と同一の構成は、同一符号を付し、その説明を省略する。
次に、図7を参照して、本発明の第6実施形態に係る半導体装置の構成を説明する。図7は、本発明の第6実施形態に係る半導体装置の構成を示す側面図である。なお、第5実施形態と同一の構成は、同一符号を付し、その説明を省略する。
次に、図8を参照して、本発明の第7実施形態に係る半導体装置の構成を説明する。図8は、本発明の第7実施形態に係る半導体装置の構成を示す側面図である。なお、第7実施形態と同一の構成は、同一符号を付し、その説明を省略する。
次に、図9を参照して、本発明の第8実施形態に係る半導体装置の構成を説明する。図9は、本発明の第8実施形態に係る半導体装置の構成を示す側面図である。なお、第7実施形態と同一の構成は、同一符号を付し、その説明を省略する。
次に、図10及び図11を参照して、本発明の第9実施形態に係る半導体装置の構成を説明する。図10は、本発明の第9実施形態に係る半導体装置の構成を示す上面図である。
22(1){22a}−21{25(2)}
22(2){22a}−21{25(1)}
22(2){22a}−21{25(2)}
[配線2]・・・23{23b}−21{25(4)}
[配線3]・・・23{23a}−21{25(5)}
24{241}−21{25(5)}
24{242}−21{25(5)}
[配線4]・・・24{244b}−21{25(3)}
[配線5]・・・23{23a}−24{244a}
上記のように構成された第9実施形態に係る半導体装置は、電源チップ24が、配線パターン245を有する構成であるので、長距離におよぶパッド間の接続にボンディングワイヤを用いる必要が低減される。例えば、図10においては、メモリコントローラ23のボンディングパッド23aから、配線パターン245を介して、基板回路パターン25(3)に電気的に接続することが可能となっている。
次に、図12を参照して、本発明の第10実施形態に係る半導体装置の構成を説明する。図12は、本発明の第10実施形態に係る半導体装置の構成を示す上面図である。なお、第9実施形態と同一の構成は、同一符号を付し、その説明を省略する。
22(1){22a}−21{25(2)}
22(2){22a}−21{25(1)}
22(2){22a}−21{25(2)}
24’{241’}−21{25(1)}
24’{242’}−21{25(2)}
[配線2’]・・・24’{244’b}−21{25(3)}
[配線3’]・・・23’{23’c}−21{25(4)}
[配線4’]・・・23’{23’a}−21{25(5)}
[配線5’]・・・23’{23’b}−24’{244’a}
上記のように構成された第10実施形態に係る半導体装置は、電源チップ24’が、配線パターン245’を有する構成であるので、長距離におよぶパッド間の接続にボンディングワイヤを用いる必要が低減される。例えば、図12においては、メモリコントローラ23’のボンディングパッド23’bは、配線パターン245’を介して、基板回路パターン25(3)に電気的に接続することが可能とされている。
次に、図13及び図14を参照して、本発明の第11実施形態に係る半導体装置の構成を説明する。図13は、本発明の第11実施形態に係る半導体装置の構成を示す上面図であり、図14は、その電源チップの構成を示す上面図である。なお、第10実施形態と同一の構成は、同一符号を付し、その説明を省略する。
[配線2’’]・・・22(1){22a}−21{25(2)}
22(2){22a}−21{25(2)}
24’’{241’’}−21{25(2)}
24’’{242’’}−21{25(2)}
[配線3’’]・・・23’{23’c}−21{25(4)}
[配線4’’]・・・23’{23’a}−21{25(5)}
[配線5’’]・・・23’{23’b}−24’’{244’’a}
上記のように構成された第11実施形態に係る半導体装置は、電源チップ24’’が、配線パターン245’’を有する構成であるので、長距離におよぶパッド間の接続にボンディングワイヤ26を用いる必要が低減される。例えば、図13においては、メモリコントローラ23’のボンディングパッド23’bから、配線パターン245’’を介して、基板回路パターン25(1)に電気的に接続することが可能となっている。
次に、図15を参照して、本発明の第12実施形態に係る半導体装置の構成を説明する。図15は、本発明の第12実施形態に係る半導体装置の電源チップの構成を示す上面図である。なお、半導体装置の全体の構成は、第1〜第11実施形態のいずれの形態であってもよい。
次に、図16を参照して、本発明の第13実施形態に係る半導体装置の構成を説明する。本発明の第13実施形態に係る半導体装置は、第12実施形態に係る電源チップ24Aの電源制御回路24A4にパワーオンリセット回路24A8を備えた構成である。図16は、本発明の第13実施形態に係る半導体装置のパワーオンリセット回路の構成を示す回路図である。なお、パワーオンリセット回路24A8は、半導体チップ22及びメモリコントローラ23の内部電位を初期化し、外部装置との信号のやり取りを可能とするものである。
Claims (7)
- 基板と、
半導体チップと、
当該半導体チップを制御するメモリコントローラと、
キャパシタを有する電源チップと
を備える半導体装置であって、
前記基板上に前記半導体チップが積載され更に前記メモリコントローラと前記電源チップとが前記半導体チップ上に積載されると共に、前記キャパシタは、前記半導体チップに供給される電圧を安定化させるために用いられていること
を特徴とする半導体装置。 - 前記半導体チップと、前記メモリコントローラと、前記電源チップとの各々は、少なくとも一辺に電極を備え、
前記電極が、ボンディングが可能なように、前記半導体チップと、前記メモリコントローラと、前記電源チップとが積載されていることを特徴とする請求項1記載の半導体装置。 - 前記電極は、前記基板上に設けられた基板回路パターンとボンディングワイヤにより電気的に接続されていることを特徴とする請求項1又は2記載の半導体装置。
- 複数の前記基板回路パターンに電気的に接続されると共に、前記基板中に設けられた基板配線パターンを
備えることを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。 - 前記電源チップは、当該電源チップの端部近傍から他の端部近傍に延びる配線パターンを備えることを特徴とする請求項1乃至4のいずれか1項記載の半導体装置。
- 前記電源チップは、
前記半導体チップ及び前記メモリコントローラの少なくともいずれか一方に電源を供給する電源供給部と、
前記電源供給部により供給される電源を制御する電源制御部と
を備えることを特徴とする請求項1乃至5のいずれか1項記載の半導体装置。 - 前記電源チップは、前記半導体チップ及び前記メモリコントローラの少なくともいずれか一方の電位を読み取り、前記読み取った電位のすべての値が予め定めた閾値を超えた場合に、制御信号を出力し、前記半導体チップ及び前記メモリコントローラの少なくとも一方の内部電位を初期化するパワーオンリセット部を備えることを特徴とする請求項1乃至6のいずれか1項記載の半導体装置。
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