JP2008053319A - 半導体装置 - Google Patents

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semiconductor device
power supply
semiconductor
chip
wiring board
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Takehiko Maeda
武彦 前田
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NEC Electronics Corp
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NEC Electronics Corp
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Abstract

【課題】従来、複数の電源電圧を用いる半導体ＩＣチップを備える半導体装置においては、複数の電源を実装基板に設ける必要があったため、実装面積が増大してしまうという問題があった。
【解決手段】半導体装置１は、多層配線基板１０、および直流電源回路２０を備えている。多層配線基板１０中には、半導体ＩＣチップ３０が埋め込まれている。多層配線基板１０には、直流電源回路２０が設けられている。直流電源回路２０は、半導体ＩＣチップ３０に電源電圧を供給する回路である。
【選択図】図１

Description

本発明は、半導体装置に関する。
近年、最先端の半導体集積回路（半導体ＩＣ）においては、デジタルコンシューマ機器やモバイル・通信機器等におけるデータの高速処理等の高性能化や高機能化に加え、低消費電力化や小型化等に向けた技術が要求されている。このような高性能化および低消費電力化に伴い、コアトランジスタ電源の低電圧化・多電源化が進んでいる。
なお、本発明に関連する先行技術文献としては、特許文献１が挙げられる。
特開２００４−２８８７９３号公報
しかしながら、従来、複数の電源電圧を用いる半導体ＩＣチップを備える半導体装置においては、複数の電源を実装基板に設ける必要があったため、実装面積が増大してしまうという問題があった。
本発明による半導体装置は、半導体集積回路チップが埋め込まれた多層配線基板と、上記多層配線基板に設けられ、上記半導体集積回路チップに電源電圧を供給する直流電源回路と、を備えることを特徴とする。
この半導体装置においては、半導体集積回路チップが埋め込まれた多層配線基板に直流電源回路を設けている。これにより、当該半導体集積回路チップが複数の電源電圧を用いる場合であっても、複数の電源を実装基板に設ける必要がないため、実装面積を小さく抑えることができる。
本発明によれば、実装面積の低減に適した半導体装置が実現される。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、多層配線基板１０、および直流電源回路２０を備えている。多層配線基板１０は、配線１２、樹脂層１４および貫通スルーホール１６を含んでいる。貫通スルーホール１６内の側壁には配線１２が形成されていて、貫通スルーホール１６内の中心部は樹脂層１５によって埋め込まれている。貫通スルーホール１６内の配線１２は、多層配線基板１０の上面Ｓ１と下面Ｓ２とを電気的に接続している。また、多層配線基板１０の両面Ｓ１，Ｓ２には、ソルダーレジスト１８が形成されている。
多層配線基板１０中には、半導体ＩＣチップ３０が埋め込まれている。半導体ＩＣチップ３０は、その回路面（配線層側の面）３０ａを下面Ｓ２側に向けるようにして多層配線基板１０中に内蔵されており、半田バンプ等の接続端子３２を介して配線１２に接続されている。本実施形態において半導体ＩＣチップ３０は、複数の機能ブロックを含んでおり、相異なる大きさの複数の電源電圧を用いる。機能ブロックの例としては、ＣＰＵ、メモリ、ＰＬＬ（Phase Locked Loop）、およびＩ／Ｏ部等が挙げられる。
多層配線基板１０には、直流電源回路２０が設けられている。本実施形態においては、具体的に、多層配線基板１０の上面Ｓ１上に直流電源回路２０が設けられている。直流電源回路２０は、半導体ＩＣチップ３０に電源電圧を供給する回路である。直流電源回路２０は、複数の電気部品２２，２４によって構成されている。電気部品２２は、例えば、ＤＣ−ＤＣ変換回路、レギュレータおよびスイッチング素子等の半導体部品である。電気部品２４は、例えば、キャパシタ、インダクタおよび抵抗等の受動部品である。電気部品２２，２４は、半田１９によって配線１２に電気的に接続されている。また、直流電源回路２０は、平面視で、半導体ＩＣチップ３０と重なる位置に設けられている。具体的には、直流電源回路２０の一部（電気部品２２）が半導体ＩＣチップ３０と重なる位置に設けられている。
図２を参照しつつ、直流電源回路２０および半導体ＩＣチップ３０間での信号のやり取りについて説明する。ここでは、直流電源回路２０がＤＣ−ＤＣ変換回路２３および制御回路２５を含んで構成されている場合を例にとって説明する。直流電源回路２０は、図中に矢印Ａ１で示すように、複数（本例では４つ）の出力端子を有している。これらの出力端子からは、相異なる大きさの電圧が出力される。これらの電圧は、半導体ＩＣチップ３０に電源電圧として供給される。例えば、これらの電圧は、半導体ＩＣチップ３０中の複数の機能ブロックのそれぞれに電源電圧として供給される。
直流電源回路２０の出力電圧は、半導体ＩＣチップ３０によって制御可能である。つまり、制御回路２５は、半導体ＩＣチップ３０からの制御信号を受けると、その制御信号に従ってＤＣ−ＤＣ変換回路２３から出力される電圧を制御する。この制御により、例えば、上記各出力端子から出力される電圧の大きさを変更することができる。なお、直流電源回路２０からの複数の出力電圧の全てが半導体ＩＣチップ３０に供給されることは必須ではなく、一部のみが供給されてもよい。その場合、どの出力端子の電圧を半導体ＩＣチップ３０に供給するかについても、上記制御によって変更することができる。
図１に戻って、多層配線基板１０の上面Ｓ１上には、キャパシタ４０も設けられている。このキャパシタ４０は、デカップリングキャパシタとして機能する。キャパシタ４０は、半田１９によって配線１２に電気的に接続されている。
多層配線基板１０の下面Ｓ２上には、外部接続端子５０が形成されている。外部接続端子５０は、例えば半田ボールである。多層配線基板１０は、この外部接続端子５０を介して実装基板６０に実装されている。実装基板６０は、例えばプリント基板である。
本実施形態の効果を説明する。半導体装置１においては、半導体ＩＣチップ３０が埋め込まれた多層配線基板１０に直流電源回路２０を設けている。これにより、当該半導体ＩＣチップ３０が複数の電源電圧を用いる場合であっても、複数の電源を実装基板６０に設ける必要がないため、実装面積を小さく抑えることができる。
これに対して、直流電源回路を多層配線基板に設けない場合には、複数の電源ＩＣを実装基板に設けなければならず、実装面積が増大してしまう。この点、本実施形態によれば、１つの電源ＩＣ（直流電源回路２０に入力電圧を供給する電源）を実装基板６０に設ければ足りる。すなわち、半導体ＩＣチップ３０が複数の電源電圧を必要とする場合であっても、実装基板６０からの供給電圧は単一でよいのである。このため、実装基板６０上の電源エリアの面積を縮小することができる。
また、近年では、低電源電圧化に伴い、実装基板の配線抵抗等による電源電圧の電圧降下を小さく抑えることが強く要求されてきている。それゆえ、従来の半導体装置においては、かかる要求に応えるべく複数の電源ＩＣを半導体ＩＣチップの近傍に配置する必要に迫られ、それにより実装基板上のフロアレイアウトの自由度が制限されるという問題もあった。本実施形態によれば、直流電源回路２０を多層配線基板１０に設けたことにより、かかる問題も回避することができる。
さらに、直流電源回路２０を多層配線基板１０に設けた場合、実装基板６０に設けた場合よりも、直流電源回路２０と半導体ＩＣチップ３０との間の電気経路を短くすることが可能となる。これにより、電源電圧の安定化を図れるため、半導体装置１は、ＧＨｚ帯以上の高周波帯域でも安定的に動作することができる。また、キャパシタ４０が設けられていることも、電源電圧の一層の安定化に資する。ただし、キャパシタ４０を設けることは必須ではない。
直流電源回路２０の出力電圧が可変である場合、各機能ブロックの動作モードに応じた最適の電源電圧を半導体ＩＣチップ３０に供給することができる。例えば、ある機能ブロックが待機状態にある場合、その機能ブロックに供給される電源電圧を一時的に低くすることで、半導体装置１における消費電力を小さく抑えることができる。このとき、当該電源電圧を０Ｖまで下げてもよい。逆に、例えば高速動作をさせたい機能ブロックがあるような場合には、その機能ブロックへの電源電圧を一時的に高くしてもよい。
直流電源回路２０が平面視で半導体ＩＣチップ３０と重なる位置に設けられている場合、そうでない場合よりも多層配線基板１０の面積を縮小することが可能である。
本実施形態においては、直流電源回路２０が多層配線基板１０上に設けられている。これにより、直流電源回路２０を多層配線基板１０中に設ける場合よりも、直流電源回路２０の配置について高い自由度が得られるとともに、半導体装置１の製造コストを低減することができる。
また、本実施形態においては、半導体ＩＣチップ３０の回路面３０ａが、外部接続端子５０が設けられた下面Ｓ２側に向いている。このため、半導体ＩＣチップ３０と実装基板６０との間の電気経路を短くでき、それにより半導体ＩＣチップ３０の信号電圧に対する配線抵抗の影響を小さく抑えることができる。
ところで、特許文献１には、直流電源回路が埋め込まれた多層配線基板が開示されている。しかしながら、その多層配線基板には、直流電源回路から電源電圧の供給を受ける半導体ＩＣチップが埋め込まれていない。
なお、本実施形態において、実装基板６０を設けることは必須ではない。つまり、図１には実装基板に実装された後の状態にある半導体装置１を示したが、半導体装置１は実装基板に実装される前の状態にあってもよい。以下の実施形態では、後者の状態（すなわち、実装基板に実装される前の状態）にある半導体装置の例を示す。
（第２実施形態）
図３は、本発明による半導体装置の第２実施形態を示す断面図である。本実施形態の半導体装置２においては、多層配線基板１０に埋め込まれた半導体ＩＣチップ３０の回路面３０ａが上面Ｓ１側を向いている。このため、直流電源回路２０と半導体ＩＣチップ３０との間の電気経路を短くでき、それにより半導体ＩＣチップ３０の電源電圧に対する配線抵抗の影響を小さく抑えることができる。半導体装置２のその他の構成および効果は、図１の半導体装置１と同様である。
（第３実施形態）
図４は、本発明による半導体装置の第３実施形態を示す断面図である。本実施形態の半導体装置３においては、直流電源回路２０およびキャパシタ４０が、多層配線基板１０の下面Ｓ２上に設けられている。すなわち、直流電源回路２０およびキャパシタ４０が外部接続端子５０と同じ側に設けられている。このため、多層配線基板１０の上面Ｓ１に広いスペースを確保することができる。さらに、半導体ＩＣチップ３０の回路面３０ａが、直流電源回路２０および外部接続端子５０が設けられた下面Ｓ２側に向いている。このため、直流電源回路２０と半導体ＩＣチップ３０との間の電気経路および半導体ＩＣチップ３０と実装基板との間の電気経路の双方を短くすることができる。また、直流電源回路２０の全体が平面視で半導体ＩＣチップ３０と重なっている。このため、直流電源回路２０の一部が半導体ＩＣチップ３０と重なっている場合よりも更に多層配線基板１０の面積を縮小することが可能である。半導体装置３のその他の構成および効果は、図１の半導体装置１と同様である。
なお、本実施形態においては半導体ＩＣチップ３０の回路面３０ａが下面Ｓ２側に向いた例を示したが、図５に示すように、半導体ＩＣチップ３０の回路面３０ａが上面Ｓ１側に向いていてもよい。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては多層配線基板１０の両面Ｓ１，Ｓ２間の電気的接続が貫通スルーホール１６内の配線１２によって行われた例を示したが、図６および図７に示すように、両面Ｓ１，Ｓ２間の電気的接続がビアプラグ１７によって行われていてもよい。図６および図７において、半導体ＩＣチップ３０の回路面３０ａは、それぞれ下面Ｓ２側および上面Ｓ１側を向いている。これらの図６および図７においても、図４および図５と同様に、多層配線基板１０の下面Ｓ２上に直流電源回路２０およびキャパシタ４０を配置してもよい。
また、上記実施形態においては直流電源回路２０を多層配線基板１０上（上面Ｓ１上または下面Ｓ２上）に設けた例を示したが、図８および図９に示すように、直流電源回路２０を多層配線基板１０中に設けてもよい。すなわち、半導体ＩＣチップ３０と共に直流電源回路２０を、多層配線基板１０中に埋め込んでもよい。これらの図においては、キャパシタ４０も多層配線基板１０中に埋め込まれている。さらに、図９においては、多層配線基板１０の上面Ｓ１上に、直流電源回路２０またはキャパシタ４０とは別の電気部品７２，７４が、半田ボール７３を介して実装されている。電気部品７２，７４は、例えば、半導体メモリを含むパッケージ部品である。
なお、図８および図９においては多層配線基板１０の両面Ｓ１，Ｓ２がビアプラグ１７によって接続された例を示したが、図１等と同様に、両面Ｓ１，Ｓ２を貫通スルーホール１６内の配線１２によって接続してもよい。また、これらの図においては半導体ＩＣチップ３０の回路面３０ａが下面Ｓ２側を向いた例を示したが、回路面３０ａが上面Ｓ１側を向いていてもよい。
また、上記実施形態においては多層配線基板１０として４層の配線基板を例示したが、多層配線基板１０の層数は、２以上であればいくつであってもよい。
また、上記実施形態においては直流電源回路２０が複数の電気部品で構成された例を示したが、直流電源回路２０は一体の電気部品で構成されていてもよい。
本発明による半導体装置の第１実施形態を示す断面図である。 直流電源回路および半導体ＩＣチップ間での信号のやり取りについて説明するためのブロック図である。 本発明による半導体装置の第２実施形態を示す断面図である。 本発明による半導体装置の第３実施形態を示す断面図である。 図４の半導体装置の変形例を示す断面図である。 実施形態の変形例を示す断面図である。 実施形態の変形例を示す断面図である。 実施形態の変形例を示す断面図である。 実施形態の変形例を示す断面図である。
符号の説明
１ 半導体装置
２ 半導体装置
３ 半導体装置
１０ 多層配線基板
１２ 配線
１４ 樹脂層
１５ 樹脂層
１６ 貫通スルーホール
１７ ビアプラグ
１８ ソルダーレジスト
１９ 半田
２０ 直流電源回路
２２ 電気部品
２３ ＤＣ−ＤＣ変換回路
２４ 電気部品
２５ 制御回路
３０ 半導体ＩＣチップ
３０ａ 回路面
３２ 接続端子
４０ キャパシタ
５０ 外部接続端子
６０ 実装基板
７２ 電気部品
７３ 半田ボール
７４ 電気部品
Ｓ１ 上面
Ｓ２ 下面

Claims (9)

  1. 半導体集積回路チップが埋め込まれた多層配線基板と、
    前記多層配線基板に設けられ、前記半導体集積回路チップに電源電圧を供給する直流電源回路と、
    を備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記直流電源回路の出力電圧は、前記半導体集積回路チップによって制御可能である半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記直流電源回路は、相異なる大きさの複数の電圧を出力するように構成されている半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記直流電源回路は、前記複数の電圧を出力する複数の出力端子を有しており、
    前記各出力端子から出力される前記各電圧は、可変である半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記半導体集積回路チップは、相異なる大きさの複数の電源電圧を用いる半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記半導体集積回路チップは、複数の機能ブロックを含んでいる半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記直流電源回路は、平面視で、前記半導体集積回路チップと重なる位置に設けられている半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記多層配線基板に設けられたデカップリングキャパシタをさらに備える半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記多層配線基板が実装された実装基板をさらに備える半導体装置。
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