JP2004186362A - 回路装置 - Google Patents

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栄寿 前原
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Atsushi Nakano
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Abstract

【課題】複雑な電気回路が内部に構成され且つ電気的接続が容易な回路装置１０を提供する。
【解決手段】多層配線を構成する導電パターン１２の最上層の導電パターン１２Ａに第１の回路素子１３を実装する。最下層の導電パターンであり装置裏面に露出する第４の導電パターン１２Ｄに、第２の回路素子１４およびコネクタ１５を実装する。このことにより、より多数個の回路素子を有する回路装置１０を提供することができる。更に、コネクタ１５を装置裏面に実装することにより、外部との電気的接続を容易に行うことができる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、回路装置に関し、樹脂封止された回路装置の裏面に外部との電気的接続を行うコネクタおよび回路素子が実装された回路装置に関するものである。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰ、またはチップサイズよりも若干大きいサイズのＣＳＰが開発されている（例えば、特許文献１を参照）。
【０００３】
図５は、支持基板としてガラスエポキシ基板１０１を採用した、チップサイズよりも若干大きいＣＳＰ１００を示すものである。ここではガラスエポキシ基板１０１にトランジスタチップＴが実装されたものとして説明していく。
【０００４】
このガラスエポキシ基板１０１の表面には、第１の電極１０２Ａ、第２の電極１０２Ｂおよびダイパッド１０３が形成され、裏面には第１の裏面電極１０５Ａと第２の裏面電極１０５Ｂが形成されている。そしてスルーホールＴＨを介して、前記第１の電極１０２Ａと第１の裏面電極１０５Ａが、第２の電極１０２Ｂと第２の裏面電極１０５Ｂが電気的に接続されている。またダイパッド１０３には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極１０２Ａが金属細線１０４を介して接続され、トランジスタのベース電極と第２の電極１０２Ｂが金属細線１０４を介して接続されている。更にトランジスタチップＴを覆うようにガラスエポキシ基板１０１に樹脂層１０６が設けられている。
【０００５】
前記ＣＳＰ１００は、ガラスエポキシ基板１０１を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極１０５Ａ、１０５Ｂまでの延在構造が簡単であり、安価に製造できるメリットを有する。
【０００６】
図６を参照して、上記したＣＳＰ１００等の素子が、実装基板ＰＳに実装されることにより、１つのモジュールが構成される。実装基板ＰＳには、ＣＳＰの他にも、半導体素子を内蔵する回路装置１１０、チップ抵抗ＣＲおよびチップコンデンサＣＣが表面および裏面に実装されている。そして、実装基板ＰＳの表面および裏面に形成された導電路により個々の回路素子は電気的に接続されていた。この様な構造で、例えば携帯、ＯＡ機器等の中に実装されるモジュールが構成されていた。
【０００７】
【特許文献１】
特開２００１−３３９１５１号公報（第１頁、第１図）
【０００８】
【発明が解決しようとする課題】
しかしながら、従来例に示すような構成で、１つの機能を有するモジュールを構成した場合、全体のサイズが大きく成ってしまい。このモジュールを内蔵する電子機器の小型化および軽量化を行うのが困難である問題があった。具体的に、前述したモジュールを従来例に示すような構造で実現した場合、そのサイズが、十数センチ四方に成ってしまう問題があった。
【０００９】
更に、実装基板ＰＳの両面に回路素子が固着されているので、マザーボード等の基板への接続が困難になる問題があった。
【００１０】
本発明は上記した問題を鑑みて成されたものであり、本発明の主な目的は、回路装置の裏面に露出した導電パターンに回路素子やコネクタを実装することにより、モジュールとしての機能を有し且つ小型の回路装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の回路装置は、少なくとも１層の導電パターンと、前記導電パターンに固着される第１の回路素子と、前記第１の回路素子および前記導電パターンを被覆して全体を支持する封止樹脂とを具備し、裏面に露出した前記導電パターンにコネクタを接続することを特徴とする。
【００１２】
更に、本発明の回路装置は、少なくとも１層の導電パターンと、前記導電パターンに固着される第１の回路素子と、前記第１の回路素子および前記導電パターンを被覆して全体を支持する封止樹脂とを具備し、前記回路装置の裏面に露出した前記導電パターンに固着された第２の回路素子とを具備することを特徴とする。
【００１３】
更にまた、本発明の回路装置は、少なくとも二層の導電パターンと、前記最上層の導電パターンとして形成された第１の電極に電気的に接続された第１の回路素子と、前記第１の回路素子および前記導電パターンとを一体で封止した封止樹脂と、最下層の導電パターンとして形成され、裏面に位置する前記封止樹脂面から露出したた第２の電極とから成るパッケージとを有し、前記第２の電極は、コネクタ実装用の電極、第２の回路素子実装用の電極とから成り、それぞれコネクタと第２の回路素子が実装され、最上層から最下層に渡り設けられたスルーホール、配線を介して所望の回路またはシステム回路が実現される事を特徴とする。
【００１４】
【発明の実施の形態】
図１を参照して、本発明の回路装置１０の構成を説明する。図１（Ａ）は回路装置１０の上面図であり、図１（Ｂ）はその断面図である。本発明の回路装置１０は、少なくとも１層の導電パターン１２Ａ〜Ｄと、導電パターン１２Ａに固着される第１の回路素子１３と、第１の回路素子１３および導電パターン１２Ａを被覆して全体を支持する封止樹脂１６とを具備し、裏面に露出した導電パターン１２Ｄにコネクタを接続する構成となっている。このような構成を以下にて詳述する。
【００１５】
図１（Ｂ）を参照して、導電パターン１２はロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。ここでは、第１の導電パターン１２Ａ、第２の導電パターン１２Ｂ、第３の導電パターン１２Ｃおよび第４の導電パターン１２Ｄから成る４層の多層配線構造が形成されている。各々の導電パターン１２は、接続手段２０（コンタクトホールまたはスルーホール）により電気的に接続されている。そして、各々の導電パターン１２は、樹脂層２１を介して積層されている。
【００１６】
上記した多層の導電パターン１２の具体的な構造を説明する。第２の導電パターン１２Ｂと第３の導電パターン１２Ｃは、厚さが１００μｍ程度の樹脂層２１を介して積層されている。そして、樹脂層２１に穿たれた貫通孔に形成されたメッキ膜により、第２の導電パターン１２Ｂと第３の導電パターン１２Ｃとを電気的に接続する接続手段２０が形成されている。
【００１７】
そして、第２の導電パターン１２Ｂおよび第３の導電パターン１２Ｃは、樹脂層２１により被覆される。第２の導電パターン１２Ｂを被覆する樹脂層２１に貫通孔を設けて、銅メッキを形成することにより、第１の導電パターン１２Ａが形成される。また、第３の導電パターン１２Ｃを被覆する樹脂層２１に貫通孔を設けて、銅メッキを形成することにより、第４の導電パターン１２Ｄが形成される。そして、第４の導電パターン１２Ｄは、端子１８として露出箇所を除いて、樹脂被膜１７により被覆される。
【００１８】
図１（Ａ）を参照して、端子１８は、回路装置１０裏面を被覆する樹脂被膜１７から露出する第４の導電パターン１２Ｄから成る。ここでは、回路装置１０の一側辺に整列した端子１８Ａは、外部との接続部となる第１のコネクタ１５Ａと電気的に接続されている。端子１８Ａと対向する辺に整列する端子１８Ｂは、外部との接続を行う第２のコネクタ１８Ｂと接続されている。また、端子１８Ｃは、他の側辺に沿って設けられ、この端子の使用方法としては色々あるが、例えば、内蔵される半導体素子（特にメモリ、マイコン等）へのデータ書き込み・読み出しの為に使用されても良い。また、端子１８Ｅは、周辺部以外の箇所に設けられ、この端子の使用方法としては、例えば、内部に形成された回路またはシステムの検査用に使用されても良い。
【００１９】
第１の回路素子１３としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。更に、インダクタ、サーミスタ等も採用される。そして、第１の回路素子１３は、第１の導電パターン１２Ａに固着されおり、封止樹脂１６により被覆されている。ここでは、フェイスアップで実装された第１の回路素子１３Ａは、金属細線１４を介して他の第１の導電パターン１２Ａと電気的に接続されている。また、第１の回路素子１３Ｂとしては、チップ抵抗やチップコンデンサ等のチップ部品が採用される。第１の回路素子１３Ｂとして採用されるチップ部品は、封止樹脂１６の厚みを抑制するために小型のものが採用され、例えば、金属細線１９の頂部よりも薄いものが採用される。更に、封止樹脂１６よりも薄い素子を回１の回路素子１３として採用することにより、回路装置１０全体の厚みを薄く形成することができる。
【００２０】
第２の回路素子１４は、第４の導電パターン１２Ｄの露出面に実装され、上記した第１の回路素子１３と同種の素子を採用することができる。第２の回路素子１４は、封止樹脂１６で被覆されないために、比較的大型の素子を採用することが可能である。具体的には、容量の大きいチップコンデンサや、樹脂封止されたパッケージを第２の回路素子１４として採用することができる。このように厚い素子を、第２の回路素子１４として回路装置１０の裏面に実装することにより、封止樹脂１６の厚みを、大型の第２の回路素子１４よりも薄くすることができる。
【００２１】
封止樹脂１６は、回路素子１３、金属細線１９および導電パターン１２を被覆している。封止樹脂１６としては、熱硬化性樹脂または熱可塑性樹脂を採用することができる。更に、本発明の回路装置１０は、封止樹脂１６により全体が支持されている。即ち、装置の薄型化およびパターンの微細化を実現するために、各導電パターン１２の厚さは、５０〜７０μｍ以下に薄く形成されており、好適には、１０〜３０μｍ程度に形成される。そして、導電パターン１２は、封止樹脂１６の剛性により全体が支持されている。従って、封止樹脂１６により支持されて実装基板として機能する回路装置１０の裏面からは、導電パターン１２より成る端子１８が多数個露出しており、端子１８に第２の回路素子１４およびコネクタ１５が固着されている。また、封止樹脂１６から成る回路装置１０の下面は、平坦面であるので、接着剤を介して実装基板や筐体内壁に容易に固着することができる。
【００２２】
第１のコネクタ１５Ａは、回路装置１０裏面の側辺部付近に実装され、外部との電気的接続を行う働きを有する。第１のコネクタ１５Ａから導出されるリードが端子１８Ａに固着することで、第１のコネクタ１５Ａと端子１８Ａとの電気的接続が行われる。また、第１のコネクタ１５Ａの両端には、固着用のリードが導出され、このリードが端子１８Ｄに固着されることで、第１のコネクタ１５Ａは回路素子１０裏面に固着される。
【００２３】
第２のコネクタ１５Ｂは、第１のコネクタ１５Ａに対向する側辺部付近に固着され、多数個の端子１８Ｂとリードを介して電気的に接続されている。他の構成は、上述した第１のコネクタ１５Ａと同様である。
【００２４】
また、上記した第１のコネクタ１５Ａおよび第２のコネクタ１５Ｂは、回路装置１０の側辺部以外の箇所に固着することも可能であり、更に、２個以外の個数のコネクタ１５を回路装置１０裏面に実装することも可能である。更に、２つのコネクタ１５Ａ、１５Ｂを実装する場合に於いて、相対向するする辺以外の辺にコネクタ１５を実装することも可能である。
【００２５】
ここで、第１のコネクタ１５Ａおよび第２のコネクタ１５Ｂの具体的な使用例を説明する。第１のコネクタ１５Ａを他の制御部と電気的に接続し、第２のコネクタ１５ＢをＣＤ−ＲＷ等の制御部と接続することで、回路装置１０をＣＤ−ＲＷの制御モジュールとして用いることができる。従って、他の制御部から入力される電気信号に基づいて、第２のコネクタ１５Ｂにより、ＣＤ−ＲＷの書き込みおよび読み出しの指示を行うことができる。更に、ＣＤ−ＲＷ等のメディアから読み出された信号が、第１のコネクタ１５Ａから外部に伝達される。
【００２６】
図２を参照して、コネクタ１５Ａの実装構造に関して説明する。図２（Ａ）は回路装置１０の平面図であり、図２（Ｂ）は回路装置１０を図２（Ａ）に示す矢印の方向から見た側面図である。
【００２７】
図２（Ｂ）を参照して、第１のコネクタ１５Ａは、その両端の下部にリード２２Ａが導出されており、リード２２Ａが端子１８Ｄに固着されることで、第１のコネクタ１５Ａは回路装置１０の裏面に固着されている。ここで、端子１８Ｄは、上述した第４の導電パターン１２Ｄからなり、電気信号が通過しないダミーの導電パターンである。また、回路装置１０の１側辺に整列して露出する各々の端子１８Ａは、第１のコネクタ１５Ａがその下面に有するリード２２Ｂと半田等のロウ材を介して電気的に接続される。そして、各々のリード２２Ｂは、第１のコネクタ内部にて引き回され、端子１８Ｆと導通している。端子１８Ｆは、回路装置１０の外部入出力端子として機能する。第２のコネクタ１５Ｂの構造は、上述した第１のコネクタと同様である。
【００２８】
図３を参照して、第１の導電パターン１２Ａの構成を説明する。図３（Ａ）は回路装置１０の断面図であり、図３（Ｂ）は図３（Ａ）のＡ−Ａ’線に於ける平面図であり、回路装置１０が有する第１の導電パターン１２Ａを示している。
【００２９】
図３（Ｂ）を参照して、第１の導電パターン１２Ａは、第１の回路素子１３が実装されるパッドと、配線部とを形成している。同図の中央部にて点線で囲まれる領域は、半導体素子である第１の回路素子１３Ａを示し、アイランド上に形成された第１の導電パターン上にフェイスアップで固着されている。また、回路素子１３Ａを囲むように、第１の導電パターン１２Ａによりボンディングパッドが設けられている。そして、第１の導電パターン１２Ａにより成る配線部により、第１の回路素子１３同士や、第１の回路素子１３と接続手段２０とが接続されている。
【００３０】
また、微細な配線部が形成されない箇所には、第１の導電パターン１２Ａにより、幅広のパターンが形成され、比較的大きな電流が流れる配線として用いされる。具体的には、幅広に形成された第１の導電パターン１２Ａは、接地電位または電源に接続するパターンとして用いることができる。更に、幅広に形成された第１の導電パターン１２Ａには、マトリックス状に開口部２３が設けられ、開口部２３からは樹脂層２１が露出している。一般的に、導電パターン１２の材料である金属と樹脂との接着力よりも、樹脂同士の接着力の方が大きい。従って、開口部２３から樹脂層２１を露出させることにより、樹脂層２１とそれを被覆する他の樹脂材（例えば封止樹脂１６または導電被膜１７）とを接着させることができるので、回路装置１０の信頼性を向上させることができる。更に、このように幅広の導電パターン１２Ａに開口部２３を設けることにより、導電パターン１２Ａの側面を露出させて、封止樹脂１６等の樹脂と導電パターン１２との側面とを接触させることができる。従って、導電パターン１２Ａと封止樹脂１６との接着強度を向上させることができる。
【００３１】
また幅広のパターンおよびそこに形成される開口部２３は、第２の導電パターン１２Ｂおよび第３の導電パターン１２Ｃにも設けられる。従って、第２の導電パターンおよび第３の導電パターンに開口部２３を設けることにより、樹脂層２１と導電パターン１２との接着強度を向上させることができる。
【００３２】
各層の導電パターン１２に開口部２３を設けることの他のメリットに関して説明する。各層の導電パターン１２に適切な割合にて開口部を設けることにより、導電パターン１２の残存率を調整することができる。具体的には、第１の導電パターン１２Ａと第４の導電パターン１２Ｄとを同程度の残存率に調整することで、それらを被覆する樹脂被膜１７の厚みを合わせ込むことができる。また、第２の導電パターン１２Ｂおよび第３の導電パターン１２Ｃの残存率を同程度に調整することで、それらを被覆する樹脂層２１の厚さを合わせ込むことができる。
【００３３】
また、第２の導電パターン１２Ｂおよび第３の導電パターン１２Ｃは、接続手段２０を介して電気的に接続され、主に配線部が形成される。
【００３４】
図４を参照して、第４の導電パターン１２Ｄの構成を説明する。図４（Ａ）は回路装置１０の断面図であり、図４（Ｂ）は図４（Ａ）のＡ−Ａ’線に於ける平面図である。
【００３５】
図４（Ｂ）を参照して、第４の導電パターン１２Ｄは、第２の回路素子１４およびコネクタ１５が実装される端子１８と配線部を形成している。また各々の端子１８は、第４の導電パターン１２Ｄから成る配線部または接続手段を介して、回路装置１０内部に構成される電気回路と接続されている。端子１８Ａおよび端子１８Ｂは、回路措置１０の１側辺に沿うように整列して、樹脂被膜１７から裏面に露出している。また、端子１８Ａまたは端子１８Ｂが多数個である場合は、同図に示すように２段以上に配列して整列させても良い。端子１８Ｃは、回路装置１０の１側辺に整列され、ここでは、内部の半導体素子にデータを書き込むために使用される。また、端子１８Ｅは、回路装置１０裏面の側辺部以外の箇所に形成されている。この端子１８Ｅは、例えば、内部に形成された回路の動作や特性等を確認するために用いることができる。また、上記した端子１８は側辺部以外の箇所に設けることも可能であり、整列させずに設けることも可能である。
【００３６】
以下に、本発明の特徴をまとめて述べる。
一般に半導体パッケージは、プリント基板等の実装基板に実装するため、パッケージされた外形には、何の素子も実装されない。例えばパッケージの裏面にのみ外部接続用の電極が形成されたもの、一例としてＢＧＡは、裏面の電極が形成された部分に回路素子やコネクタが実装されない。それは半田等の実装材料を介して基板に実装するからである。
【００３７】
一方、本装置は、実装基板に固着するモノではなく、それ自体を実装基板として活用する半導体パッケージである。本パッケージは、導電パターンが何層採用されるかによりその厚みが異なるが、全体で約１ミリ以下であり、薄型の板状体である。そのまま裏面に位置する外部接続電極に半田等のロウ材を設ければ、これも薄型のＢＧＡに成る。しかし図１（Ｂ）の様に裏面を表にして、実装面として活用し、ここに第２の回路素子１４やコネクタ１５を接続してモジュールとする。
【００３８】
つまり本発明では、以下に列挙する要素により、所望の回路またはシステムが実現されている。
▲１▼モールドされた第１の回路素子１３、最上層の導電パターン１２Ａおよびそれから形成される電極、ランド、ボンディングパッド等、
▲２▼最下層の第４の導電パターン１２Ｄから成る外部接続電極、配線、それに実装される第２の回路素子１４
▲３▼最下層および最上層の導電パターン間に設けられた少なくとも一層の配線
▲４▼各導電パターン１２間に形成されたスルーホール
▲５▼最下層の外部接続電極に設けられたコネクタ１５
厚みが薄く、しかもリードフレームが無い分、その平面的面積も少なく、超小型のパッケージが実現でき、携帯用機器、ＯＡ機器の小型化、軽量化が可能となるものである。またコネクタがこれらの機器の実装手段となる。一般に例えば５センチ×５センチ、１０センチ×４センチ、厚みが０．５ミリ等の薄型のパッケージは、普通に考えてもその反りが問題となるが、裏面に形成される半田等で実装されるのではなく、コネクタや薄板保持手段等で実装されるため、その反りのまま実装される。よって半田等のクラックを防止することも可能となる。
【００３９】
続いて、島状に開口部２３が形成された第１の導電パターン１２Ａについて説明する。以下メッシュパターンと呼ぶ。このメッシュパターンは、本来の趣旨は、図３（Ａ）に示す、第１の導電パターン１２Ａ〜第４の導電パターン１２Ｄおよびこれらを一体にする封止樹脂１６が全面に渡り実質均一になるために設けられるダミーパターンである。このダミーパターンは、電極自体がアイランド状でも良いが、それぞれにかかる電圧はフローティングとなるため、容量が発生する。またそれぞれをフローティングにせず固定にするには、コンタクト孔が必要となる。このメッシュパターンにし、各層にまたは重畳する下層および上層に設ければ、これらを同電位とするコンタクトホールは少なくとも一箇所ですむ。しかも開口部２３を介して上層と下層の樹脂が接合し、パッケージとして密着性が向上する。また図３（Ｂ）に示すように、パターンも大きくなり大電流を流す電極としても機能する。更には、各層のメッシュパターンは例えばグランド電位に固定されるため、寄生容量も発生しない。更には、この開口部２３のサイズを制御することによりシールド効果も可能となる。
【００４０】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【００４１】
導電パターン１２に実装された第１の回路素子１３を有する回路装置１０の裏面に、外部との接続端子となるコネクタ１５を実装することで、回路装置１０全体の平面的なサイズを大きくすること無く、コネクタ１５を介して外部との電気的接続を容易に行うことができる。
【００４２】
更に、半導体素子等の第１の回路素子１３を内蔵して、多層に形成された導電パターン１２を有する回路素子１０の裏面に、第２の回路素子１４を実装することで、小型であり且つ複雑な回路構成を有する回路装置を提供することができる。具体的に本発明の回路装置１０の平面的なサイズは、約３ｃｍ×３ｃｍに形成することが可能である。
【００４３】
更にまた、導電パターン１２を多層に形成することにより、より複雑な回路を装置内部に構成することができるので、１つのシステムを有するモジュールとしての回路装置１０を構成することができる。例えば、ＣＤ−ＷＲ等のハードウェアを制御する機能を有する回路装置１０を構成することができる。
【００４４】
更に、回路装置１０は、封止樹脂１６により全体が指示されており、従来例の実装基板の様な支持基板を不要にして形成されているので、回路装置１０は薄型に形成されている。
【図面の簡単な説明】
【図１】本発明の回路装置を説明する平面図（Ａ）、断面図（Ｂ）である。
【図２】本発明の回路装置を説明する平面図（Ａ）、断面図（Ｂ）である。
【図３】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図４】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図５】従来の回路装置を説明する断面図である。
【図６】従来の回路装置を説明する断面図である。
【符号の説明】
１０ 回路装置
１２Ａ〜１２Ｄ 導電パターン
１３ 第１の回路素子
１４ 第２の回路素子
１５Ａ、１５Ｂ コネクタ
１６ 封止樹脂

Claims (19)

  1. 少なくとも１層の導電パターンと、前記導電パターンに固着される第１の回路素子と、前記第１の回路素子および前記導電パターンを被覆して全体を支持する封止樹脂とを具備し、
    裏面に露出した前記導電パターンにコネクタを接続することを特徴とする回路装置。
  2. 前記コネクタは、前記回路装置の周辺部に設けられることを特徴とする請求項１記載の回路装置。
  3. 前記コネクタは、相対向する側辺に沿って設けられることを特徴とする請求項１記載の回路装置。
  4. 前記導電パターンの裏面に、第２の回路素子が実装されることを特徴とする請求項１記載の回路装置。
  5. 前記導電パターンは多層に形成され、最上層の前記導電パターンに前記第１の回路素子が実装され、最下層の前記導電パターンに前記コネクタが接続されることを特徴とする請求項１記載の回路装置。
  6. 前記第１の回路素子は、トランジスタ、ダイオード、ＩＣ、チップコンデンサ、チップ抵抗、樹脂封止パッケージ、インダクタまたはサーミスタであることを特徴とする請求項１記載の回路装置。
  7. 前記第２の回路素子は、トランジスタ、ダイオード、ＩＣ、チップコンデンサ、チップ抵抗、樹脂封止パッケージ、インダクタまたはサーミスタであることを特徴とする請求項４記載の回路装置。
  8. 前記導電パターンにより、前記第１の回路素子が固着されるパッドおよび配線部を構成することで回路またはシステムを構成することを特徴とする請求項１記載の回路装置。
  9. 少なくとも１層の導電パターンと、前記導電パターンに固着される第１の回路素子と、前記第１の回路素子および前記導電パターンを被覆して全体を支持する封止樹脂とを具備し、
    前記回路装置の裏面に露出した前記導電パターンに固着された第２の回路素子とを具備することを特徴とする回路装置。
  10. 前記第１の回路素子は、金属細線で前記導電パターンと電気的に接続される半導体素子およびチップ部品であり、前記チップ部品の厚さは、前記封止樹脂よりも薄いことを特徴とする請求項９記載の回路装置。
  11. 前記第１の回路素子および前記第２の回路素子は、トランジスタ、ダイオード、ＩＣ、チップコンデンサ、チップ抵抗、樹脂封止パッケージ、インダクタまたはサーミスタであることを特徴とする請求項９記載の回路装置。
  12. 前記回路装置の周辺部には、前記導電パターンと電気的に接続されるコネクタが実装され、前記コネクタに挟まれる領域に前記第２の回路素子が配置されることを特徴とする請求項９記載の回路装置。
  13. 前記導電パターンは多層に形成され、最上層の前記導電パターンに前記第１の回路素子が実装され、最下層の前記導電パターンに前記第２の回路素子が実装されることを特徴とする請求項９記載の回路装置。
  14. 前記導電パターンにより、前記第１の回路素子および前記第２の回路素子が固着されるパッドおよび配線部を構成することで回路またはシステムを構成することを特徴とする請求項９記載の回路装置。
  15. 少なくとも二層の導電パターンと、前記最上層の導電パターンとして形成された第１の電極に電気的に接続された第１の回路素子と、前記第１の回路素子および前記導電パターンとを一体で封止した封止樹脂と、最下層の導電パターンとして形成され、裏面に位置する前記封止樹脂面から露出したた第２の電極とから成るパッケージとを有し、
    前記第２の電極は、コネクタ実装用の電極、第２の回路素子実装用の電極とから成り、それぞれコネクタと第２の回路素子が実装され、最上層から最下層に渡り設けられたスルーホール、配線を介して所望の回路またはシステム回路が実現される事を特徴とする回路装置。
  16. 前記第２の回路素子は、パッケージされた半導体素子、チップコンデンサ、チップ抵抗または電解コンデンサである請求項１５に記載の回路装置。
  17. 少なくとも一層の導電路として、島状の開口部が複数形成された導電パターンが設けられ、前記開口部を介して一方の側の樹脂と他方の側の樹脂が固着される請求項１、請求項９または請求項１５に記載の回路装置。
  18. 前記島状の開口部が形成された導電パターンは、上層または下層に重畳されて形成され、両者は電気的に同電位で固定される事を特徴とした請求項１７に記載の回路装置。
  19. 前記島状に開口部が形成された導電パターンが複数層に渡り空き領域に形成され、この導電パターンを固定する樹脂層と一体で実質全面に渡り均一な膜厚に形成される請求項１７に記載の回路装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173489A (ja) * 2004-12-17 2006-06-29 Tokai Rika Co Ltd 電子部品実装構造
JP2008053319A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体装置
JP2008140916A (ja) * 2006-11-30 2008-06-19 Sanyo Electric Co Ltd 回路モジュールおよびデジタル放送受信装置
JP2008166619A (ja) * 2006-12-29 2008-07-17 Sanyo Electric Co Ltd 回路モジュール、デジタル放送受信装置および放熱体
JP2008211202A (ja) * 2007-02-01 2008-09-11 Ngk Spark Plug Co Ltd 配線基板、半導体パッケージ
WO2011034137A1 (ja) * 2009-09-16 2011-03-24 株式会社村田製作所 電子部品内蔵モジュール
CN111757594A (zh) * 2020-06-02 2020-10-09 上海兆芯集成电路有限公司 电子总成

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970001891B1 (ko) * 1991-02-08 1997-02-18 가부시키가이샤 도시바 반도체장치와 반도체장치의 제조방법
DE4329083A1 (de) * 1993-08-30 1995-03-02 Telefunken Microelectron Baugruppe zur Aufnahme elektronischer Bauelemente
JP3866777B2 (ja) * 1994-08-29 2007-01-10 富士通株式会社 半導体装置及びその製造方法
JP2001077232A (ja) * 1999-09-06 2001-03-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP3945968B2 (ja) * 2000-09-06 2007-07-18 三洋電機株式会社 半導体装置およびその製造方法
CN1265451C (zh) * 2000-09-06 2006-07-19 三洋电机株式会社 半导体装置及其制造方法
TW511422B (en) * 2000-10-02 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173489A (ja) * 2004-12-17 2006-06-29 Tokai Rika Co Ltd 電子部品実装構造
JP2008053319A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体装置
JP2008140916A (ja) * 2006-11-30 2008-06-19 Sanyo Electric Co Ltd 回路モジュールおよびデジタル放送受信装置
JP2008166619A (ja) * 2006-12-29 2008-07-17 Sanyo Electric Co Ltd 回路モジュール、デジタル放送受信装置および放熱体
JP2008211202A (ja) * 2007-02-01 2008-09-11 Ngk Spark Plug Co Ltd 配線基板、半導体パッケージ
WO2011034137A1 (ja) * 2009-09-16 2011-03-24 株式会社村田製作所 電子部品内蔵モジュール
JP5360221B2 (ja) * 2009-09-16 2013-12-04 株式会社村田製作所 電子部品内蔵モジュール
US8675367B2 (en) 2009-09-16 2014-03-18 Murata Manufacturing Co., Ltd. Module incorporating electronic component
CN111757594A (zh) * 2020-06-02 2020-10-09 上海兆芯集成电路有限公司 电子总成

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