JP3945968B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP3945968B2
JP3945968B2 JP2000269464A JP2000269464A JP3945968B2 JP 3945968 B2 JP3945968 B2 JP 3945968B2 JP 2000269464 A JP2000269464 A JP 2000269464A JP 2000269464 A JP2000269464 A JP 2000269464A JP 3945968 B2 JP3945968 B2 JP 3945968B2
Authority
JP
Japan
Prior art keywords
pad
back surface
semiconductor element
wiring
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000269464A
Other languages
English (en)
Other versions
JP2002083903A (ja
Inventor
則明 坂本
義幸 小林
純次 阪本
幸夫 岡田
優助 五十嵐
栄寿 前原
幸嗣 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2000269464A priority Critical patent/JP3945968B2/ja
Priority to CNB011045523A priority patent/CN1266765C/zh
Priority to TW90103576A priority patent/TW511399B/zh
Priority to KR10-2001-0009508A priority patent/KR100404061B1/ko
Priority to US09/809,923 priority patent/US6963126B2/en
Priority to EP20010302535 priority patent/EP1187205A3/en
Publication of JP2002083903A publication Critical patent/JP2002083903A/ja
Application granted granted Critical
Publication of JP3945968B2 publication Critical patent/JP3945968B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に半導体素子からの熱を良好に放出できる半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＩＣパッケージは携帯機器や小型・高密度実装機器への採用が進み、従来のＩＣパッケージとその実装概念が大きく変わろうとしている。詳細は、例えば電子材料（１９９８年９月号２２頁〜）の特集「ＣＳＰ技術とそれを支える実装材料・装置」で述べられている。
【０００３】
図１０は、フレキシブルシート５０をインターポーザー基板として採用するもので、このフレキシブルシート５０の上には、接着剤を介して銅箔パターン５１が貼り合わされ、更にＩＣチップ５２が固着されている。そして、この導電パターン５１として、このＩＣチップ５２の周囲に形成されたボンディング用パッド５３がある。またこのボンディング用パッド５３と一体で形成される配線５１Ｂを介して半田ボール接続用パッド５４が形成されている。
【０００４】
そして半田ボール接続用パッド５４の裏側は、フレキシブルシートが開口された開口部５６が設けられており、この開口部５６を介して半田ボール５５が形成されている。そしてフレキシブルシート５０を基板にして全体が絶縁性樹脂５８で封止されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＩＣチップ５２の裏面に設けられたフレキシブルシート５０は非常に高価であり、コスト上昇を来す問題、パッケージの厚みが厚くなる問題、重量増の問題があった。
【０００６】
また支持基板は、金属以外の材料から成るため、ＩＣチップ裏面からパッケージの裏面に渡る熱抵抗を大きくする問題があった。前記支持基板としては、フレキシブルシート、セラミック基板またはプリント基板である。また熱伝導良好な材料より成る熱伝導パスは、金属細線５７、銅箔パターン５１および半田ボール５５であり、駆動時に十分な放熱ができない構造であった。よって、駆動時、ＩＣチップが温度上昇し、駆動電流を十分流せない問題があった。
【０００７】
【課題を解決するための手段】
本発明は、前述した課題に鑑みて成され、第１に、半導体素子のボンディング電極と対応して設けられたパッドと、前記半導体素子の配置領域に設けられた放熱用の電極と、前記パッドとフェイスダウンで電気的に接続された前記半導体素子と、少なくとも前記半導体素子の下面に設けられたアンダーフィル材と、前記パッドの裏面および前記アンダーフィル材の裏面を露出して一体化するように前記半導体素子を封止する絶縁性樹脂とを有することで解決するものである。
【０００８】
第２に、半導体素子のボンディング電極と対応して設けられたパッドと、前記半導体素子の配置領域に設けられた放熱用の電極と、前記パッドとフェイスダウンで電気的に接続された前記半導体素子と、少なくとも前記半導体素子の下面に設けられ、前記パッドの裏面を露出して一体化するように封止するアンダーフィル材とを有することで解決するものである。
【０００９】
第３に、前記アンダーフィル材は、半導体素子の側面を吹上がり、隣接する前記パッドの間の分離溝、前記パッドと前記放熱用の電極との間の分離溝に充填されることで解決するものである。
【００１０】
第４に、半導体素子のボンディング電極と対応して設けられたパッドと、前記パッドと一体の配線に設けられた外部接続電極と、前記外部接続電極に囲まれて設けられた放熱用の電極と、前記パッドとフェイスダウンで電気的に接続された前記半導体素子と、少なくとも前記半導体素子の下面に設けられたアンダーフィル材と、前記外部接続電極の裏面および前記アンダーフィル材の裏面を露出して一体化するように前記半導体素子を封止する絶縁性樹脂とを有することで解決するものである。
【００１１】
第５に、半導体素子のボンディング電極と対応して設けられたパッドと、前記パッドと一体の配線に設けられた外部接続電極と、前記外部接続電極に囲まれて設けられた放熱用の電極と、前記パッドとフェイスダウンで電気的に接続された前記半導体素子と、少なくとも前記半導体素子の下面に設けられ、前記外部接続電極の裏面を露出して一体化するように封止するアンダーフィル材とを有することで解決するものである。
【００１２】
第６に、前記アンダーフィル材は、半導体素子の側面を吹上がり、隣接する前記パッドの間の分離溝、隣接する前記配線の間の分離溝、前記外部接続電極と前記放熱用の電極との間の分離溝に充填されることで解決するものである。
【００１３】
第７に、前記半導体素子と前記パッドとを接続する接続手段は、ロウ材、導電ペーストまたは異方性導電性樹脂であることで解決するものである。
【００１４】
第８に、前記パッドの側面は、湾曲構造で成ることで解決するものである。
【００１５】
第９に、前記パッド、前記パッドと一体の配線、前記配線と一体の外部接続電極の側面は、湾曲構造で成ることで解決するものである。
【００１６】
第１０に、導電箔を用意し、導電パターンが凸状に形成されるようにハーフエッチングし、
前記導電パターンと半導体素子をフェイスダウンで接続し、
少なくとも前記半導体素子と前記導電箔の間にアンダーフィル材を浸入させ、
前記半導体素子、前記導電パターンを封止するように前記導電箔に絶縁性樹脂を設け、
前記アンダーフィル材の裏面が露出し、導電パターンとして分離されるように前記導電箔の裏面を取り除くことで解決するものである。
【００１７】
第１１に、導電箔を用意し、導電パターンが凸状に形成されるようにハーフエッチングし、
前記導電パターンと半導体素子をフェイスダウンで接続し、
少なくとも前記半導体素子と前記導電箔の間にアンダーフィル材を浸入させ、
前記アンダーフィル材の裏面が露出し、導電パターンとして分離されるように前記導電箔の裏面を取り除くことで解決するものである。
【００１８】
第１２に、前記導電パターンを分離した後、ダイシングで分離することで解決するものである。
【００１９】
第１３に、前記導電箔には、ユニットと成る導電パターンがマトリックス状に形成され、それぞれのユニットに前記半導体素子が設けられることで解決するものである。
【００２０】
第１４に、前記導電パターンを分離した後、前記ユニットと前記ユニットとの間をダイシングで分離することで解決するものである。
【００２１】
本半導体装置を提供することにより、半導体素子の熱を放熱用の電極に伝えることが可能となる。またこの放熱用の電極を含む導電パターンは、支持基板を採用することなく形成できるため、コストを下げ、半導体装置の厚みを薄くすることが可能となる。
【００２２】
【発明の実施の形態】
半導体装置を説明する第１の実施の形態
まず本発明の半導体装置について図１を参照しながら説明する。尚、図１Ａは半導体装置の平面図であり、図１Ｂは、Ａ−Ａ線の断面図である。
【００２３】
図１には、絶縁性樹脂１０に以下の構成要素が埋め込まれている。つまりパッド１１…と、このパッド１１Ａ…と一体の配線１１Ｂと、配線１１Ｂと一体で成り、この配線１１Ｂの他端に設けられた外部接続電極１１Ｃが埋め込まれている。更にはこの導電パターン１１Ａ〜１１Ｃに囲まれた一領域に設けられた放熱用の電極１１Ｄと、この放熱用の電極１１Ｄの上に設けられた半導体素子１２が埋め込まれている。尚、半導体素子１２は、アンダーフィル材ＡＦを介して前記放熱用の電極１１Ｄと固着され、図１Ａでは、点線で示されている。
【００２４】
また半導体素子１２のボンディング電極１３とパッド１１Ａは、半導体素子１２がフェイスダウンで実装されるため、半田等のロウ材ＳＤ、Ａｇペースト等の導電ペースト、異方性導電性樹脂を介して電気的に接続されている。
【００２５】
また前記導電パターン１１Ａ〜１１Ｄの側面は、非異方性でエッチングされ、ここではウェットエッチンクで形成されるため湾曲構造を有し、この湾曲構造によりアンカー効果を発生している。
【００２６】
本構造は、半導体素子１２と、複数の導電パターン１１Ａ〜１１Ｃ、放熱用の電極１１Ｄと、アンダーフィル材ＡＦ、これらを埋め込む絶縁性樹脂１０の４つの材料で構成される。特に半導体素子１２の配置領域に於いて、導電パターン１１Ａ〜１１Ｄの上およびこれらの間の分離溝１４には、前記アンダーフィル材ＡＦが形成され、特に分離溝１４に充填されるアンダーフィル材ＡＦの裏面が露出された状態で絶縁性樹脂１０で封止されパッケージと成っている。そして絶縁性樹脂１０やアンダーフィル材ＡＦにより前記パッド１１Ａ…、半導体素子１２が支持されている。
【００２７】
アンダーフィル材ＡＦとしては、狭い隙間に浸透可能な絶縁材料から成り、図４に示すように半導体素子１２の側面にまで吹上がるような材料がが好ましい。また半導体素子１２の裏面に薄くアンダーフィル材ＡＦが形成され、これを絶縁性樹脂１０で封止しても良い。
【００２８】
一方、後の製造方法（図７）により明らかになるが、半導体素子１２の裏面にもアンダーフィル材ＡＦが形成される様にし、絶縁性樹脂１０を省略して半導体装置としても良い。
【００２９】
また絶縁性樹脂としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。
【００３０】
また導電パターン１１Ａ〜１１Ｄとしては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ合金、Ａｌ−Ｃｕの積層体、Ａｌ−Ｃｕ−Ａｌの積層体等を用いることができる。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発する導電材が好ましい。またハーフエッチング性、メッキの形成性、熱応力を考慮すると圧延で形成されたＣｕを主材料とする導電材料が好ましい。
【００３１】
本発明に於いて、図１Ｂでは、絶縁性樹脂１０とアンダーフィル材ＡＦが前記分離溝１５にも充填され、図７では、アンダーフィル材ＡＦが前記分離溝１５にも充填されるため、導電パターンの抜けを防止できる特徴を有する。またエッチングとしてドライエッチング、あるいはウェットエッチングを採用して非異方性的なエッチングを施すことにより、パッド１１Ａ…の側面、配線１１Ｂ…の側面、外部接続電極１１Ｃ…の側面、放熱用の電極１１Ｄの側面を湾曲構造とし、アンカー効果を発生させることもできる。その結果、導電パターン１１Ａ〜１１Ｄが絶縁性樹脂１０から抜けない構造を実現できる。
【００３２】
しかも導電パターン１１Ａ〜１１Ｄの裏面は、絶縁性樹脂１０の裏面に露出している。図１Ｂでは、絶縁被膜１６が形成されているが、この絶縁被膜１６を省略して、放熱用の電極１１Ｄの裏面と、実装基板上の電極を直接固着しても良い。この構造により、半導体素子１２から発生する熱は、実装基板上の電極に放熱でき、半導体素子１２の温度上昇を防止でき、その分半導体素子１２の駆動電流を増大させることができる。また放熱用の電極１１Ｃと半導体素子１２が電気的に接続されても良い。
【００３３】
本半導体装置は、導電パターン１１Ａ〜１１Ｄを封止樹脂である絶縁性樹脂１０で支持しているため、支持基板が不要となる。この構成は、本発明の特徴である。従来の技術の欄でも説明したように、従来の半導体装置の導電路は、支持基板（フレキシブルシート、プリント基板またはセラミック基板）で支持されていたり、リードフレームで支持されているため、本来不要にしても良い構成が付加されている。しかし、本回路装置は、必要最小限の構成要素で構成され、支持基板を不要としているため、薄型・軽量となり、しかも材料費がかからないため安価となる特徴を有する。
【００３４】
また、パッケージの裏面は、導電パターン１１Ａ〜１１Ｄが露出している。この領域に例えば半田等のロウ材を被覆すると、放熱用の電極１１Ｄの方が面積が広いため、ロウ材が厚く濡れる。そのため、実装基板上に固着させる場合、外部接続電極１１Ｃ裏面のロウ材が実装基板上の電極に濡れず、接続不良になってしまう場合が想定される。
【００３５】
これを解決するために、半導体装置１５の裏面に絶縁被膜１６を形成して解決している。図１Ａで示した点線の○は、絶縁被膜１６から露出した外部接続電極１１Ｃ…、放熱用の電極１１Ｄを示すものである。つまりこの○以外は絶縁被膜１６で覆われ、○の部分のサイズが実質同一サイズであるため、ここに形成されたロウ材の厚みは実質同一になる。これは、半田印刷後、リフロー後でも同様である。またＡｇ、Ａｕ、Ａｇ−Ｐｄ等の導電ペーストでも同様のことが言える。この構造により、電気的接続不良も抑制できる。また放熱用の電極１１Ｄの露出部１７は、半導体素子の放熱性が考慮され、外部接続電極１１Ｃの露出サイズよりも大きく形成されても良い。また外部接続電極１１Ｃ…は全てが実質同一サイズであるため、外部接続電極１１Ｃ…は全領域に渡り露出され、放熱用の電極１１Ｄの裏面の一部が実質同一サイズで絶縁被膜１１６から露出されても良い。
【００３６】
また絶縁被膜１６を設けることにより、実装基板に設けられる配線を本半導体装置の裏面に延在させることができる。一般に、実装基板側に設けられた配線は、前記半導体装置の固着領域を迂回して配置されるが、前記絶縁被膜１８の形成により迂回せずに配置できる。しかも絶縁性樹脂１０、アンダーフィル材ＡＦが導電パターンよりも飛び出しているため、実装基板側の配線と導電パターンとの間に隙間を形成でき、短絡を防止することができる。
【００３７】
半導体装置の製造方法を説明する第２の実施の形態
本製造方法は、図１の半導体装置１５の製造方法を示すものであり、図２から図６は、図１ＡのＡ−Ａ線に対応する断面図である。
【００３８】
まず図２の様に導電箔２０を用意する。厚さは、１０μｍ〜３００μｍ程度が好ましく、ここでは７０μｍの圧延銅箔を採用した。続いてこの導電箔２０の表面に、耐エッチングマスクとして導電被膜２１またはホトレジストを形成する。尚、このパターンは、図１Ａのパッド１１Ａ…、配線１１Ｂ…、外部接続電極１１Ｃ…、放熱用の電極１１Ｄ…と同一パターンである。また導電被膜２１の代わりにホトレジストを採用する場合、ホトレジストの下層には、少なくともパッドに対応する部分にＡｕ、Ａｇ、ＰｄまたはＮｉ等の導電被膜が形成される。これは、Ｃｕの酸化防止とロウ材の接続を可能にしている。（以上図２を参照）
続いて、前記導電被膜２１またはホトレジストを介して導電箔２０をハーフエッチングする。エッチング深さは、導電箔２０の厚みよりも浅ければよい。尚、エッチングの深さが浅ければ浅いほど、微細パターンの形成が可能である。
【００３９】
そしてハーフエッチングすることにより、導電パターン１１Ａ〜１１Ｄが導電箔２０の表面に凸状に現れる。尚、導電箔２０は、前述したように、ここでは圧延で形成されたＣｕを主材料とするＣｕ箔を採用した。しかしＡｌから成る導電箔、Ｆｅ−Ｎｉ合金から成る導電箔、Ｃｕ−Ａｌの積層体、Ａｌ−Ｃｕ−Ａｌの積層体でも良い。特に、Ａｌ−Ｃｕ−Ａｌの積層体は、熱膨張係数の差により発生する反りを防止できる。また圧延の銅箔を用いると良い。圧延の銅箔は、Ｚ軸方向よりもＸ軸、ｙ軸方向の結晶の成長が大きく、耐屈曲性に強いからである。特に、配線１１Ｂが長く形成されると、この配線に加わる応力が大きくなるが、この圧延の銅箔を採用することで前記応力に対する耐性が向上する。（以上図３を参照）
そしてボンディング電極１３とパッド１１Ａが面対向配置されるように配置され、例えばロウ材ＳＤを介して固着される。
【００４０】
例えば、半田ボールが設けられた半導体素子１２を用意し、パッド１１Ａの上には、ロウ材から成るペーストが塗布される。このペーストは、焼成される前の粘性が、半導体素子１２の仮接着を可能とする。そしてこの仮接着の状態で炉に投入され、ロウ材が溶融されて半導体素子１２とパッドが電気的に接続される。
【００４１】
一方、ロウ材で一定の隙間を構成する部分には、アンダーフィル材ＡＦが形成される。このアンダーフィル材ＡＦは、半導体素子１２と導電パターンとの間の隙間に浸入しやすい材料であり、またその量をコントロールする事で、半導体素子１２の側面にまで、または半導体素子の裏面にまで形成される。このアンダーフィル材ＡＦは、絶縁性樹脂１０との接着性、導電パターンとの接着性が考慮されて選択される。
【００４２】
よって、アンダーフィル材ＡＦは、放熱用の電極１１Ｄと外部接続電極１１Ｃの分離溝１４、パッド１１Ａ〜外部接続電極１１Ｃで構成される導電パターンの間の分離溝１４、およびこれらの上に設けられる。以上支持基板を採用することなく半導体素子を実装でき、半導体素子１２の高さは、フェイスダウンで実装される分、低く配置される。よって後述するパッケージ外形の厚さを薄くすることが出来る。（以上図４を参照）
そしてハーフエッチングされて形成された導電パターン１１Ａ〜１１Ｄ…、半導体素子１２、および金属細線１４を覆うように絶縁性樹脂１０が形成される。絶縁性樹脂としては、熱可塑性、熱硬化性のどちらでも良い。
【００４３】
また、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、液晶ポリマー、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００４４】
本実施の形態では、絶縁性樹脂の厚さは、金属細線１４の頂部から上に約１００μｍが被覆されるように調整されている。この厚みは、半導体装置の強度を考慮して厚くすることも、薄くすることも可能である。
【００４５】
尚、樹脂注入に於いて、導電パターン１１Ａ〜１１Ｄは、シート状の導電箔２０と一体で成るため、導電箔２０のずれが無い限り、導電パターン１１Ａ〜１１Ｄの位置ずれは全くない。
【００４６】
以上、絶縁性樹脂１０、アンダーフィル材ＡＦには、凸部として形成された導電パターン１１Ａ〜１１Ｄ、半導体素子１２が埋め込まれ、凸部よりも下方の導電箔２０が裏面に露出されている。（以上図５を参照）
続いて、前記絶縁性樹脂１０の裏面に露出している導電箔２０を取り除き、導電パターン１１Ａ〜１１Ｄを個々に分離する。
【００４７】
ここの分離工程は、色々な方法が考えられ、裏面をエッチングにより取り除いて分離しても良いし、研磨や研削で削り込んでも分離しても良い。また、両方を採用しても良い。例えば、絶縁性樹脂１０が露出するまで削り込んでいくと、導電箔２０の削りカスや外側に薄くのばされたバリ状の金属が、絶縁性樹脂１０やアンダーフィル材ＡＦに食い込んでしまう問題がある。そのため、エッチングによりパッド１１…を分離すれば、導電パターン１１Ａ〜１１Ｄの間に位置する絶縁性樹脂１０やアンダーフィル材ＡＦの表面に、導電箔２０の金属が食い込むこと無く形成できる。これにより、微細間隔の導電パターン１１Ａ〜１１Ｄ同士の短絡を防止することができる。
【００４８】
また半導体装置１５と成る１ユニットが複数形成されている場合は、この分離の工程の後に、ダイシング工程が追加される。
【００４９】
ここではダイシング装置を採用して個々に分離しているが、チョコレートブレークでも、プレスやカットでも可能である。
【００５０】
ここでは、分離され裏面に露出した導電パターン１１Ａ〜１１Ｄに絶縁被膜１６を形成し、図１Ａの点線の丸で示した部分が露出されるように絶縁被膜１６がパターニングされる。そしてこの後、矢印で示す部分でダイシングされ半導体装置となる。
【００５１】
尚、半田２１は、ダイシングされる前、またはダイシングされた後に形成されても良い。
【００５２】
以上の製造方法により導電パターン、半導体素子が絶縁性樹脂に埋め込まれた軽薄短小のパッケージが実現できる。
図７は、図１の改良された半導体装置であり、絶縁性樹脂１０を省略したものである。図４の工程に於いて、半導体素子１２の裏面にまでアンダーフィル材ＡＦが形成されるように塗布し、固化した後に、絶縁性樹脂１０の形成を省略し、ダイシングしたものである。尚、図７に於いて、半導体素子１２の裏面を露出を露出させても良い。また平面図は、図１Ａと同じになるため、省略した。
本発明は、全実施例に於いて、ロウ材ＳＤが流れないように流れ防止膜を形成している。例えば、半田を例に取れば、図１Ｂに示すように導電パターン１１Ａ〜１１Ｃの少なくとも一部に流れ防止膜ＤＭを形成し、半田の流れを阻止している。流れ防止膜としては、半田との濡れ性が悪い膜、例えば高分子膜またはＮｉの膜の上に形成された酸化膜等である。
【００５３】
また流れ防止膜の平面形状を、図８に示した。尚、図面の都合で放熱用の電極を省略してある。
【００５４】
図８には、Ａ〜Ｅの５つのパターンが形成されているが、これらの一つが選択される。Ａに示すパターンは、パッド１１Ａと配線１１Ｂの境界に流れ防止膜ＤＭが設けられ、パッド１１Ａの実質全域に電気的接続手段が形成されるものである。また配線１１Ｂの全域または外部接続電極１１Ｃも含めて流れ防止膜ＤＭが形成されても良い。Ｂは、パッドに流れ防止膜ＤＭが形成され、電気的接続手段が設けられる部分が取り除かれているものである。Ｃは、タイプＢの形成領域に加え配線１１Ｂ、外部接続電極１１Ｃも流れ防止膜ＤＭが形成されているものである。Ｄは、タイプＣの開口部が矩形から円形になったものである。更にＥは、パッドの上に、リング状に流れ防止膜ＤＭが形成されたものである。尚、パッド１１Ａは、矩形で示されているが、円形でも良い。この流れ防止膜ＤＭは、半田等のロウ材、Ａｇペースト等の導電ペースト、導電性樹脂の流れを防止するものであり、これらの電気的接続手段に対して濡れ性が悪いものである。例えば、半田がタイプＤに設けられた場合、半田が溶けた際、流れ防止膜ＤＭで堰き止められ、表面張力によりきれいな半球が形成される。またこの半田が付く半導体素子のボンディング電極１３の周囲は、パシベーション膜が形成されるため、ボンディング電極にだけで濡れる。よって半導体素子とパッドを半田を介して接続すると、貝柱状に一定の高さを維持して固着できる。また半田の量でこの高さも調整可能なので、半導体素子と導電パターンの間に一定の隙間を設けることができ、この間に洗浄液を浸入させることも可能となる。またアンダーフィル材ＡＦの様な粘性の低い接着剤も浸入させることが可能となる。更に、接続領域以外を全て流れ防止膜ＤＭで被覆することにより、絶縁性樹脂１０との接着性を向上させることも可能となる。
次に、以上の製造方法により発生する効果を説明する。
【００５５】
まず第１に、導電パターンは、ハーフエッチングされ、導電箔と一体となって支持されているため、従来支持用に用いた基板を無くすことができる。
【００５６】
第２に、導電箔には、ハーフエッチングされて凸部となったパッドが形成されるため、パッドの微細化が可能となる。従って幅、間隔を狭くすることができ、より平面サイズの小さいパッケージが形成できる。
【００５７】
第３に、導電パターン、半導体素子、接続手段および封止材で構成されるため、必要最小限で構成でき、極力無駄な材料を無くすことができ、コストを大幅に抑えた薄型の半導体装置が実現できる。
【００５８】
第４に、パッドは、ハーフエッチングで凸部と成って形成され、個別分離は封止の後に行われるため、タイバー、吊りリードは不要となる。よって、タイバー（吊りリード）の形成、タイバー（吊りリード）のカットは、本発明では全く不要となる。
【００５９】
第５に、凸部となった導電パターンが絶縁性樹脂に埋め込まれた後、絶縁性樹脂の裏面から導電箔を取り除いて、導電パターンを分離しているため、従来のリードフレームのように、リードとリードの間に発生する樹脂バリを無くすことができる。
【００６０】
第６に、半導体素子は、アンダーフィル材を介して放熱用の電極と固着され、この放熱用の電極が裏面から露出するので、本半導体装置から発生する熱を、本半導体装置の裏面から効率よく放出することができる。更には、絶縁性接着手段にＳｉ酸化膜や酸化アルミニウム等のフィラーが混入されることで更にその放熱性が向上される。またフィラーサイズを統一すれば、半導体素子１２と導電パターンとの隙間を一定に保つことが出来る。
半導体装置を説明する第３の実施の形態
図９に本半導体装置４０を示す。図９Ａは、その平面図であり、図９Ｂは、Ａ−Ａ線に於ける断面図である。
【００６１】
図１では、パッド１１Ａには、配線１１Ｂ、外部接続電極１１Ｃが一体で形成されていたが、ここではパッド１１Ａの裏面が外部接続電極と成っている。
【００６２】
またパッド１１Ａの裏面が矩形で成っているため、絶縁被膜１６から露出するパターンも前記矩形と同一パターンで形成されている。またアンダーフィル材ＡＦの固着性が考慮されて、放熱用の電極１１Ｄが複数に分割されるように溝４３が形成されている。
【００６３】
【発明の効果】
以上の説明から明らかなように、本発明では、支持基板を採用しなくても、アイランド状に形成された導電パターンが厚みを持った導電箔（または導電箔）で絶縁性接着手段および絶縁性樹脂に埋め込まれて構成される。また半導体素子の裏面に位置する放熱用の電極が露出しているため、半導体素子の放熱を改善することが出来る。しかも支持基板を採用しないため、薄型で軽量なパッケージが実現できる。
【００６４】
また導電パターン、半導体素子、アンダーフィル材および絶縁性樹脂の必要最小限で構成され、資源に無駄のない回路装置となる。よって完成するまで余分な構成要素が無く、コストを大幅に低減できる半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する図である。
【図２】本発明の半導体装置の製造方法を説明する図である。
【図３】本発明の半導体装置の製造方法を説明する図である。
【図４】本発明の半導体装置の製造方法を説明する図である。
【図５】本発明の半導体装置の製造方法を説明する図である。
【図６】本発明の半導体装置の製造方法を説明する図である。
【図７】本発明の半導体装置を説明する図である。
【図８】本発明の半導体装置に採用する導電パターンを説明する図である。
【図９】本発明の半導体装置を説明する図である。
【図１０】従来の半導体装置を説明する図である。
【符号の説明】
１０ 絶縁性樹脂
１１Ａ パッド
１１Ｂ 配線
１１Ｃ 外部接続電極
１１Ｄ 放熱用の電極
１２ 半導体素子
１３ ボンディング電極
１４ 分離溝
１６ 絶縁被膜
１７ 露出部
ＡＦ アンダーフィル材

Claims (13)

  1. 半導体素子のボンディング電極と対応して設けられたパッドと、
    前記パッドとフェイスダウンで電気的に接続された前記半導体素子と、
    少なくとも半導体素子と前記パッドとの間に設けられたアンダーフィル材と、
    前記パッドの裏面および前記アンダーフィル材の裏面を露出して一体化するように前記半導体素子を封止する絶縁性樹脂とを有し、
    前記アンダーフィル材の露出部は下に凸に湾曲し、前記パッド裏面の電気的接続領域を除いた前記パッド裏面および前記アンダーフィル材の裏面は絶縁被膜で覆われることを特徴とする半導体装置。
  2. 半導体素子と電気的に接続されるパッド、前記パッドからその一端が延在される配線および前記配線の他端から延在する外部接続電極と、
    前記パッドと電気的に接続された前記半導体素子と、
    前記パッドの裏面、前記配線の裏面および前記外部接続電極の裏面を露出し、前記パッド、前記配線、前記外部接続電極および前記半導体素子を封止する絶縁性樹脂とを有し、
    前記パッド、前記配線および前記外部接続電極を含む導電パターンの間から露出する絶縁性樹脂は下に凸に湾曲し、前記外部接続電極の電気的接続領域を除く前記導電パターンの裏面および前記絶縁性樹脂の裏面は絶縁被膜で覆われていることを特徴とする半導体装置。
  3. 前記電気的接続領域は、複数設けられており、実質同一の大きさに前記絶縁被膜から露出して形成されることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記アンダーフィル材の裏面は、前記パッドの裏面よりも突出していることを特徴とする請求項１記載の半導体装置。
  5. 前記パッドと前記半導体素子は、過熱により流動する接続手段で接続され、所望の領域からの流れ出しを防止するために、流れ防止手段が被着されたことを特徴とする請求項１または請求項２に記載の半導体装置。
  6. 前記流動する接続手段は、貝柱状に形成され、前記半導体チップと前記パッドとの間に所望の隙間を設けることを特徴とする請求項５記載の半導体装置。
  7. 前記絶縁性樹脂の裏面は、前記パッドおよび前記配線の裏面よりも突出していることを特徴とする請求項２記載の半導体装置。
  8. 前記半導体素子の載置領域には放熱用の電極が設けられることを特徴とする請求項１記載または請求項２記載の半導体装置。
  9. 導電箔を用意する工程と、
    底面が湾曲した分離溝と成る様に、前記導電箔をハーフエッチングし、パッド、前記パッドと一端が一体でなる配線および前記配線の他端と一体でなる外部接続電極から成る導電パターンを凸状に形成する工程と、
    前記導電パターンと半導体素子を電気的に接続し、前記導電パターンと前記半導体素子の間に絶縁材料を介して固着する工程と、
    前記半導体素子および前記導電パターンを絶縁性樹脂で封止する工程と、
    前記導電パターンの間に位置する絶縁材料にバリ状の金属が食い込むことがない様に、前記導電箔裏面をエッチングすることにより、前記絶縁材料を露出させて、前記導電パターンを分離する工程と、
    前記導電パターンの電気的接続領域が露出するように、前記導電パターンの裏面および前記絶縁材料の裏面を絶縁被膜にて被覆する工程とを具備することを特徴とする半導体装置の製造方法。
  10. 底面が湾曲した分離溝と成る様に、前記導電箔がハーフエッチングされることにより、パッド、前記パッドと一端が一体でなる配線および前記配線の他端と一体でなる外部接続電極から成る導電パターンが凸状に形成された導電箔を用意する工程と、
    前記導電パターンと半導体素子を電気的に接続し、前記導電パターンと前記半導体素子の間に絶縁材料を介して固着する工程と、
    前記半導体素子および前記導電パターンを絶縁性樹脂で封止する工程と、
    前記導電パターンの間に位置する絶縁材料にバリ状の金属が食い込むことがない様に、前記導電箔裏面をエッチングすることにより、前記絶縁材料を露出させて、前記導電パターンを分離する工程と、
    前記導電パターンの電気的接続領域が露出するように、前記導電パターンの裏面および前記絶縁材料の裏面を絶縁被膜にて被覆する工程とを具備することを特徴とする半導体装置の製造方法。
  11. 前記電気的接続領域に設けられるロウ材または導電ペーストは、前記絶縁材料からの露出サイズを実質同一サイズにすることにより、前記ロウ材または前記導電ペーストの厚みを実質同一にする請求項９または請求項１０に記載の半導体装置の製造方法。
  12. 半導体素子と電気的に接続されるパッド、前記パッドからその一端が延在される配線および前記配線の他端から延在する外部接続電極と、前記パッドと電気的に接続され、前記配線との間に絶縁材料を介して固着された前記半導体素子と、前記パッドの裏面、前記配線の裏面および前記外部接続電極の裏面を露出し、前記パッド、前記配線、前記外部接続電極および前記半導体素子を封止する絶縁性樹脂とを有し、前記パッド、前記配線および前記外部接続電極を含む導電パターンの間から露出する絶縁性樹脂は下に凸に湾曲し、前記外部接続電極の電気的接続領域を除く前記導電パターンの裏面および前記絶縁性樹脂の裏面は絶線被膜で覆われている半導体装置を用意し、
    前記半導体装置の下面に、実装基板側の配線または電極が設けられた前記実装基板に実装することを特徴とした半導体装置の製造方法。
  13. 前記半導体素子は、フェイスダウンで電気的に接続されることを特徴とする請求項９、請求項１０または請求項１２記載の半導体装置の製造方法。
JP2000269464A 2000-09-06 2000-09-06 半導体装置およびその製造方法 Expired - Lifetime JP3945968B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000269464A JP3945968B2 (ja) 2000-09-06 2000-09-06 半導体装置およびその製造方法
CNB011045523A CN1266765C (zh) 2000-09-06 2001-02-15 半导体装置及其制造方法
TW90103576A TW511399B (en) 2000-09-06 2001-02-16 Semiconductor device and its manufacture method
KR10-2001-0009508A KR100404061B1 (ko) 2000-09-06 2001-02-24 반도체 장치 및 그 제조 방법
US09/809,923 US6963126B2 (en) 2000-09-06 2001-03-16 Semiconductor device with under-fill material below a surface of a semiconductor chip
EP20010302535 EP1187205A3 (en) 2000-09-06 2001-03-20 Chip scale package with thermally and electrically conductive pad and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000269464A JP3945968B2 (ja) 2000-09-06 2000-09-06 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006285713A Division JP4863836B2 (ja) 2006-10-20 2006-10-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2002083903A JP2002083903A (ja) 2002-03-22
JP3945968B2 true JP3945968B2 (ja) 2007-07-18

Family

ID=18756066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000269464A Expired - Lifetime JP3945968B2 (ja) 2000-09-06 2000-09-06 半導体装置およびその製造方法

Country Status (6)

Country Link
US (1) US6963126B2 (ja)
EP (1) EP1187205A3 (ja)
JP (1) JP3945968B2 (ja)
KR (1) KR100404061B1 (ja)
CN (1) CN1266765C (ja)
TW (1) TW511399B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562671B2 (en) * 2000-09-22 2003-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and manufacturing method thereof
KR20040101416A (ko) * 2002-04-11 2004-12-02 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전자 디바이스 및 그 제조 방법
CN100338749C (zh) * 2002-04-11 2007-09-19 皇家飞利浦电子股份有限公司 电子器件的制造方法以及电子器件
AU2003214579A1 (en) 2002-04-11 2003-10-20 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing same
EP1529419A1 (en) * 2002-08-05 2005-05-11 Koninklijke Philips Electronics N.V. An electronic product, a body and a method of manufacturing
DE10240461A1 (de) * 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung
JP2004186362A (ja) * 2002-12-03 2004-07-02 Sanyo Electric Co Ltd 回路装置
JP3730644B2 (ja) * 2003-09-11 2006-01-05 ローム株式会社 半導体装置
JP2005109225A (ja) * 2003-09-30 2005-04-21 Sanyo Electric Co Ltd 回路装置
JP4479209B2 (ja) * 2003-10-10 2010-06-09 パナソニック株式会社 電子回路装置およびその製造方法並びに電子回路装置の製造装置
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
DE102005007643A1 (de) * 2005-02-19 2006-08-31 Assa Abloy Identification Technology Group Ab Verfahren und Anordnung zum Kontaktieren von Halbleiterchips auf einem metallischen Substrat
WO2009090896A1 (ja) * 2008-01-17 2009-07-23 Murata Manufacturing Co., Ltd. 電子部品
CN103682043A (zh) * 2013-11-28 2014-03-26 天津金玛光电有限公司 一种水平式led芯片的固晶方法及采用该方法制备的led光源
CN105161424A (zh) * 2015-07-30 2015-12-16 南通富士通微电子股份有限公司 半导体叠层封装方法
CN105161425A (zh) * 2015-07-30 2015-12-16 南通富士通微电子股份有限公司 半导体叠层封装方法
DE102017106055B4 (de) * 2017-03-21 2021-04-08 Tdk Corporation Trägersubstrat für stressempflindliches Bauelement und Verfahren zur Herstellung

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5350947A (en) * 1991-11-12 1994-09-27 Nec Corporation Film carrier semiconductor device
US5677246A (en) * 1994-11-29 1997-10-14 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
DE19532755C1 (de) 1995-09-05 1997-02-20 Siemens Ag Chipmodul, insbesondere für den Einbau in Chipkarten, und Verfahren zur Herstellung eines derartigen Chipmoduls
US5744383A (en) * 1995-11-17 1998-04-28 Altera Corporation Integrated circuit package fabrication method
JPH09260552A (ja) * 1996-03-22 1997-10-03 Nec Corp 半導体チップの実装構造
JPH09312355A (ja) * 1996-05-21 1997-12-02 Shinko Electric Ind Co Ltd 半導体装置とその製造方法
JPH10256417A (ja) 1997-03-07 1998-09-25 Citizen Watch Co Ltd 半導体パッケージの製造方法
JPH10335566A (ja) 1997-04-02 1998-12-18 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材、および樹脂封止型半導体装置の製造方法
JPH10303336A (ja) 1997-04-30 1998-11-13 Nec Corp フリップチップ型半導体素子の樹脂封止構造
JPH11163024A (ja) 1997-11-28 1999-06-18 Sumitomo Metal Mining Co Ltd 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法
JPH11186326A (ja) * 1997-12-24 1999-07-09 Shinko Electric Ind Co Ltd 半導体装置
JP3219043B2 (ja) * 1998-01-07 2001-10-15 日本電気株式会社 半導体装置のパッケージ方法および半導体装置
WO2000019515A1 (fr) * 1998-09-30 2000-04-06 Seiko Epson Corporation Dispositif semi-conducteur et procede de fabrication de celui-ci, carte de circuit imprime et equipement electronique
JP3395164B2 (ja) * 1998-11-05 2003-04-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置
JP3436159B2 (ja) 1998-11-11 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
US6383846B1 (en) * 2000-03-20 2002-05-07 Chi-Chih Shen Method and apparatus for molding a flip chip semiconductor device

Also Published As

Publication number Publication date
CN1266765C (zh) 2006-07-26
EP1187205A2 (en) 2002-03-13
KR20020020170A (ko) 2002-03-14
JP2002083903A (ja) 2002-03-22
US20020048828A1 (en) 2002-04-25
KR100404061B1 (ko) 2003-11-03
CN1341963A (zh) 2002-03-27
US6963126B2 (en) 2005-11-08
TW511399B (en) 2002-11-21
EP1187205A3 (en) 2004-06-23

Similar Documents

Publication Publication Date Title
KR100407595B1 (ko) 반도체 장치 및 그 제조 방법
JP3945968B2 (ja) 半導体装置およびその製造方法
US6791199B2 (en) Heat radiating semiconductor device
JP3650001B2 (ja) 半導体装置およびその製造方法
US6548328B1 (en) Circuit device and manufacturing method of circuit device
JP3706533B2 (ja) 半導体装置および半導体モジュール
JP2002118214A (ja) 半導体装置および半導体モジュール
JP3668101B2 (ja) 半導体装置
JP3759572B2 (ja) 半導体装置
JPH0864635A (ja) 半導体装置
JP4863836B2 (ja) 半導体装置
JP4856821B2 (ja) 半導体装置
JP2002083890A (ja) 半導体モジュール
JP2002158315A (ja) 半導体装置およびその製造方法
JP3963914B2 (ja) 半導体装置
JP2004007022A (ja) 半導体装置
JP4439459B2 (ja) 半導体装置
JPH0837204A (ja) 半導体装置および半導体装置の製造方法
JP4393503B2 (ja) 半導体装置
JP4393526B2 (ja) 半導体装置の製造方法
JP4744071B2 (ja) 半導体モジュール
JP4744070B2 (ja) 半導体装置
JP2004048063A (ja) 半導体装置
JPH10223799A (ja) Ｂｇａ型半導体装置
JP2004007021A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041026

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060822

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061212

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070313

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070410

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110420

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120420

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130420

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130420

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140420

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250