JPH10223799A - Bga型半導体装置 - Google Patents

Bga型半導体装置

Info

Publication number
JPH10223799A
JPH10223799A JP9027687A JP2768797A JPH10223799A JP H10223799 A JPH10223799 A JP H10223799A JP 9027687 A JP9027687 A JP 9027687A JP 2768797 A JP2768797 A JP 2768797A JP H10223799 A JPH10223799 A JP H10223799A
Authority
JP
Japan
Prior art keywords
wiring pattern
semiconductor chip
semiconductor device
hole
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9027687A
Other languages
English (en)
Inventor
Takashi Nakajima
高士 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tec Inc
Original Assignee
Mitsui High Tec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tec Inc filed Critical Mitsui High Tec Inc
Priority to JP9027687A priority Critical patent/JPH10223799A/ja
Publication of JPH10223799A publication Critical patent/JPH10223799A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体チップとTAB基板との密着性を高
め、低コストで、信頼性の高いBGA型半導体装置を提
供する。 【解決手段】 本発明のBGA型半導体装置の特徴は、
周縁端部に複数のボンディングパッドを有する半導体チ
ップと、表面に配線パターンを具備するとともに、前記
配線パターンに接続され、突出して外部との電気的接続
を行う複数の半田ボールを具備してなる絶縁性フィルム
と、前記絶縁性フィルムの裏面側に前記半導体チップを
搭載するとともに、前記半導体チップの周縁部に形成さ
れたボンディングパッドと、前記絶縁性フィルムの裏面
側の配線パターンとの間を、前記半導体チップ搭載領域
の周りに形成された少なくとも1つの貫通孔を介してボ
ンディングワイヤで接続するように構成されていること
にある。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、BGA型半導体装
置に関する。
【0002】
【従来の技術】電気、電子部品の高性能化に伴い半導体
装置の高集積化および高密度化が強く望まれており、こ
れに対応した多ピン用の半導体装置のパッケージ構造と
して、接続端子として表面に複数の半田ボールを格子状
に配置して突出せしめたBGA(ボールグリッドアレ
イ)と指称される半導体装置が提案されている。
【0003】この1つに、半導体チップを樹脂パッケー
ジで覆ったオーバーモールド構造と呼ばれるものがあ
る。このBGA型半導体装置は、両面配線プリント基板
の上面に搭載された集積回路チップと基板上面の配線パ
ターンとをワイヤボンディングにより接続するととも
に、基板上面の配線パターンと基板下面側の配線パター
ンとをスルーホールを通じて接続し、この基板下面側の
配線パターンに外部電極となる半田ボールを形成したも
のである。
【0004】
【発明が解決しようとする課題】しかしながら、この構
造では基板にスルーホールを形成した後、さらにスルー
ホール内面にメッキを行うか、またはカッパー(Cu)
ペーストなどを充填して基板の上面側と下面側の配線パ
ターンを導通させる必要があり、製造工数が増大すると
いう問題がある。また、半導体チップの小型化に伴い、
ワイヤを長くしなければならなくなってきており、ま
た、パッケージのサイズ的問題からも微小配線化が急が
れている。
【0005】そこで、近年では、TABの微小配線性
と、ワイヤボンディングの汎用性を満たすものとして、
図3に示すようにTAB基板上面に配線パターン1を形
成し、この配線パターン上に絶縁性部材を介してICチ
ップ3を載置し、このICチップ3と配線パターン1と
をボンディングワイヤ6で接続し、基板上面側のみに片
面モールドを施し、基板下面にビアホールHを通じて半
田ボール4が設けられた構造のBGA型半導体装置が提
案されている。
【0006】しかしながらこの半導体装置では、半田ボ
ール実装時に溶融した半田がビアホール内に溶けこみ、
半田ボールの高さが低くなる。このためマザーボードに
実装した半導体装置とマザーボードとの間隔が狭くな
り、フラックスの洗浄工程において半田ボール間に洗浄
液が周り込めず半田ボール周辺のフラックスを完全に除
去することができないという問題があった。また、配線
パターンを被覆するソルダレジストが密着状態では図4
のように配線パターン1間において凹凸状の段差となる
ため、モールド時にモールド金型が段差に完全に密着す
ることができず、モールド樹脂が段差凹部より逃げてモ
ールドフラッシング(樹脂ばり)となり、基板を切断す
る際にパンチを磨耗させる原因となっている。さらに、
モールド樹脂と基板とは固着力が弱いため、機械的外力
あるいは基板とモールド樹脂との熱膨張係数の差異によ
り、モールド樹脂が基板から剥離してしまうなどの問題
があり、半導体装置の十分な信頼性と品質を確保するに
は至っていない。
【0007】本発明は、前記実情に鑑みてなされたもの
で、半導体チップとTAB基板との密着性を高め、低コ
ストで、信頼性の高いBGA型半導体装置を提供するこ
とを目的とする。
【0008】
【課題を解決するための手段】そこで本発明のBGA型
半導体装置の特徴は、表面に配線パターンを具備すると
ともに、前記配線パターンに接続され、突出して外部と
の電気的接続を行う複数の半田ボールを具備してなる絶
縁性基板と、前記絶縁性基板の裏面側に搭載された半導
体チップとを具備してなるBGA型半導体装置におい
て、前記半導体チップのボンディングパッドと、前記絶
縁性基板の裏面側の配線パターンとが、前記半導体チッ
プ搭載領域の周りに形成された少なくとも1つの貫通孔
を介してボンディングワイヤで接続されるともに、前記
半導体チップと前記配線パターンとの接続部を含む半導
体チップ搭載面が樹脂封止されていることにある。
【0009】望ましくは、前記配線パターン表面は絶縁
性部材で被覆されている。
【0010】また望ましくは、前記貫通孔は前記半導体
チップ搭載領域にも形成され、前記半導体チップと前記
絶縁性基板の間は、前記貫通孔から前記絶縁性基板表面
に充填された導電性接着剤で固着されている。
【0011】かかる構成によれば、絶縁性基板の貫通孔
は配線パターンで塞がれており、半田ボールが溶融して
貫通孔に溶けこむことはなく、従って半田ボールの高さ
が極端に低くなることはない。従って、半導体装置をマ
ザーボードに実装しても半導体装置とマザーボードとの
間に一定の間隔を確保することができ、半田ボール間に
洗浄液が十分に回り込むため、半田ボール周辺のフラッ
クスを完全に除去することができる。
【0012】基板の下面側に配線パターンおよびソルダ
レジスト層を形成しているためモールド面側には凹凸も
なく、モールド時にモールド金型は完全に密着し、モー
ルドフラッシング(樹脂ばり)を生じることもない。
【0013】絶縁性基板の貫通孔は配線パターン側で塞
がれているが、モールド面側は開口しているため、この
貫通孔にモールド樹脂が入り込みアンカー効果を生むた
め、TAB基板とモールド樹脂との固着力がより強固と
なり、基板からモールド樹脂が剥離することがない。
【0014】さらに絶縁性基板の半導体チップ搭載領域
にも貫通孔を形成した場合、この貫通孔の開口側に基板
を載置するため、絶縁性基板と半導体チップを固着させ
る銀ペーストが開口内に充填され、アンカー効果によ
り、絶縁性基板と半導体チップとの固着状態がより強固
になるとともに、半田ボールを通じて基板の放熱性が格
段に向上する。また、これを接地端子として用いること
も可能である。
【0015】
【発明の実施の形態】以下、本発明の実施例について、
詳細に説明する。本発明のBGA型半導体装置は、図1
に断面図を示すように、表面に銅の配線パターン1を具
備するとともに、前記配線パターン1に接続され、突出
して外部との電気的接続を行う複数の半田ボール4を具
備してなる絶縁性フィルム2からなるTAB基板の裏面
側に半導体チップ(ICチップ)3を搭載し、この半導
体チップ3の周縁端部のボンディングパッドBPと、前
記絶縁性フィルム2の裏面側の配線パターン1との間
を、前記半導体チップ搭載領域の周りに形成された少な
くとも貫通孔Hを介してボンディングワイヤ6で接続す
るように構成されていることを特徴とする。そしてTA
B基板の半導体チップ搭載面側はモールド樹脂7で被覆
されている。
【0016】ここで、ワイヤボンディングは、半導体チ
ップ3のボンディングパッドとTAB基板の貫通孔H底
部に露呈する配線パターン1との間で行われており、こ
の貫通孔Hの内部で配線パターンはニッケルメッキ層お
よび金メッキ層からなる2層メッキ膜9で覆われてい
る。また、半導体チップは銀ペースト8によって絶縁性
フィルム2に固着されている。さらに絶縁性フィルム表
面側の配線パターンはソルダレジスト5によって被覆保
護されている。ここで、半田ボール4は、格子状をなす
ように全面に形成されている。
【0017】次に、この半導体装置の製造方法について
詳細に説明する。まず、ポリイミドテープからなる絶縁
性フィルム2の所定の領域にパンチングにより貫通孔H
を形成したのち、表面に銅箔1を貼着し、さらにこの表
面にフォトレジスト(図示せず)を塗布しフォトリソグ
ラフィーにより、パターニングし、銅箔1からなる配線
パターンを形成する。この後、絶縁性フィルム2の配線
パターン形成面側を感光性を有するソルダーレジスト5
で被覆し、フォトリソグラフィを行い、ソルダレジスト
をパターニングし、半田ボール形成領域の配線パターン
1を露呈せしめる。
【0018】そして、無電解ニッケルめっきおよび無電
解金めっきを順次行う。この時、絶縁性フィルム2の貫
通孔内に露呈する銅パターン表面および半田ボール形成
領域の銅パターンにのみニッケルメッキ層と金メッキ層
との2層めっき膜9が形成される。
【0019】この後、TAB基板の半導体チップ搭載領
域に銀ペースト8を塗布し、半導体チップ3を固着す
る。そしてボンディングツールを用いてワイヤボンディ
ングを行い半導体チップのボンディングパッドBPとT
AB基板の貫通孔Hに露呈する配線パターン1とを接続
する。
【0020】そしてこのように半導体チップを搭載した
TAB基板をモールド金型に設置しモールド樹脂7を流
し込み、半導体チップおよびボンディングワイヤをモー
ルド樹脂7で被覆する。
【0021】最後に、 モールドのなされたTAB基板
のこの配線パターン1側を上にしてを設置し、半田ボー
ルを供給して、加熱溶融せしめ、配線パターン1上に接
続すると共に表面に突出するように半田ボール4を形成
し、図1に示した半導体装置が完成する。
【0022】なお、前記実施例では、ボンディングおよ
び樹脂封止が終了した後に、半田ボールを形成するよう
にしたが、ボンディングに先立ち半田ボールを形成した
絶縁性フィルム(TAB基板)上に、半導体チップを固
着し接続するようにしてもよい。また、前記実施例で
は、2層メッキ膜の形成に際し、無電解メッキを用いた
が無電解メッキに限定されることなく、電解メッキなど
他の方法を用いるようにしてもよい。
【0023】また本発明の第2の実施例として、図2に
示すように、半導体チップ搭載領域の絶縁性フィルムに
も貫通孔Hを形成し、この内部に銀ペースト8を充填す
るようにしてもよい。他の部分については前記第1の実
施例とまったく同様に形成する。
【0024】かかる構成によれば、絶縁性フィルムとI
Cチップを固着させる銀ペーストが開口内に充填され、
アンカー効果により、ICチップと基板との固着状態が
より強固になるとともに、ICチップの放熱性が格段に
向上する。また、この貫通孔Hに接続される配線パター
ン1に半田ボール4を接続しておくようにすれば、この
半田ボール4を接地端子として用いることも可能であ
る。
【0025】また、ソルダレジストに形成する半田ボー
ル形成用孔の孔ピッチや孔径は、適宜変形可能であり、
例えば格子ピッチが1mmであれば、孔径は0.55mm、
格子ピッチが1.5mmであれば、孔径は0.75mmとい
うふうに適宜変更可能である。
【0026】さらに半田ボールの組成についても適宜選
択可能であり、例えばPb37%Sn63%の共晶半田
を用いた場合には固着工程での加熱温度は220℃程度
とする。
【0027】なお、前記実施例では絶縁性フィルム表面
に配線パターンを形成したTAB基板を用いたが、これ
に限定されることなく、剛性の絶縁性基板あるいは金属
基板表面を絶縁化したものなど、適宜変形可能である。
【0028】
【発明の効果】以上説明したように本発明によれば、絶
縁性基板の貫通孔は配線パターンで塞がれており、半田
ボールが溶融して貫通孔に溶けこむことはなく、従って
半田ボールの高さが極端に低くなることはない。
【0029】また、基板の下面側に配線パターンおよび
ソルダレジスト層を形成しているためモールド面側には
凹凸もなく、モールド時にモールド金型は完全に密着
し、モールドフラッシングを生じることもない。
【0030】絶縁性基板の貫通孔は配線パターン側で塞
がれているが、モールド面側は開口しているため、この
貫通孔にモールド樹脂が入り込みアンカー効果を生むた
め、TAB基板とモールド樹脂との固着力がより強固と
なる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の半導体装置を示す図
【図2】本発明の第2の実施例の半導体装置を示す図
【図3】従来例の半導体装置を示す図
【図4】従来例の半導体装置を示す図
【符号の説明】
1 配線パターン 2 絶縁性フィルム 3 半導体チップ 4 半田ボール 5 ソルダーレジスト 6 ボンディングワイヤ 7 モールド樹脂 8 銀ペースト 9 2層メッキ膜 H 貫通孔

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 表面に配線パターンを具備するととも
    に、前記配線パターンに接続され、突出して外部との電
    気的接続を行う複数の半田ボールを具備してなる絶縁性
    基板と、前記絶縁性基板の裏面側に搭載された半導体チ
    ップとを具備してなるBGA型半導体装置において、前
    記半導体チップのボンディングパッドと、前記絶縁性基
    板の裏面側の配線パターンとが、前記半導体チップ搭載
    領域の周りに形成された少なくとも1つの貫通孔を介し
    てボンディングワイヤで接続されるともに、前記半導体
    チップと前記配線パターンとの接続部を含む半導体チッ
    プ搭載面が樹脂封止されていることを特徴とするBGA
    型半導体装置。
  2. 【請求項2】 前記絶縁性基板は、可撓性フィルムであ
    ることを特徴とする請求項1記載のBGA型半導体装
    置。
  3. 【請求項3】 前記配線パターン表面は絶縁性部材で被
    覆されていることを特徴とする請求項1記載のBGA型
    半導体装置。
  4. 【請求項4】 前記貫通孔は前記半導体チップ搭載領域
    にも形成され、前記半導体チップと前記絶縁性基板の間
    は、前記貫通孔から前記絶縁性基板表面に充填された導
    電性接着剤で固着されていることを特徴とする請求項1
    乃至3のいずれかに記載のBGA型半導体装置。
JP9027687A 1997-02-12 1997-02-12 Bga型半導体装置 Pending JPH10223799A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9027687A JPH10223799A (ja) 1997-02-12 1997-02-12 Bga型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9027687A JPH10223799A (ja) 1997-02-12 1997-02-12 Bga型半導体装置

Publications (1)

Publication Number Publication Date
JPH10223799A true JPH10223799A (ja) 1998-08-21

Family

ID=12227890

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9027687A Pending JPH10223799A (ja) 1997-02-12 1997-02-12 Bga型半導体装置

Country Status (1)

Country Link
JP (1) JPH10223799A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012994A (ko) * 2001-08-06 2003-02-14 삼성전자주식회사 볼 랜드패드와 접착제가 격리된 tbga 패키지와 그제조 방법 및 멀티 칩 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012994A (ko) * 2001-08-06 2003-02-14 삼성전자주식회사 볼 랜드패드와 접착제가 격리된 tbga 패키지와 그제조 방법 및 멀티 칩 패키지

Similar Documents

Publication Publication Date Title
JP3780122B2 (ja) 半導体装置の製造方法
US6489182B2 (en) Method of fabricating a wire arrayed chip size package
US7662672B2 (en) Manufacturing process of leadframe-based BGA packages
JP3176542B2 (ja) 半導体装置及びその製造方法
US7566969B2 (en) Semiconductor device with improved arrangement of a through-hole in a wiring substrate
JP3947750B2 (ja) 半導体装置の製造方法及び半導体装置
JP2003017518A (ja) 混成集積回路装置の製造方法
US20020027298A1 (en) Semiconductor device and method of manufacturing the same
JP2005317998A5 (ja)
JP3945968B2 (ja) 半導体装置およびその製造方法
US6271057B1 (en) Method of making semiconductor chip package
US6501160B1 (en) Semiconductor device and a method of manufacturing the same and a mount structure
JPH09307043A (ja) リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置
JPH09321173A (ja) 半導体装置用パッケージ及び半導体装置とそれらの製造方法
JPH11354572A (ja) 半導体チップパッケ―ジ及びその製造方法
JP2001250876A (ja) 半導体装置及びその製造方法
US7160796B2 (en) Method for manufacturing wiring board and semiconductor device
JPH0864635A (ja) 半導体装置
US7199468B2 (en) Hybrid integrated circuit device with high melting point brazing material
JP4045708B2 (ja) 半導体装置、電子回路装置および製造方法
JPH10223799A (ja) Bga型半導体装置
JP4137981B2 (ja) 半導体装置の製造方法
JPH11163197A (ja) 半導体実装用基板
JP3563170B2 (ja) 半導体装置の製造方法
JPH0888295A (ja) 半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees