JPH11354572A - 半導体チップパッケ―ジ及びその製造方法 - Google Patents

半導体チップパッケ―ジ及びその製造方法

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JPH11354572A
JPH11354572A JP11130074A JP13007499A JPH11354572A JP H11354572 A JPH11354572 A JP H11354572A JP 11130074 A JP11130074 A JP 11130074A JP 13007499 A JP13007499 A JP 13007499A JP H11354572 A JPH11354572 A JP H11354572A
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JP
Japan
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semiconductor chip
conductive
plate material
pattern
insulating plate
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JP11130074A
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English (en)
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Saiko Kin
宰弘 金
Si Chan Sung
始燦 成
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 製造原価を節減するとともに製造工程を単純
化させた典型的な半導体チップパッケージの原資材及び
副資材を使用してチップスケールパッケージの構造をも
つ半導体チップパッケージ及びその製造方法を提供す
る。 【解決手段】 貫通ホール１２が形成された絶縁性板材
１１の底部面に導電性板材を接着したフレームを準備
し、半導体チップ１を絶縁性板材１１上に固着させ、ボ
ンディングワイヤ５またはバンプにより貫通ホール１２
内に露出した領域の導電性板材に電気的に連結し、半導
体チップ１を封止体７により密封し、導電性板材を選択
的にエッチングしてリード用導電性パターンとして形成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体チップパッケ
ージ及びその製造方法に係り、より詳細には、典型的な
半導体チップパッケージの原資材及び副資材を使用して
製造原価を節減し、製造工程を単純化し、チップスケー
ルパッケージ(chip scale package)の構造を持つことが
できるようにした半導体チップパッケージ及びその製造
方法に関するものである。
【０００２】
【従来の技術】最近、電子機器と情報機器は高機能化、
高速化及びメモリ容量の大容量化によって、半導体メモ
リ用集積回路が高集積化されて、半導体チップのサイズ
が増大し、入・出力ピンが多ピン化されている。電子機
器と情報機器が小型化及び軽量化されているため半導体
チップパッケージの軽量化、薄形化、小型化び多ピン化
に対する要求も急速に拡大している。
【０００３】このような要求を満足させる半導体チップ
パッケージとして、カッドフラットパッケージ(QFP : q
uad flat package)とカッドフラットパッケージの厚さ
を減少させた薄型カッドフラットパッケージ(TQFP : th
in quad flat package)が使用されるようになった。カ
ッドフラットパッケージの多ピン化が進行されることに
よってピンピッチは漸次縮小し、現在ピンピッチが０.
５mmである半導体チップパッケージが常用化されてお
り、ピンピッチが０.４mmである半導体チップパッケー
ジも既に開発された状態である。しかし、ピンピッチが
０.４mm以下である半導体チップについて製造工程中で
発生する問題は未解決である。即ち、微細ピンピッチの
半導体チップパッケージを実装する母基板(mother boar
d)が高価であり、半導体チップパッケージの運搬または
ハンドリング過程中に外部衝撃によってピンが損傷しや
すいという問題があった。
【０００４】一方、外部衝撃に堅固で多ピン化を可能に
する半導体チップパッケージとして注目されているもの
がボールグリッドアレイ(ball grid array)パッケージ
である。ボールグリッドアレイパッケージは既存のリー
ドフレームの代りに印刷回路基板を使用することにより
組立工程でボール在荷(ball placement)工程だけでトリ
ミング／フォーミング(trimming/forming)と鍍金(plati
ng)工程が代替できる。しかしボールグリッドアレイは
製品の信頼性が脆弱で製品の曲り(warpage)不良または
ソルダボール(solder ball)の平坦度(coplanarity)不良
により実装が困難であった。
【０００５】最近には半導体チップの大きさ程度で軽量
化、薄形化及び小型化されて印刷回路基板上の実装面積
が最小化されたチップスケールパッケージが紹介されて
いる。チップスケールパッケージとしてはマイクロボー
ルグリッドアレイパッケージ(micro ball grid array p
ackage)またはSEMICON Korea Technical Symposium９８
で紹介された富士通社のバンプチップキャリヤ(BBC : b
ump chip carrier)パッケージ等がある。
【０００６】前記マイクロボールグリッドアレイパッケ
ージの製造工程について簡単に説明すると、まず、ポリ
イミド(polyimide)材質の絶縁性テープ上に導電性パタ
ーンが形成されて、その上に緩衝接着剤(elastomer)が
位置する基板を準備した後、半導体チップの上部面を基
板の緩衝接着剤に接着してリード用導電性パターンの一
側をパンチャ(puncher)により基板から切断しながら半
導体チップのボンディングパッドに各各ボンディングす
る。
【０００７】次に、外部環境から保護するため半導体チ
ップと基板との間のボンディング(bonding)領域を封止
体により封止した後、ソルダボールを導電性パターンの
パッドに各各接合してマイクロボールグリッドアレイを
完成し、マイクロボールグリッドアレイの大きさで前記
基板を切断してマイクロボールグリッドアレイパッケー
ジを個別化させる。
【０００８】前記バンプチップキャリヤパッケージ(bum
p chip carrier package)の製造工程について説明する
と、まず、銅合金板材の上部面の中央部の周囲に沿って
エッチング(etching)溝が形成されて、エッチング溝の
内部面にリード用鍍金層が形成された基板を準備した
後、基板の上部面の中央部に絶縁性接着剤により半導体
チップの下部面を接着して、半導体チップのボンディン
グパッドとエッチング溝内の鍍金層を金(Au)線により電
気的に連結する。
【０００９】次に、半導体チップを外部環境から保護す
るために封止体によりモールディング(molding)して、
前記鍍金層を除外した銅合金の板材を除去してボンドコ
ネクタキャリヤ(bond connector carrier)を完成した
後、ボンドコネクタキャリヤの大きさで前記基板を切断
してボンドコネクタパッケージを個別化させる。
【００１０】
【発明が解決しようとする課題】しかし、従来の典型的
な半導体チップパッケージの場合は、ダイアタッチング
(die attaching)工程、ワイヤボンディング工程、モー
ルディング工程、トリミング／フォーミング及び鍍金工
程等の複合多様な製造工程が実行される代りにリードフ
レーム、ボンディングワイヤ(bonding wire)等の通常の
原資材及び副資材が使用されるため製造原価が低下され
るが、チップスケールパッケージの場合は、製造工程が
単純である代りに典型的な半導体チップパッケージの原
資材及び副資材と異なる原資材及び副資材を使用するた
め製造原価が高かった。したがって、製品の競争力強化
のためそれら両者の長点を具備した新たな半導体チップ
パッケージが要求されている。即ち、典型的な半導体チ
ップパッケージの原資材及び副資材と類似な原資材及び
副資材を使用してチップスケールパッケージの製造原価
を切感するための要求が増大されている。
【００１１】したがって、本発明はこのような問題点に
着眼して案出されたもので、その目的は、製造原価を節
減するとともに製造工程を単純化させる典型的な半導体
チップパッケージの原資材及び副資材を使用したチップ
スケールパッケージの構造を持った半導体チップパッケ
ージ及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めの本発明による半導体チップパッケージは、フレーム
用絶縁性板材の底部面上にリード用導電性パターンが形
成されて、前記絶縁性板材の貫通ホール内に露出した導
電性パターンに半導体チップのボンディングパッドが電
気的に連結されて、前記電気的に連結された半導体チッ
プを外部環境から保護するため封止体により密封する構
造でなっている。
【００１３】好ましくは、前記導電性パターンは、絶縁
性板材の底部面の該当辺まで到達するように延長する。
この時、導電性パターンはマイクロボールグリッドアレ
イパッケージのボールパッドと同一の役割をする。
【００１４】また、変形防止用パターンは半導体チップ
の下部に位置する絶縁性板材の底部面に形成する。変形
防止用パターンは、例えば、少なくとも一つ形成でき
る。この時、変形防止用パターンは導電性板材の材質と
同一の材質で形成する。
【００１５】半導体チップは、絶縁性板材の上部面の中
央部に接着剤によりダイアタッチングされて、半導体チ
ップのボンディングパッドがボンディングワイヤにより
前記貫通ホール内に露出した導電性パターンに電気的に
連結される。また、導電性バンプにより導電性パターン
にフリップチップボンディングされることもできる。一
方、導電性パターンの表面上に鍍金層が形成されること
が好ましい。
【００１６】また、本発明による半導体チップパッケー
ジの製造方法は、絶縁性板材の底部面に導電性板材が接
着されて、前記導電性板材と半導体チップとの電気的な
連結のため前記絶縁性板材の一定領域に貫通ホールが形
成されたフレームを準備し、前記半導体チップを前記フ
レーム上に固着させて半導体チップのボンディングパッ
ドを前記貫通ホール内に露出された導電性板材の領域に
電気的に連結し、前記半導体チップを外部環境から保護
するため封止体により密封し、前記導電性板材をリード
用導電性パターンで形成して行われる。
【００１７】前記導電性パターンは、前記絶縁性板材の
底部面の該当辺まで到達するように延長できる。この場
合には前記導電性板材が導電性パターンで形成された
後、電気鍍金される。
【００１８】また、導電性パターンは前記絶縁性板材の
底部面の該当辺まで延長しないこともできる。この場合
には前記導電性板材が、電気鍍金された後に導電性パタ
ーンで形成される。
【００１９】
【発明の実施の形態】以下、添附図面を参照して本発明
による半導体チップパッケージについて詳細に説明す
る。図１〜図３を参照すると、半導体チップ１が接着剤
３によりフレーム１０用絶縁性板材１１の上部面の中央
部上に接着されている。リード用導電性パターン１３が
絶縁性板材１１の底部面に形成されている。導電性パタ
ーン１３のワイヤボンディング領域が絶縁性板材１１の
貫通ホール１２内に露出されている。半導体チップ１の
ボンディングパッド２がボンディングワイヤ５により貫
通ホール１２内に露出された導電性パターン１３の領域
に電気的に連結されている。半導体チップ１を封止体７
により外部環境から保護するためモールディングする。
【００２０】ここで、絶縁性板材１１は、例えば、ポリ
イミド材質で形成され、接着剤として銀(Ａｇ)エキポシ
樹脂を使用できる。また、導電性パターン１３の酸化防
止及びソルダリング容易性のため導電性パターン１３の
表面上に鍍金層１５が形成される。鍍金層１５として
は、例えば、電気鍍金された朱錫層が使用でき、必要に
よっては導電性パターン１３の表面上に鍍金層１５を形
成しないこともできる。
【００２１】また、導電性パターン１３は半導体チップ
１を実装する印刷回路基板(図示せず)の導電性パターン
に対応するようにパターン化されたもので、導電性パタ
ーン１３の外側端が絶縁性板材１１の底部面に該当辺ま
で到達するように延長される。この時、前記半導体チッ
プ１の下部に位置する絶縁性板材１１の底部面の中央部
にはパターンが全く存在しないが、パッケージの特性を
向上させ、絶縁性板材１１により発生する曲りのような
パッケージの外観品質不良を改善する必要がある場合、
半導体チップ１の下部に位置する絶縁性板材１１の底部
面の中央部に変形防止用パターンを形成できる。
【００２２】例えば、導電性パターン１４は図４に図示
されるように、絶縁性板材１１の底部面の中央部に形成
できる。この時、図５ａに図示されるように、導電性パ
ターン１４を絶縁性板材１１の底部面の中央部に１個形
成するか、図５ｂに図示されるように、複数個、例え
ば、２個形成することもできる。導電性パターン１４は
導電性パターン１３に電気的に絶縁される。導電性パタ
ーン１４は、四角形に形成するかその他にも多様な形状
に形成でき、絶縁性パターン(図示せず)を導電性パター
ン１４の代りに絶縁性板材１１の底部面の中央部に設置
することもできる。
【００２３】一方、図６〜図８に図示されるように、絶
縁性板材１１の底部面の該当辺まで導電性パターン１３
の外側端を延長しないこともできる。この場合、変形防
止用パターンは、図６及び図７に図示されるように、絶
縁性板材１１の底部面の中央部に設置しないこともでき
る。また、図８に図示されるように変形防止用導電性パ
ターン１４を絶縁性板材１１の底部面の中央部に設置す
ることもできる。勿論、変形防止用導電性パターンが少
なくとも一つ設置でき、絶縁性パターン(図示せず)を導
電性パターン１４の代りに設置することもできる。
【００２４】以下、本発明の実施例による半導体チップ
パッケージの製造方法について図９を参照して説明す
る。図９を参照すると、まず、Ｓ３１段階ではフレーム
１０が準備される。即ち、後述するリード用導電性パタ
ーン１３のワイヤボンディング領域を露出させるため絶
縁性板材１１の上部面の中央部の周囲に沿って貫通ホー
ル１２が形成され、それとは別に導電性パターン１３の
ための導電性板材(図示せず)が準備される。その後、絶
縁性板材１１と前記導電性板材とが接合剤(図示せず)に
より接合されることによりフレーム１０の準備が完了す
る。
【００２５】フレームが準備されると、Ｓ３２段階では
絶縁性板材１１の上部面の中央部上に接着剤３により半
導体チップ１がダイアタッチングされる。接着剤３とし
ては、例えば、銀(Ag)エポキシ樹脂が使用できる。
【００２６】次に、ダイアタッチング工程が完了する
と、Ｓ３３段階では半導体チップ１のボンディングパッ
ド２が導電性ボンディングワイヤ５、例えば、金(Ａｕ)
線により貫通ホール１２内に露出した導電性板材の領域
に電気的に連結される。したがって、前記導電性板材と
半導体チップとの間の電気的な通路が短縮されてパッケ
ージのサイズが最小化される。
【００２７】ワイヤボンディング工程が完了すると、Ｓ
３４段階では外部環境から保護するため封止体７により
半導体チップ１を密封する。この時、封止体７は絶縁性
板材１１の上側部にだけ形成されて、封止体７は、例え
ば、エポキシモールディングコンパウンド(epoxy moldi
ng compound)をトランスファモールディング(transfer
molding)工程によりモールディングする。
【００２８】密封工程が完了すると、Ｓ３５段階では前
記導電性板材を、例えば、写真蝕刻法により選択的にエ
ッチングすることによりリード用導電性パターン１３が
形成される。即ち、図２及び図３に図示されるように、
半導体チップ１の下部に位置する絶縁性板材１１の底部
面の中央部に変形防止用パターンが存在せず絶縁性板材
１１の底部面の中央部の周囲に沿ってリード用導電性パ
ターン１３が配列される。この時、導電性パターン１３
の外側端は該当辺の縁部まで到達するように延長され
る。この段階で実装用印刷回路基板(図示せず)の導電性
パターンに対応するように導電性パターン１３が形成で
きることによりパッケージの実装が容易になる。
【００２９】一方、完成されたパッケージの特性を向上
させるか絶縁性板材１１の材質特性により発生する曲り
のようなパッケージの外観品質不良を改善する必要があ
る場合、図４に図示されるように、導電性パターン１３
が形成されるとともに絶縁性板材１１の底部面の中央部
上に変形防止用導電性パターン１４も形成できる。この
時、導電性パターン１４は図５ａに図示されるように、
絶縁性板材１１の底部面の中央部に１個形成されるか、
図５ｂに図示されるように、複数個、例えば、２個形成
できる。変形防止用導電性パターン１４は導電性パター
ン１３に電気的に絶縁される。変形防止用導電性パター
ン１４は、本実施例では四角形で形成したがその他にも
多様な形態で形成できる。勿論、変形防止用導電性パタ
ーン１４の代りに絶縁性板材(図示せず)を設置すること
も可能である。
【００３０】次に、Ｓ３６段階では導電性パターン１３
の電気的な性質を向上させるため導電性パターン１３の
表面を鍍金層１５、例えば、朱錫層で鍍金する。この
時、例えば、電気鍍金の場合、導電性パターン１３の外
側部が共通連結された状態である必要がある。また、必
要によっては導電性パターン１３を鍍金する工程を省略
可能である。
【００３１】一方、密封工程(Ｓ３４段階)が完了する
と、Ｓ３５段階とＳ３６段階を実施する代りにＳ３７段
階とＳ３８段階を実施することもできる。即ち、Ｓ３７
段階では前記導電性板材の表面を鍍金層１５、例えば、
朱錫層で電気鍍金する。導電性パターン１３を形成する
前に前記導電性板材を鍍金層１５で鍍金する理由は、Ｓ
３８段階で導電性パターン１３が相互分離された後に導
電性パターン１３を鍍金することが難しいからである。
この場合にも必要によって鍍金層１５を形成する工程を
省略可能である。
【００３２】導電性板材の鍍金が完了すると、Ｓ３８段
階では前記鍍金された導電性板材を写真蝕刻法により選
択的にエッチングすることにより導電性パターン１３を
形成する。即ち、図５及び図６に図示されるように、半
導体チップ１の下部に位置した絶縁性板材１１の底部面
の中央部に変形防止用パターン１４が存在せず絶縁性板
材１１の底部面の中央部の周囲に沿ってリード用導電性
パターン１３が配列される。この時、導電性パターン１
３の外側端が該当辺の縁部まで延長されない。この段階
でパッケージ実装業体の印刷回路基板(図示せず)の導電
性パターンに対応するように導電性パターン１３が形成
できることにより実装が容易になる。
【００３３】また、図８に図示されるように、導電性パ
ターン１３が形成されるとともに絶縁性板材１１の底部
面の中央部上に変形防止用導電性パターン１４が形成で
きる。この時、変形防止用導電性パターン１４は、少く
とも一つ形成でき、導電性パターン１４の代りに絶縁性
パターン(図示せず)を設置することも可能である。
【００３４】Ｓ３６段階またはＳ３８段階が完了する
と、Ｓ３９段階ではパッケージの個別化のためフレーム
１０が切断される。したがって、典型的な半導体チップ
パッケージの場合とは違い、リードを形成するためトリ
ミング／フォーミング工程の代りにエッチング工程が実
行されることにより製造工程が単純化されて鍍金層のバ
ー(burr)または段落のようなリード不良の発生可能性が
なく製造時間が短縮される。また、典型的なパッケージ
の原資材及び副資材が使用される。結局、製造原価が節
減されたチップスケールパッケージの構造を持つ半導体
チップパッケージが形成される。
【００３５】以下、本発明の他の実施例による半導体チ
ップパッケージについて図面を参照して詳細に説明す
る。図１０を参照すると、絶縁性板材２１の底部面にリ
ード用導電性パターン２３が接着されて導電性パターン
２３のフリップチップボンディング(flip chip bondin
g)領域が絶縁性板材２１の貫通ホール２２内に露出し、
半導体チップ３１のボンディングパッドが導電性バンプ
３３により貫通ホール２２内に露出した導電性パターン
２３の領域に電気的に連結され、半導体チップ３１を外
部環境から保護するため封止体４０によりカプセル封じ
(encapsulation)する。
【００３６】封止体４０用樹脂は、例えば、既存のエポ
キシモールディングコンパウンドより粘度が低い物質で
ある場合、封止体４０用樹脂のオーバーフローを防止す
るため絶縁性板材２１の上部面の縁部に沿ってダム部２
５を一体で突出できる。半導体チップ３１の下部に位置
する絶縁性板材２１の底部面の中央部にはパターンが全
く存在しない。絶縁性板材２１は、例えば、ポリイミド
材質で形成されて、導電性バンプ３３としては、例え
ば、ソルダバンプが使用できる。
【００３７】導電性パターン２３の酸化防止及びソルダ
リング容易性のため導電性パターン２３の表面上に鍍金
層２９が形成される。鍍金層２９としては、例えば、電
気鍍金された朱錫層が使用でき、必要によっては導電性
パターン２３の表面上に鍍金層２９を形成しないことも
できる。導電性パターン２３は半導体チップ３１を実装
する印刷回路基板(図示せず)の導電性パターンに対応す
るようにパターン化されたもので導電性パターン３３の
外側端が絶縁性板材２１の底部面の該当辺まで到達する
ように延長される。
【００３８】半導体チップ３１の下部に位置する絶縁性
板材２１の底部面の中央部にはパターンが全く存在しな
いが、パッケージの特性を向上させるか曲りのようなパ
ッケージの外観品質不良を改善させる必要がある場合、
半導体チップ３１の下部に位置する絶縁性板材２１の底
部面の中央部に変形防止用パターンを形成できる。即
ち、図１１に図示されるように、変形防止用導電性パタ
ーン２４が絶縁性板材２１の底部面の中央部に形成され
る。この時、変形防止用導電性パターン２４は上述のよ
うに少なくとも一つ形成される。導電性パターン２４は
導電性パターン１３に電気的に絶縁されて、四角形で形
成するかその他にも多様な形態で形成できる。勿論、絶
縁性パターン(図示せず)が変形防止用導電性パターン２
４の代りに絶縁性板材２１の底部面の中央部に設置する
こともできる。
【００３９】一方、図１２及び図１３に図示されるよう
に、導電性パターン２３の外側端を絶縁性板材２１の底
部面の該当辺まで延長させないこともできる。この場合
図１３に図示されるように、変形防止用導電性パターン
２４または絶縁性パターン(図示せず)が絶縁性板材２１
の底部面の中央部に設置されるか、または図１２に図示
されるように、変形防止用導電性パターンは絶縁性板材
２１の底部面の中央部に設置しないこともできる。
【００４０】以下、本発明の他の実施例による半導体パ
ッケージの製造方法について図１４を参照して説明す
る。図１４を参照すると、まず、Ｓ４１段階ではフレー
ム２０が準備される。即ち、後述するリード用導電性パ
ターン２３のフリップチップボンディング領域を露出さ
せるため絶縁性板材２１の上部面の中央部の周囲に沿っ
て貫通ホール２２が形成され、それとは別にリード用導
電性パターン２３のための導電性板材(図示せず)が準備
される。例えば、後述する封止体４０用樹脂が既存のエ
ポキシモールディングコンパウンドより粘度が低い物質
である場合、封止体４０用樹脂のオーバーフローを防止
するため絶縁性板材２１の上部面の縁部に沿ってダム２
５が一体で突出される。その後、絶縁性板材２１と前記
導電性板材が接合剤(図示せず)により接合されることに
よりフレーム２０の準備が完了する。
【００４１】フレーム２０が準備されると、Ｓ４２段階
では半導体３１のボンディングパッド(図示せず)が導電
性バンプ３３により貫通ホール２２内の露出した導電性
板材に電気的に連結される。導電性バンプ３３として
は、例えば、ソルダバンプが使用される。したがって、
前記導電性板材と半導体チップとの間の電気的な通路が
短縮されてパッケージのサイズが最小化される。
【００４２】フリップチップボンディング工程が完了す
ると、Ｓ４３段階では外部環境から保護するため封止体
４０により半導体チップ３１を密封する。この時、半導
体チップ３１の後面が露出する。封止体４０は、例え
ば、エポキシ系樹脂のように粘度が低い樹脂をカプセル
封じしたものである。この時、発生可能性がある封止体
４０のオーバーフローはダム２５により防止される。
【００４３】密封工程が完了されると、Ｓ４４段階では
前記導電性板材を、例えば、写真蝕刻法により選択的で
エッチングすることによりリード用導電パターン２３を
形成する。即ち、図１０に図示されるように、半導体チ
ップ３１の下部に位置した絶縁性板材２１の底部面の中
央部に変形防止用パターンが全く存在せず、絶縁性板材
２１の底部面の中央部の周囲に沿ってリード用導電性パ
ターン２３が配列される。この時、導電性パターン２３
が該当辺の縁部まで到達するように延長される。この段
階でパッケージ実装用印刷回路基板(図示せず)の導電性
パターンに対応するように導電性パターン２３が形成さ
れることにより実装が容易になる。
【００４４】一方、完成されたパッケージの特性を向上
させるか絶縁性板材２１の材質特性により発生する曲り
のようなパッケージの外観品質不良を改善させる必要が
ある場合、導電性パターン２３を形成するとともに図１
１に図示されるように絶縁性板材２１の底部面の中央部
上に変形防止用導電性パターン２４を形成できる。この
時、変形防止用導電性パターン２４は少なくとも一つ形
成される。勿論、導電性パターン２４の代りに絶縁性板
材(図示せず)も設置できる。
【００４５】次に、Ｓ４５段階では導電性パターン２３
の電気的な性質を向上させるため導電パターン２３の表
面上に鍍金層２９、例えば、朱錫層を形成する。この
時、電気鍍金をする場合、導電性パターン２３の外側部
が共通連結された状態である必要がある。また、必要に
よって導電性パターン２３の表面に鍍金層を形成する工
程を省略できる。
【００４６】一方、密封工程が完了すると、Ｓ４４段階
とＳ４５段階の代りにＳ４６段階とＳ４７段階を実施で
きる。より詳細に説明すると、Ｓ４６段階では前記導電
性板材の表面を鍍金層２９、例えば、朱錫層で電気鍍金
する。導電性パターン２３を形成する前に前記導電性板
材を鍍金して鍍金層２９を形成する理由は、Ｓ４５段階
で導電性パターン２３が相互分離された後に導電性パタ
ーン２３を鍍金することが難しいからである。必要によ
って鍍金層２９を形成する工程を省略できる。
【００４７】前記導電性板材の鍍金が完了すると、Ｓ４
７段階では前記鍍金された導電性板材を写真蝕刻法によ
り選択的にエッチングすることにより導電性パターン２
３が形成される。即ち、図１２に図示されるように、半
導体チップ３１の下部に位置した絶縁性板材２１の底部
面の中央部に変形防止用パターンが存在せず、但し、絶
縁性板材２１の底部面の中央部の周囲に沿ってリード用
導電性パターン２３が配列される。この時、リード用導
電性パターン２３の外側端が該当辺の縁部まで延長され
ない。この段階でパッケージ実装業体の印刷回路基板
(図示せず)の導電性パターンに対応するように導電性パ
ターン２３が形成できることにより実装が容易になる。
【００４８】また、図１３に図示されるように、導電性
パターン２３が形成されるとともに絶縁性板材２１の底
部面の中央部上に変形防止用導電性パターン２４が形成
される。勿論、変形防止用導電性パターン２４が少なく
とも一つ形成されることは自明なことである。変形防止
用導電性パターン２４は導電性パターン２３に電気的に
絶縁され、導電性パターン２４の代りに絶縁性板材(図
示せず)を設置することも可能である。
【００４９】Ｓ４５段階またはＳ４７段階が完了する
と、Ｓ４８段階ではパッケージの個別化のためフレーム
２０を切断する。したがって、典型的な半導体チップパ
ッケージの場合とは違い、リードを形成するためトリミ
ング／フォーミング工程の代りにエッチング工程が実行
されることにより製造工程が単純化され、鍍金層のバー
段落のようなリード不良の誘発可能性が全くなく組立時
間が短縮される。また、典型的なパッケージの原資材及
び副資材を使用して、半導体チップパッケージの製造原
価が節減される。
【００５０】以上、本発明による好ましい実施形態につ
いて詳細に記述したが、本発明が属する技術分野におい
て通常の知識を持つ者でアレイば、添附された請求範囲
に定義された本発明の精神及び範囲を離脱せずに本発明
を多様に変形または変更して実施できる。
【００５１】
【発明の効果】以上のように本発明による半導体パッケ
ージ及びその製造方法によると、貫通ホールが形成され
た絶縁性板材の底部面に導電性板材を接着したフレーム
を準備し、半導体チップを絶縁性板材上に固着させ、ボ
ンディングワイヤまたはバンプにより貫通ホール内に露
出した領域の導電性板材に電気的に連結し、半導体チッ
プを封止体により密封し、導電性板材を選択的にエッチ
ングしてリード用導電性パターンとして形成することに
より、チップスケールパッケージの構造を持ちながらも
典型的な半導体チップパッケージの原資材及び副資材を
使用することにより製造原価の節減ができる。
【００５２】また、導電性板材を選択的にエッチングし
てリード用導電性パターンとして形成することにより従
来のトリミング／フォーミング工程の省略による製造工
程の単純化ができる。さらに、実装用印刷回路基板の導
電性パターンに対応して前記導電性板材を選択的にエッ
チングすることにより半導体チップパッケージの実装が
容易になる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体チップパッケージ
を示す一部切欠斜視図である。
【図２】図１に示す半導体チップパッケージのリード用
導電性パターンを示す底面図である。
【図３】図１のＩ-Ｉ線断面図である。
【図４】図１に示す半導体チップパッケージの第１変形
例を示す断面図である。
【図５】Ａは図４に示す変形防止用パターンが一つであ
ることを示す底面図、Ｂは図４に示す変形防止用パター
ンが複数個であることを示す底面図である。
【図６】図１に示す半導体チップパッケージの第２変形
例を示す断面図である。
【図７】図６に示す半導体チップパッケージの底面図で
ある。
【図８】図１に示す半導体チップパッケージの第３変形
例を示す断面図である。
【図９】本発明の実施例による半導体チップパッケージ
の製造方法を示すフローチャートである。
【図１０】本発明の他の実施例による半導体チップパッ
ケージを示す断面図である。
【図１１】図１０に示す半導体チップパッケージの第１
変形例を示す断面図である。
【図１２】図１０に示す半導体チップパッケージの第２
変形例を示す断面図である。
【図１３】図１０に示す半導体チップパッケージの第３
変形例を示す断面図である。
【図１４】本発明の他の実施例による半導体チップパッ
ケージの製造方法を示すフローチャートである。
【符号の説明】
１ 半導体チップ ２ ボンディングパッド ３ 接着剤 ５ ボンディングワイヤ ７ 封止体 １０ フレーム １１ 絶縁性板材 １２ 貫通ホール １３ 導電性パターン １４ 変形防止用導電性パターン １５ 鍍金層 ２０ フレーム ２１ 絶縁性板材 ２２ 貫通ホール ２３ 導電性パターン ２４ 導電性パターン ２５ ダム ２９ 鍍金層 ３１ 半導体チップ ３３ 導電性バンプ ４０ 封止体

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 上部面にワイヤボンディングのための貫
    通ホールが形成された絶縁性板材と、 前記貫通ホールにワイヤボンディングする領域が露出す
    るように前記絶縁性板材の底部面に形成されたリード用
    導電性パターンと、 前記絶縁性板材の上部面の中央部に接着剤により接着さ
    れ、ボンディングパッドを有する半導体チップと、 前記ボンディングパッドと前記貫通ホール内の露出した
    領域のリード用導電性パターンとを電気的に連結するボ
    ンディングワイヤと、 外部環境から保護するために前記半導体チップを密封す
    る封止体と、 を備えることを特徴とする半導体チップパッケージ。
  2. 【請求項２】 前記リード用導電性パターンの外側端が
    前記絶縁性板材の底部面の該当辺まで到達するように延
    長されていることを特徴とする請求項１記載の半導体チ
    ップパッケージ。
  3. 【請求項３】 前記半導体チップの下部に位置する前記
    絶縁板材の底部面の中央部に変形防止用パターンが少な
    くとも一つ形成されていることを特徴とする請求項２記
    載の半導体チップパッケージ。
  4. 【請求項４】 前記変形防止用パターンは、前記リード
    用導電線パターンの材質と同一の材質で形成されている
    ことを特徴とする請求項３記載の半導体チップパッケー
    ジ。
  5. 【請求項５】 前記変形防止用パターンは、絶縁性材質
    で形成されていることを特徴とする請求項３記載の半導
    体チップパッケージ。
  6. 【請求項６】 前記変形防止用パターン及び前記リード
    用導電線パターンの表面上に鍍金層が形成されているこ
    とを特徴とする請求項１又は４記載の半導体チップパッ
    ケージ。
  7. 【請求項７】 上部面にワイヤボンディングのための貫
    通ホールが形成された絶縁性板材と前記絶縁性板材の底
    部面に接着された導電性板材とを持つフレームを準備す
    る段階と、 前記絶縁性板材の上部面の中央部にボンディングパッド
    を持つ半導体チップを接着剤によりダイアタッチングす
    る段階と、 前記貫通ホール内の露出した導電性板材に対して前記ボ
    ンディングパッドをボンディングワイヤにより電気的に
    連結する段階と、 外部環境から保護するため、前記電気的に連結された半
    導体チップを封止体により密封する段階と、 前記ワイヤボンディングされた導電性板材をリード用導
    電性パターンで形成する段階と、 を含むことを特徴とする半導体チップパッケージの製造
    方法。
  8. 【請求項８】 前記導電性板材をリード用導電性パター
    ンで形成する段階は、前記導電性板材の表面を鍍金して
    鍍金層を形成する段階と、前記鍍金された導電性板材を
    前記リード用導電性パターンでパターニングする段階と
    を含むことを特徴とする請求項７記載の半導体チップパ
    ッケージの製造方法。
  9. 【請求項９】 前記導電性板材をリード用導電性パター
    ンで形成する段階は、前記導電性板材を前記リード用導
    電性パターンでパターニングする段階と、前記パターニ
    ングされた導電性パターンの表面を鍍金して鍍金層を形
    成する段階とを含むことを特徴とする請求項７記載の半
    導体チップパッケージの製造方法。
  10. 【請求項１０】 前記リード用導電線パターンの外側端
    を前記絶縁性板材の底部面の該当辺まで到達するように
    パターニングすることを特徴とする請求項８記載の半導
    体チップパッケージの製造方法。
  11. 【請求項１１】 前記半導体チップの下部に位置する前
    記絶縁性板材の底部面の中央部に変形防止用パターンを
    少なくとも一つ形成することを特徴とする請求項１０記
    載の半導体チップパッケージの製造方法。
  12. 【請求項１２】 前記変形防止用パターンを前記リード
    用導電線パターンと同一の材質で形成することを特徴と
    する請求項１１記載の半導体チップパッケージの製造方
    法。
  13. 【請求項１３】 前記変形防止用パターンを絶縁性材質
    で形成することを特徴とする請求項１１記載の半導体チ
    ップパッケージの製造方法。
  14. 【請求項１４】 上部面にフリップチップボンディング
    のための貫通ホールが形成された絶縁性板材と、 前記貫通ホールにフリップチップボンディングする領域
    が露出するように前記絶縁性板材の底部面に形成された
    リード用導電性パターンと、 前記リード用導電性パターンのフリップチップボンディ
    ングする領域に導電性バンプによりフリップチップボン
    ディングされたボンディングパッドを持つ半導体チップ
    と、 外部環境から保護するために前記半導体チップを密封す
    る封止体と、 を備えることを特徴とする半導体チップパッケージ。
  15. 【請求項１５】 前記リード用導電線パターンの外側端
    は、前記絶縁性板材の底部面の該当辺まで到達するよう
    に延長されていることを特徴とする請求項１４記載の半
    導体チップパッケージ。
  16. 【請求項１６】 前記半導体チップの下部に位置する前
    記絶縁性板材の底部面の中央部に変形防止用パターンが
    少なくとも一つ形成されていることを特徴とする請求項
    １５記載の半導体チップパッケージ。
  17. 【請求項１７】 前記封止体用樹脂の粘度が既存のエポ
    キシモールディングコンパウンドの粘度より低い場合、
    前記封止体用樹脂のオーバーフローを防止するために前
    記絶縁性板材の上部面にダムが一体で突出していること
    を特徴とする請求項１４記載の半導体チップパッケー
    ジ。
  18. 【請求項１８】 前記導電性バンプは、ソルダバンプで
    あることを特徴とする請求項１４記載の半導体チップパ
    ッケージ。
  19. 【請求項１９】 上部面にフリップチップボンディング
    のための貫通ホールが形成された絶縁性板材と前記絶縁
    性板材の底部面に接着された導電性板材を持つフレーム
    とを準備する段階と、 前記貫通ホール内の露出した領域の導電性板材に導電性
    バンプにより半導体チップのボンディングパッドをフリ
    ップチップボンディングさせる段階と、 前記フリップチップボンディングされた半導体チップを
    外部環境から保護するために封止体により密封する段階
    と、 前記フリップチップボンディングされた導電性板材をリ
    ード用導電性パターンでパターニングする段階と、 を含むことを特徴とする半導体チップパッケージの製造
    方法。
JP11130074A 1998-05-13 1999-05-11 半導体チップパッケ―ジ及びその製造方法 Pending JPH11354572A (ja)

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