KR19990085107A - 반도체칩 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체패키지 및 그 제조방법은 관통홀들이 형성된 절연성 판재의 저부면에 도전성 판재를 접착한 프레임(frame)을 준비하고, 반도체칩을 절연성 판재 상에 고착시키며 본딩와이어 또는 범프(bump)에 의해 관통홀들 내에 노출된 영역의 도전성 판재에 전기적으로 연결하고, 반도체칩을 봉지체에 의해 밀봉하고, 도전성 판재를 선택적으로 에칭하여 리드용 도전성 패턴으로 형성한다.
따라서, 본 발명은 칩스케일 패키지(chip scale package)의 구조를 가지면서 전형적인 반도체칩 패키지의 원, 부자재를 사용함에 따른 제조원가의 절감을 이룩할 수 있다. 또한, 도전성 판재를 선택적으로 에칭하여 리드용 도전성 패턴으로 형성함으로써 종래의 트리밍/포밍공정의 생략에 따른 제조공정의 단순화를 이룩할 수 있다. 그리고, 실장용 인쇄회로기판의 도전성 패턴들에 대응하여 상기 도전성 판재를 선택적으로 에칭함으로써 반도체칩 패키지의 실장 용이성을 향상시킬 수 있다.

Description

반도체칩 패키지 및 그 제조방법
본 발명은 반도체칩 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 전형적인 반도체칩 패키지의 원, 부자재를 사용하여 제조원가를 절감하고 제조공정을 단순화하며 칩스케일 패키지(chip scale package)의 구조를 가질 수 있도록 한 반도체칩 패키지 및 그 제조방법에 관한 것이다.
현재, 전자기기와 정보기기는 고기능화, 고속화 및 메모리 용량의 대용량화 의 추세에 있다. 이러한 추세에 맞추어 반도체 메모리용 집적회로가 고집적화되고 반도체칩의 사이즈가 증대되며 입, 출력핀이 다핀화되고 있다. 또한, 전자기기와 정보기기가 소형화 및 경량화의 추세에 있으므로 반도체칩 패키지의 경박단소화 및 다핀화에 대한 요구가 급속히 확대되고 있다.
이러한 요구를 만족시킬 수 있는 반도체칩 패키지로서 쿼드플랫패키지(quad flat package:QFP)가 사용되기 시작하였다. 또한, 쿼드플랫패키지의 두께를 줄인 박형 쿼드플랫패키지(thin quad flat package:TQFP)도 사용되기 시작하였다. 쿼드플랫패키지의 다핀화가 진행됨에 따라 핀 피치(pin pitch)는 점차 축소되고 있다. 현재, 핀 피치(pin pitch)가 0.5mm인 반도체칩 패키지가 상용화되고, 핀 피치가 0.4mm인 반도체칩 패키지도 이미 개발된 상태에 있다. 핀 피치가 0.4mm 이하인 반도체칩 패키지의 경우, 제조공정 중에 발생하는 문제점들이 아직 해결되지 않고 있는 실정이다. 즉, 미세 핀 피치의 반도체칩 패키지를 실장할 모 기판(mother board)의 가격이 고가이고, 반도체칩 패키지의 운반이나 핸들링(handling) 과정 중에 외부 충격으로부터 핀이 손상되기 쉬운 문제점이 있다.
이러한 가운데 외부 충격에 견고하고 다핀화를 가능하게 하는 반도체칩 패키지로 관심의 대상이 된 것이 볼그리드어레이(ball grid array) 패키지이다. 이는 기존의 리드프레임을 대신하여 인쇄회로기판을 사용함으로써 조립공정에서 볼 재하(ball placement) 공정 하나로 트리밍/포밍(trimming/forming)과 도금(plating) 공정을 대체할 수 있다. 그러나, 볼그리드어레이는 제품의 신뢰성이 취약하고 제품의 휨(warpage) 불량이나 솔더 볼(solder ball)의 평탄도(coplanarity) 불량으로 인하여 실장에 다소 어려움을 갖고 있다.
최근에는 반도체칩의 크기에 준하는 정도로 경박단소화되고 인쇄회로기판 상의 실장면적이 최소화된 칩스케일 패키지(chip scale package)가 소개되고 있다. 칩스케일 패키지로는 마이크로 볼그리드어레이(micro ball grid array) 패키지나 SEMICON Korea Technical Symposium 98에서 소개된 일본 Fujitsu사의 범프 칩 캐리어(bump chip carrier: BCC) 패키지 등이 좋은 예이다.
상기 마이크로 볼그리드어레이 패키지의 제조공정을 간단히 살펴보면, 먼저 폴리이미드 재질의 절연성 테이프 상에 도전성 패턴들이 형성되고 그 위에 완충접착제(elastomer)가 놓여진 기판을 준비한다. 이어서, 반도체칩의 상부면을 기판의 완충접착제에 접착하고 리드용 도전성 패턴들의 일측을 펀처에 의해 기판으로부터 절단시키면서 반도체칩의 본딩패드들에 각각 본딩한다. 그런 다음, 반도체칩과 기판 사이의 본딩 영역을 외부 환경으로부터 보호하기 위해 봉지체에 의해 봉지(encapsulation)한다. 이어서, 솔더 볼을 도전성 패턴들의 패드에 각각 접합하여 마이크로 볼그리드어레이를 완성한다. 마지막으로, 마이크로 볼그리드어레이의 크기로 상기 기판을 절단하여 마이크로 볼그리드어레이 패키지를 개별화시킨다.
상기 범프 칩 캐리어 패키지의 제조공정을 살펴 보면, 먼저, 구리합금 판재의 상부면 중앙부 주위를 따라 에칭 홈들이 형성되고, 에칭 홈들의 내부면에 리드용 도금층이 형성된 기판을 준비한다. 그런 다음에, 기판의 상부면 중앙부에 절연성 접착제에 의해 반도체칩의 하부면을 접착하고, 반도체칩의 본딩패드들과 에칭홈들 내의 도금층을 금(Au) 선에 의해 전기적으로 연결한다. 이어서, 반도체칩을 외부 환경으로부터 보호하기 위해 봉지체에 의해 몰딩하고, 상기 도금층을 제외한 구리합금의 판재를 제거하여 본드 커넥터 캐리어를 완성한다. 마지막으로 본드 커넥터 캐리어의 크기로 상기 기판을 절단하여 본드 커넥터 패키지를 개별화시킨다.
그런데, 종래의 전형적인 반도체칩 패키지의 경우, 다이어태칭공정, 와이어본딩공정, 몰딩공정, 트리밍/포밍 및 도금공정 등 여러 가지의 복잡한 제조공정이 수행되는 대신에 리드프레임, 본딩와이어 등 통상의 원, 부자재가 사용되므로 제조원가가 낮았다.
반면에, 칩스케일 패키지의 경우, 제조공정이 단순한 대신에 전형적인 반도체칩 패키지의 원, 부자재와 상이한 원, 부자재를 사용하므로 제조원가가 높았다.
그래서, 제품의 경쟁력 강화를 위해 이들 양자의 장점을 갖춘 새로운 반도체칩 패키지가 요구되고 있는 실정이다. 즉, 전형적인 반도체칩 패키지의 원, 부자재와 유사한 원, 부자재를 사용하여 칩스케일 패키지의 제조원가를 절감할 수 있는 요구가 증대되고 있다.
따라서, 본 발명의 목적은 전형적인 반도체칩 패키지의 원, 부자재를 사용하여 칩스케일 패키지의 구조를 갖는 반도체칩 패키지의 제조원가를 절감하면서도 제조공정을 단순화하도록 하는데 있다.
본 발명의 다른 목적들은 다음의 상세한 설명과 첨부된 도면에 의해 보다 명확해질 것이다.
도 1은 본 발명의 실시예에 의한 반도체칩 패키지를 나타낸 절개사시도.
도 2는 도 1의 반도체칩 패키지의 리드용 도전성 패턴들을 나타낸 저면도.
도 3은 도 1의 I-I선을 따라 절단한 단면도.
도 4는 도 1의 반도체칩 패키지의 변형을 나타낸 단면도.
도 5a는 도 4의 변형방지용 패턴이 한 개 임을 나타낸 저면도.
도 5b는 도 4의 변형방지용 패턴이 복수개 임을 나타낸 저면도.
도 6은 도 1의 반도체칩 패키지의 다른 변형을 나타낸 단면도.
도 7은 도 6의 반도체칩 패키지를 나타낸 저면도.
도 8은 도 1의 반도체칩 패키지의 또 다른 변형을 나타낸 단면도.
도 9는 본 발명의 다른 실시예에 의한 반도체칩 패키지를 나타낸 단면도.
도 10은 도 9의 반도체칩 패키지의 변형을 나타낸 단면도.
도 11은 도 9의 반도체칩 패키지의 다른 변형을 나타낸 단면도.
도 12는 도 9의 반도체칩 패키지의 또 다른 변형을 나타낸 단면도.
도 13은 본 발명의 실시예에 의한 반도체칩 패키지의 제조방법을 나타낸 플로우차트.
도 14는 본 발명의 다른 실시예에 의한 반도체칩 패키지의 제조방법을 나타낸 플로우차트.
<도면의 주요부분에 대한 부호의 설명>
1: 반도체칩 3: 접착제 5: 본딩와이어 7: 봉지체 10: 프레임(frame) 11: 절연성 판재 12: 관통홀 13: 리드용 도전성 패턴 14: 변형방지용 도전성 패턴 15: 도금층 20: 프레임 21: 절연성 판재 22: 관통홀 23: 리드용 도전성 패턴 24: 변형방지용 도전성 패턴 25:댐(dam) 29: 도금층 31: 반도체칩 33: 도전성 범프(bump) 40: 봉지체
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체칩 패키지는 프레임용 절연성 판재의 저부면 상에 리드용 도전성 패턴들이 형성되고, 상기 절연성 판재의 관통홀들 내에 노출된 도전성 패턴들에 반도체칩의 본딩패드들이 전기적으로 연결되고, 상기 전기적 연결된 반도체칩이 봉지체에 의해 외부 환경으로부터 보호되기 위해 밀봉되는 구조로 이루어진다.
도전성 패턴들은 절연성 판재의 저부면의 해당 변까지 도달하도록 연장될 수 있다. 또한, 도전성 패턴들은 절연성 판재의 저부면 해당 변까지 연장되지 않을 수도 있다. 이때, 도전성 패턴들은 볼그리드어레이 패키지의 볼 패드와 같은 역할을 한다.
변형방지용 패턴은 반도체칩의 하부에 위치하는, 절연성 판재의 저부면에 형성되지 않거나 형성될 수 있다. 변형방지용 패턴은 예를 들어 한 개 또는 그 이상 형성될 수 있다. 이때, 변형방지용 패턴은 도전성 판재의 재질과 동일한 재질로 이루어지거나 별도의 절연성 재질로 이루어질 수 있다.
반도체칩은 절연성 판재의 상부면 중앙부에 접착제에 의해 다이어태칭되고, 반도체칩의 본딩패드들이 본딩와이어에 의해 상기 관통홀들 내에 노출된 도전성 패턴들에 전기적으로 연결될 수 있다. 또한 반도체칩은 도전성 범프(bump)에 의해 도전성 패턴들에 플립칩본딩될 수 있다.
한편, 도전성 패턴들의 표면 상에 도금층이 형성되고, 필요한 경우에는 도금층이 형성되지 않을 수도 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체칩 패키지의 제조방법은 절연성 판재의 저부면에 도전성 판재가 접착되고 상기 도전성 판재와 반도체칩과의 전기적 연결을 위해 상기 절연성 판재의 정해진 영역에 관통홀들이 형성된 프레임을 준비하고, 상기 반도체칩을 상기 프레임 상에 고착시키며 반도체칩의 본딩패드들을 상기 관통홀들 내에 노출된 도전성 판재의 영역에 전기적으로 연결하고, 상기 반도체칩을 외부환경으로부터 보호하기 위해 봉지체에 의해 밀봉하고, 상기 도전성 판재를 리드용 도전성 패턴들로 형성하는 단계를 포함한다.
도전성 패턴들은 상기 절연성 판재의 저부면의 해당 변까지 도달하도록 연장될 수 있다. 이 경우에는 상기 도전성 판재가 도전성 패턴으로 형성되고 나서 예를 들어 전기도금된다.
또한, 도전성 패턴들은 상기 절연성 판재의 저부면의 해당 변까지 연장되지 않을 수도 있다. 이 경우에는 상기 도전성 판재가 예를 들어 전기도금되고 나서 도전성 패턴으로 형성된다.
이하, 본 발명의 실시예에 의한 반도체칩 패키지를 첨부된 도면을 참조하여 설명하기로 한다.
도 1 내지 도 3을 참조하면, 반도체칩(1)이 접착제(3)에 의해 프레임(10)용 절연성 판재(11)의 상부면 중앙부 상에 접착되고, 리드용 도전성 패턴들(13)이 절연성 판재(11)의 저부면에 형성되며 도전성 패턴들(13)의 와이어본딩 영역이 절연성 판재(11)의 관통홀들(12) 내에 노출되고, 반도체칩(1)의 본딩패드들(2)이 본딩와이어(5)에 의해 관통홀들(12) 내에 노출된 도전성 패턴들(13)의 영역에 전기적으로 연결되고, 반도체칩(1)이 봉지체(7)에 의해 외부환경으로부터 보호되기 위해 몰딩된다.
절연성 판재(11)는 예를 들어 폴리이미드 재질로 이루어질 수 있다. 접착제(3)로는 예들 들어 은(Ag) 에폭시 수지가 사용될 수 있다.
도전성 패턴들(13)의 산화 방지 및 솔더링 용이성을 위해 도전성 패턴들(13)의 표면 상에 도금층(15)이 형성된다. 도금층(15)으로는 예를 들어 전기도금된 주석층이 사용될 수 있다. 필요한 경우, 도전성 패턴들(13)의 표면 상에 도금층(15)이 형성되지 않을 수도 있다.
도전성 패턴들(13)은 반도체칩(1)을 실장할 인쇄회로기판(도시 안됨)의 도전성 패턴들에 대응하도록 패턴화된 것으로서 도전성 패턴들(13)의 외측단이 절연성 판재(11)의 저부면 해당 변까지 도달하도록 연장된다.
이때, 상기 반도체칩(1)의 하부에 위치하는, 절연성 판재(11)의 저부면 중앙부에는 어떠한 패턴도 존재하지 않는다. 하지만, 패키지의 특성을 향상시키거나, 절연성 판재(11)로 인하여 발생되는 휨과 같은 패키지의 외관 품질 불량을 개선시킬 필요가 있는 경우, 반도체칩(1)의 하부에 위치하는, 절연성 판재(11)의 저부면 중앙부에 변형방지용 패턴이 형성될 수 있다.
예를 들어 도전성 패턴(14)은 도 4에 도시된 바와 같이, 절연성 판재(11)의 저부면 중앙부에 형성될 수 있다. 이때, 도 5a에 도시된 바와 같이, 도전성 패턴(14)이 절연성 판재(11)의 저부면 중앙부에 1개 형성되거나 도 5b에 도시된 바와 같이, 복수개, 예를 들어 2개 형성될 수 있다. 도전성 패턴(14)은 도전성 패턴들(13)에 전기적으로 절연된다. 도전성 패턴(14)은 예를 들어 사각형으로 형성되나 이외에도 다양한 형태로 형성될 수 있음은 당연하다.
물론, 절연성 패턴(도시 안됨)이 도전성 패턴(14)을 대신하여 절연성 판재(11)의 저부면 중앙부에 설치될 수도 있다.
한편, 도전성 패턴들(13)의 외측단은 도 6 내지 도 8에 도시된 바와 같이, 절연성 판재(11)의 저부면 해당 변까지 연장되지 않을 수도 있다. 이 경우, 변형방지용 패턴은 도 6 및 도 7에 도시된 바와 같이, 절연성 판재(11)의 저부면 중앙부에 설치되지 않을 수도 있다. 또한, 변형방지용 도전성 패턴(14)이 도 8에 도시된 바와 같이, 절연성 판재(11)의 저부면 중앙부에 설치될 수 있다. 물론, 변형방지용 도전성 패턴이 적어도 한 개 이상 설치될 수 있음은 자명하다. 절연성 패턴(도시 안됨)이 도전성 패턴(14)의 대신에 설치될 수도 있다.
이하, 본 발명의 실시예에 의한 반도체칩 패키지의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 13을 참조하면, 먼저 단계(S31)에서는 프레임(10)이 준비된다. 이를 좀 더 상세히 언급하면, 절연성 판재(11)의 상부면 중앙부의 주위를 따라 관통홀들(12)이 형성된다. 관통홀들(12)은 후술할 리드용 도전성 패턴들(13)의 와이어본딩영역을 노출시키기 위한 것이다. 이와는 별도로 도전성 패턴들(13)을 위한 도전성 판재(도시 안됨)가 준비된다.
이후, 절연성 판재(11)와 상기 도전성 판재가 접합제(도시 안됨)에 의해 접합됨으로써 프레임(10)의 준비가 완료된다.
단계(S32)에서는 프레임(10)이 준비되고 나면, 절연성 판재(11)의 상부면 중앙부 상에 접착제(3)에 의해 반도체칩(1)이 다이어태칭된다. 접착제(3)로는 예를 들어 은(Ag) 에폭시 수지가 사용될 수 있다.
단계(S33)에서는 다이어태칭공정이 완료되고 나면, 반도체칩(1)의 본딩패드들(2)이 도전성 본딩와이어(5), 예를 들어 금(Au) 선에 의해 관통홀들(12) 내에 노출된 도전성 판재의 영역에 전기적으로 연결된다.
따라서, 상기 도전성 판재와 반도체칩 사이의 전기적 통로가 단축되고 패키지의 사이즈가 최소화될 수 있다.
단계(S34)에서는 와이어본딩공정이 완료되고 나면, 반도체칩(1)이 외부 환경으로부터 보호되기 위해 봉지체(7)에 의해 밀봉된다. 이때, 봉지체(7)가 절연성 판재(11)의 상측부에만 형성된다. 봉지체(7)는 예를 들어 에폭시몰딩컴파운드(epoxy molding compound)를 트랜스퍼몰딩(transfer molding) 공정에 의해 몰딩한 것이다.
단계(S35)에서는 밀봉공정이 완료되고 나면, 상기 도전성 판재가 예를 들어 사진식각법에 의해 선택적으로 에칭됨으로써 리드용 도전성 패턴들(13)이 형성된다.
즉, 도 2 및 도 3에 도시된 바와 같이, 반도체칩(1)의 하부에 위치한, 절연성 판재(11)의 저부면 중앙부에 변형방지용 패턴이 존재하지 않고 절연성 판재(11)의 저부면 중앙부의 주위를 따라 리드용 도전성 패턴들(13)이 배열된다. 이때, 도전성 패턴들(13)의 외측단이 해당 변의 가장자리까지 도달하도록 연장된다.
이 단계에서 실장용 인쇄회로기판(도시 안됨)의 도전성 패턴들에 대응하도록 도전성 패턴들(13)이 형성될 수 있으므로 패키지의 실장 용이성이 향상된다.
한편, 완성된 패키지의 특성을 향상시키거나, 절연성 판재(11)의 재질 특성으로 인하여 발생하는, 휨과 같은 패키지의 외관 품질 불량을 개선시킬 필요가 있는 경우, 도 4에 도시된 바와 같이, 도전성 패턴들(13)이 형성됨과 아울러 절연성 판재(11)의 저부면 중앙부 상에 변형방지용 도전성 패턴(14)도 형성될 수 있다. 이때, 도전성 패턴(14)은 도 5a에 도시된 바와 같이, 절연성 판재(11)의 저부면 중앙부에 1개 형성되거나 도 5b에 도시된 바와 같이, 복수개, 예를 들어 2개 형성될 수 있다. 도전성 패턴(14)은 도전성 패턴들(13)에 전기적으로 절연된다. 도전성 패턴(14)은 예를 들어 사각형으로 형성되나 이외에도 다양한 형태로 형성될 수 있다.
물론, 도전성 패턴(14)을 대신하여 절연성 판재(도시 안됨)가 설치되는 것도 가능하다.
단계(S36)에서는 도전성 패턴들(13)의 전기적 성질을 향상시키기 위해 도전패턴들(13)의 표면이 도금층(15), 예를 주석층으로 도금된다. 이때, 예를 들어 전기도금의 경우, 도전성 패턴들(13)의 외측부들이 공통 연결된 상태이어야 함은 당연하다.
필요한 경우, 도전성 패턴들(13)을 도금하는 공정이 생략될 수도 있다.
한편, 밀봉공정이 완료되고 나면, 단계(S35),(S36)를 실시하는 대신에 단계(S37),(S38)를 실시할 수 있다. 이를 좀 더 상세히 언급하면, 단계(S37)에서는 상기 도전성 판재의 표면을 도금층(15), 예를 들어 주석층으로 전기도금한다. 도전성 패턴(13)을 형성하기 전에 상기 도전성 판재를 도금층(15)으로 도금하는 것은 단계(S38)에서 도전성 패턴들(13)이 서로 분리된 후 도전성 패턴들(13)을 도금하는 것이 어렵기 때문이다.
물론, 필요한 경우, 도금층(29)을 형성하는 공정이 생략될 수도 있다.
단계(S38)에서는 상기 도전성 판재의 도금이 완료되고 나면, 상술한 바와 같이, 상기 도금된 도전성 판재가 사진식각법에 의해 선택적으로 에칭됨으로써 도전성 패턴들(13)이 형성된다.
즉, 도 5 및 도 6에 도시된 바와 같이, 반도체칩(1)의 하부에 위치한, 절연성 판재(11)의 저부면 중앙부에 변형방지용 패턴이 존재하지 않고 절연성 판재(11)의 저부면 중앙부의 주위를 따라 리드용 도전성 패턴들(13)이 배열된다. 이때, 도전성 패턴들(13)의 외측단이 해당 변의 가장자리까지 연장되지 않는다.
이 단계에서 패키지 실장업체의 인쇄회로기판(도시 안됨)의 도전성 패턴들에 대응하도록 도전성 패턴들(23)이 형성될 수 있으므로 실장 용이성이 향상된다.
또한, 도전성 패턴들(13)이 형성됨과 아울러 절연성 판재(11)의 저부면 중앙부 상에 변형방지용 도전성 패턴(14)이 도 8에 도시된 바와 같이 형성될 수 있다. 이때, 도전성 패턴(14)은 적어도 한 개 이상 형성될 수 있다. 또한 도전성 패턴(14)을 대신하여 절연성 패턴(도시 안됨)이 설치되는 것도 가능하다.
단계(S39)에서는 단계(36) 또는 단계(S38)가 완료되고 나면, 패키지들의 개별화를 위해 프레임(10)이 절단된다.
따라서, 전형적인 반도체칩 패키지의 경우와 달리 리드들을 형성하기 위해 트리밍/포밍공정 대신에 에칭공정이 수행되므로 제조공정이 단순화되고 도금층의 버(burr)나 단락과 같은 리드불량의 유발 가능성이 전혀 없으며 제조시간이 단축된다. 또한, 전형적인 패키지의 원, 부자재가 사용된다. 결국, 칩스케일 패키지의 구조를 갖는 반도체칩 패키지의 제조원가가 절감될 수 있다.
이하, 본 발명의 다른 실시예에 의한 반도체칩 패키지를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 9를 참조하면, 절연성 판재(21)의 저부면에 리드용 도전성 패턴들(23)이 접착되며 도전성 패턴들(23)의 플립칩본딩 영역이 절연성 판재(21)의 관통홀들(22) 내에 노출되고, 반도체칩(31)의 본딩패드들(32)이 도전성 범프(33)에 의해 관통홀들(22) 내에 노출된 도전성 패턴들(23)의 영역에 전기적으로 연결되고, 반도체칩(31)이 외부 환경으로부터 보호되기 위해 봉지체(40)에 의해 인캡슐레이션(encapsulation)된다.
봉지체(40)용 수지가 예를 들어 기존의 에폭시몰딩컴파운드의 점도보다 낮은 물질인 경우, 봉지체(40)용 수지의 오버플로우(overflow)를 방지하기 위해 절연성 판재(21)의 상부면 가장자리를 따라 댐(25)이 일체로 돌출될 수 있다. 반도체칩(31)의 하부에 위치하는, 절연성 판재(21)의 저부면 중앙부에 어떠한 패턴도 존재하지 않는다. 절연성 판재(21)는 예를 들어 폴리이미드 재질로 이루어질 수 있다. 도전성 범프(33)로는 예를 들어 솔더 범프가 사용될 수 있다.
도전성 패턴들(23)의 산화 방지 및 솔더링 용이성을 위해 도전성 패턴들(23)의 표면 상에 도금층(29)이 형성된다. 도금층(29)으로는 예를 들어 전기도금된 주석층이 사용될 수 있다. 필요한 경우, 도전성 패턴들(23)의 표면 상에 도금층(29)이 형성되지 않을 수도 있다.
도전성 패턴들(23)은 반도체칩(31)을 실장할 인쇄회로기판(도시 안됨)의 도전성 패턴들에 대응하도록 패턴화된 것으로서 도전성 패턴들(33)의 외측단이 절연성 판재(11)의 저부면 해당 변까지 도달하도록 연장된다.
반도체칩(31)의 하부에 위치하는, 절연성 판재(21)의 저부면 중앙부에는 어떠한 패턴도 존재하지 않는다. 하지만, 패키지의 특성을 향상시키거나 휨과 같은 패키지의 외관 품질불량을 개선시킬 필요가 있는 경우, 반도체칩(31)의 하부에 위치하는, 절연성 판재(21)의 저부면 중앙부에 변형방지용 패턴이 형성할 수 있다.
즉, 예를 들어 도전성 패턴(24)이 도 8에 도시된 바와 같이, 절연성 판재(21)의 저부면 중앙부에 형성된다. 이때, 도전성 패턴(24)은 상술한 바와 같이 적어도 한 개 이상 형성됨은 자명한 사실이다. 도전성 패턴(24)은 도전성 패턴들(13)에 전기적으로 절연된다. 도전성 패턴(24)이 예를 들어 사각형으로 형성되나 이외에도 다양한 형태로 형성될 수 있다.
물론, 절연성 패턴(도시 안됨)이 도전성 패턴(14)을 대신하여 절연성 판재(21)의 저부면 중앙부에 설치될 수도 있다.
한편, 도전성 패턴들(23)의 외측단은 도 11 및 도 12에 도시된 바와 같이, 절연성 판재(21)의 저부면 해당 변까지 연장되지 않을 수도 있다. 이 경우, 변형방지용 도전성 패턴(24) 또는 절연성 패턴(도시 안됨)이 도 12에 도시된 바와 같이, 절연성 판재(21)의 저부면 중앙부에 설치될 수 있다. 변형방지용 도전성 패턴은 도 11에 도시된 바와 같이, 절연성 판재(21)의 저부면 중앙부에 설치되지 않을 수도 있다.
이하, 본 발명의 다른 실시예에 의한 반도체패키지의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 14를 참조하면, 먼저, 단계(S41)에서는 프레임(20)이 준비된다. 이를 좀 더 상세히 언급하면, 절연성 판재(21)의 상부면 중앙부의 주위를 따라 관통홀들(22)이 형성된다. 관통홀들(22)은 후술할 리드용 도전성 패턴들(23)의 플립칩본딩 영역을 노출시키기 위한 것이다. 이와는 별도로 리드용 도전성 패턴들(23)을 위한 도전성 판재(도시 안됨)가 준비된다.
예를 들어 후술할 봉지체(40)용 수지가 예를 들어 기존의 에폭시몰딩컴파운드의 점도보다 낮은 물질인 경우, 봉지체(40)용 수지의 오버플로우(overflow)를 방지하기 위해 절연성 판재(21)의 상부면 가장자리를 따라 댐(25)이 일체로 돌출될 수 있다.
이후, 절연성 판재(21)와 상기 도전성 판재가 접합제(도시 안됨)에 의해 접합됨으로써 프레임(20)의 준비가 완료된다.
단계(S42)에서는 프레임(20)이 준비되고 나면, 반도체칩(31)의 본딩패드들(도시 안됨)이 도전성 범프(33)에 의해 관통홀들(22) 내의 노출된 도전성 판재에 전기적으로 연결된다. 도전성 범프(33)로는 예를 들어 솔더 범프가 사용된다.
따라서, 상기 도전성 판재와 반도체칩 사이의 전기적 통로가 단축되고 패키지의 사이즈가 최소화될 수 있다.
단계(S43)에서는 플립칩본딩공정이 완료되고 나면, 반도체칩(31)이 외부 환경으로부터의 보호를 위해 봉지체(40)에 의해 밀봉된다. 이때, 반도체칩(31)의 후면이 노출된다. 봉지체(40)는 예를 들어 에폭시계 수지와 같은 점도가 낮은 수지를 인캡슐레이션한 것이다. 이때, 발생 가능성이 있는 봉지체(40)의 오버플로우는 댐(25)에 의해 방지된다.
단계(S44)에서는 밀봉공정이 완료되고 나면, 상기 도전성 판재가 예를 들어 사진식각법에 의해 선택적으로 에칭됨으로써 리드용 도전패턴들(23)이 형성된다.
즉, 도 7에 도시된 바와 같이, 반도체칩(31)의 하부에 위치한, 절연성 판재(21)의 저부면 중앙부에 변형방지용 패턴이 존재하지 않고 절연성 판재(21)의 저부면 중앙부 주위를 따라 리드용 도전성 패턴들(23)이 배열된다. 이때, 도전성 패턴들(23)이 해당 변의 가장자리까지 도달하도록 연장된다.
이 단계에서 패키지 실장용 인쇄회로기판(도시 안됨)의 도전성 패턴들에 대응하도록 도전성 패턴들(23)이 형성되므로 실장 용이성이 향상된다.
한편, 완성된 패키지의 특성을 향상시키거나, 절연성 판재(21)의 재질 특성으로 인하여 발생하는 휨과 같은 패키지의 외관 품질 불량을 개선시킬 필요가 있는 경우, 도전성 패턴들(23)이 형성됨과 아울러 절연성 판재(21)의 저부면 중앙부 상에 변형방지용 도전성 패턴(24)이 도 10에 도시된 바와 같이 형성될 수 있다.
이때, 도전성 패턴(24)이 적어도 한 개 이상 형성됨은 자명한 사실이다. 물론, 도전성 패턴(24)을 대신하여 절연성 판재(도시 안됨)가 설치될 수 있다.
단계(S45)에서는 도전성 패턴들(23)의 전기적 성질을 향상시키기 위해 도전패턴들(23)의 표면 상에 도금층(29), 예를 주석층을 형성한다. 이때, 예를 들어 전기도금을 하는 경우, 도전성 패턴들(23)의 외측부들이 공통 연결된 상태이어야 함은 당연하다. 필요한 경우, 도전성 패턴들(23)의 표면에 도금층을 형성하는 공정이 생략될 수도 있다.
한편, 밀봉공정이 완료되고 나면, 단계(S44),(S45)를 실시하는 대신에 단계(S46),(S47)를 실시할 수 있다. 이를 좀 더 상세히 언급하면, 단계(S46)에서는 상기 도전성 판재의 표면을 도금층(29), 예를 주석층으로 전기도금한다. 도전성 패턴(23)을 형성하기 전에 상기 도전성 판재를 도금층(29)으로 도금하는 것은 단계(S45)에서 도전성 패턴들(23)이 서로 분리된 후 도전성 패턴들(23)을 도금하는 것이 어렵기 때문이다.
물론, 필요한 경우, 도금층(29)을 형성하는 공정이 생략될 수도 있다.
단계(S47)에서는 상기 도전성 판재의 도금이 완료되고 나면, 상기 도금된 도전성 판재가 사진식각법에 의해 선택적으로 에칭됨으로써 도전성 패턴들(23)이 형성된다.
즉, 도 11에 도시된 바와 같이, 반도체칩(31)의 하부에 위치한, 절연성 판재(21)의 저부면 중앙부에 변형방지용 패턴이 존재하지 않고 단지 절연성 판재(21)의 저부면 중앙부 주위를 따라 리드용 도전성 패턴들(23)이 배열된다. 이때, 리드용 도전성 패턴들(23)의 외측단이 해당 변의 가장자리까지 연장되지 않는다.
이 단계에서 패키지 실장업체의 인쇄회로기판(도시 안됨)의 도전성 패턴들에 대응하도록 도전성 패턴들(23)이 형성될 수 있으므로 실장 용이성이 향상된다.
또한, 도전성 패턴들(23)이 형성됨과 아울러 절연성 판재(21)의 저부면 중앙부 상에 변형방지용 도전성 패턴(24)이 도 12에 도시된 바와 같이 형성될 수 있다. 물론, 도전성 패턴(24)이 적어도 한 개 이상 형성됨은 자명한 사실이다. 도전성 패턴(14)은 도전성 패턴들(13)에 전기적으로 절연된다. 도전성 패턴(24)을 대신하여 절연성 판재(도시 안됨)가 설치되는 것도 가능하다.
단계(S48)에서는 단계(S45) 또는 단계(S47)가 완료되고 나면, 패키지들의 개별화를 위해 프레임(20)이 절단된다.
따라서, 전형적인 반도체칩 패키지의 경우와 달리 리드들을 형성하기 위해 트리밍/포밍공정 대신에 에칭공정이 수행되므로 제조공정이 단순화되고, 도금층의 버나 단락과 같은 리드 불량의 유발 가능성이 전혀 없을 뿐만 아니라 조립시간이 단축된다. 또한, 전형적인 패키지의 원, 부자재를 사용된다. 결국, 반도체칩 패키지의 제조원가가 절감된다.
이상에서 살펴본 바와 같이, 본 발명의 반도체패키지 및 그 제조방법은 관통홀들이 형성된 절연성 판재의 저부면에 도전성 판재를 접착한 프레임을 준비하고, 반도체칩을 절연성 판재 상에 고착시키며 본딩와이어 또는 범프에 의해 관통홀들 내에 노출된 영역의 도전성 판재에 전기적으로 연결하고, 반도체칩을 봉지체에 의해 밀봉하고, 도전성 판재를 선택적으로 에칭하여 리드용 도전성 패턴으로 형성한다. 따라서, 본 발명은 칩스케일 패키지의 구조를 가지면서 전형적인 반도체칩 패키지의 원, 부자재를 사용함에 따른 제조원가의 절감을 이룩할 수 있다. 또한, 도전성 판재를 선택적으로 에칭하여 리드용 도전성 패턴으로 형성함으로써 종래의 트리밍/포밍공정의 생략에 따른 제조공정의 단순화를 이룩할 수 있다. 그리고, 실장용 인쇄회로기판의 도전성 패턴들에 대응하여 상기 도전성 판재를 선택적으로 에칭함으로써 반도체칩 패키지의 실장 용이성을 향상시킬 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 적용 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (28)

  1. 상부면에 와이어본딩을 위한 관통홀들이 형성된 절연성 판재;
    상기 관통홀들에 와이어본딩할 영역이 노출되도록 상기 절연성 판재의 저부면에 형성된 리드용 도전성 패턴들;
    상기 절연성 판재의 상부면 중앙부에 접착제에 의해 접착된, 본딩패드들을 갖는 반도체칩;
    상기 본딩패드들과 상기 관통홀들 내의 노출된 영역의 도전성 패턴들을 대응하여 전기적으로 연결하는 본딩와이어들; 그리고
    상기 반도체칩을 외부환경으로부터 보호하기 위해 밀봉하는 봉지체를 포함하는 반도체칩 패키지.
  2. 제 1 항에 있어서, 상기 도전성 패턴들의 외측단이 상기 절연성 판재의 저부면의 해당 변까지 도달하도록 연장된 것을 특징으로 하는 반도체칩 패키지.
  3. 제 1 항에 있어서, 상기 도전성 패턴들의 외측단이 상기 절연성 판재의 저부면의 해당 변까지 연장되지 않은 것을 특징으로 하는 반도체칩 패키지.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 반도체칩의 하부에 위치하는, 상기 절연성 판재의 저부면 중앙부에 변형방지용 패턴이 형성되지 않은 것을 특징으로 하는 반도체칩 패키지.
  5. 제 2 항 또는 제 3 항에 있어서, 상기 반도체칩의 하부에 위치하는, 상기 절연성 판재의 저부면 중앙부에 변형방지용 패턴이 적어도 한 개 이상 형성된 것을 특징으로 하는 반도체칩 패키지.
  6. 제 5 항에 있어서, 상기 변형 방지용 패턴이 상기 도전성 패턴들의 재질과 동일한 재질로 형성된 것을 특징으로 하는 반도체칩 패키지.
  7. 제 5 항에 있어서, 상기 변형 방지용 패턴이 상기 도전성 패턴들의 재질과 상이한 재질로 형성된 것을 특징으로 하는 반도체칩 패키지.
  8. 제 7 항에 있어서, 상기 변형 방지용 패턴이 절연성 재질로 형성된 것을 특징으로 하는 반도체칩 패키지.
  9. 제 1 항 또는 제 6 항에 있어서, 상기 변형방지용 패턴과 상기 도전성 패턴들의 표면 상에 도금층이 형성된 것을 특징으로 하는 반도체칩 패키지.
  10. 제 1 항 또는 제 6 항에 있어서, 상기 변형방지용 패턴과 상기 도전성 패턴들의 표면 상에 도금층이 형성되지 않은 것을 특징으로 하는 반도체칩 패키지.
  11. 상부면에 와이어본딩을 위한 관통홀들이 형성된 절연성 판재와 상기 절연성 판재의 저부면에 접착된 도전성 판재를 갖는 프레임을 준비하는 단계;
    상기 절연성 판재의 상부면 중앙부에 접착제에 의해 본딩패드들을 갖는 반도체칩을 다이어태칭하는 단계;
    상기 본딩패드들을 본딩와이어들에 의해 상기 관통흘들내의 노출된 도전성 판재에 대응하여 전기적으로 연결하는 단계;
    상기 전기적으로 연결된 반도체칩을 외부환경으로부터 보호하기 위해 봉지체에 의해 밀봉하는 단계; 그리고
    상기 와이어본딩된 도전성 판재를 리드용 도전성 패턴들로 형성하는 단계를 포함하는 반도체칩 패키지의 제조방법.
  12. 제 11 항에 있어서, 상기 도전성 판재를 리드용 도전성 패턴들로 형성하는 단계는
    상기 도전성 판재의 표면을 도금층으로 도금하는 단계; 그리고
    상기 도금된 도전성 판재를 상기 리드용 도전성 패턴들로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체칩 패키지의 제조방법.
  13. 제 11 항에 있어서, 상기 도전성 판재를 리드용 도전성 패턴들로 형성하는 단계는
    상기 도전성 판재를 상기 리드용 도전성 패턴들로 패터닝하는 단계; 그리고
    상기 패터닝된 도전성 패턴의 표면을 도금층으로 도금하는 단계를 포함하는 것을 특징으로 하는 반도체칩 패키지의 제조방법.
  14. 제 12 항에 있어서, 상기 도전성 패턴들의 외측단을 상기 절연성 판재의 저부면의 해당 변까지 도달하도록 패턴닝한 것을 특징으로 하는 반도체칩 패키지의 제조방법.
  15. 제 13 항에 있어서, 상기 도전성 패턴들의 외측단을 상기 절연성 판재의 저부면의 해당 변까지 도달하지 않도록 패터닝한 것을 특징으로 하는 반도체칩 패키지의 제조방법.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 반도체칩의 하부에 위치하는, 상기 절연성 판재의 저부면 중앙부에 변형방지용 패턴을 형성하지 않은 것을 특징으로 하는 반도체칩 패키지의 제조방법.
  17. 제 14 항 또는 제 15 항에 있어서, 상기 반도체칩의 하부에 위치하는, 상기 절연성 판재의 저부면 중앙부에 변형방지용 패턴을 적어도 한 개 이상 형성한 것을 특징으로 하는 반도체칩 패키지의 제조방법.
  18. 제 17 항에 있어서, 상기 변형 방지용 패턴을 상기 도전성 패턴들과 동일한 재질로 형성한 것을 특징으로 하는 반도체칩 패키지의 제조방법.
  19. 제 17 항에 있어서, 상기 변형 방지용 패턴을 상기 도전성 패턴들의 재질과 상이한 재질로 형성한 것을 특징으로 하는 반도체칩 패키지의 제조방법.
  20. 제 19 항에 있어서, 상기 변형 방지용 패턴을 절연성 재질로 형성한 것을 특징으로 하는 반도체칩 패키지의 제조방법.
  21. 상부면에 플립칩본딩을 위한 관통홀들이 형성된 절연성 판재;
    상기 관통홀들에 플립칩본딩할 영역이 노출되도록 상기 절연성 판재의 저부면에 형성된 리드용 도전성 패턴들;
    상기 도전성 패턴들의 플립칩본딩할 영역에 도전성 범프들에 의해 플립칩본딩된 본딩패드들을 갖는 반도체칩; 그리고
    상기 반도체칩을 외부환경으로부터 보호하기 위해 밀봉하는 봉지체를 포함하는 반도체칩 패키지.
  22. 제 21 항에 있어서, 상기 도전성 패턴들의 외측단이 상기 절연성 판재의 저부면의 해당 변까지 도달하도록 연장된 것을 특징으로 하는 반도체칩 패키지.
  23. 제 21 항에 있어서, 상기 도전성 패턴들의 외측단이 상기 절연성 판재의 저부면의 해당 변까지 연장되지 않은 것을 특징으로 하는 반도체칩 패키지.
  24. 제 22 항 또는 제 23 항에 있어서, 상기 반도체칩의 하부에 위치하는, 상기 절연성 판재의 저부면 중앙부에 변형방지용 패턴이 형성되지 않은 것을 특징으로 하는 반도체칩 패키지.
  25. 제 22 항 또는 제 23 항에 있어서, 상기 반도체칩의 하부에 위치하는, 상기 절연성 판재의 저부면 중앙부에 변형방지용 패턴이 적어도 한 개 이상 형성된 것을 특징으로 하는 반도체칩 패키지.
  26. 제 21 항에 있어서, 상기 봉지체용 수지가 기존의 에폭시몰딩컴파운드의 점도보다 낮은 경우, 상기 봉지체용 수지의 오버플로우를 방지하기 위해 상기 절연성 판재의 상부면에 댐이 일체로 돌출된 것을 특징으로 하는 반도체칩 패키지.
  27. 제 21 항에 있어서, 상기 도전성 범프들이 솔더 범프들인 것을 특징으로 하는 반도체칩 패키지.
  28. 상부면에 플립칩본딩을 위한 관통홀들이 형성된 절연성 판재와 상기 절연성 판재의 저부면에 접착된 도전성 판재를 갖는 프레임을 준비하는 단계;
    상기 관통홀 내의 노출된 영역의 도전성 판재에 도전성 범프들에 의해 반도체칩의 본딩패드들을 플립칩본딩시키는 단계;
    상기 플립칩본딩된 반도체칩을 외부환경으로부터 보호하기 위해 봉지체에 의해 밀봉하는 단계; 그리고
    상기 플립칩본딩된 도전성 판재를 리드용 도전성 패턴들로 패턴닝하는 단계를 포함하는 반도체패키지 제조방법.
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