KR20020001536A - 배선기판, 반도체장치 및 패키지 스택 반도체장치 - Google Patents

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KR20020001536A
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주소히로유키
후쿠이야스키
야노유지
이시하라세이지
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

본 발명의 배선기판은, 절연기판; 와이어 또는 플립칩 본딩으로 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부; 외부접속단자용으로 상기 절연기판에 제공되는 랜드부; 상기 단자부와 랜드부간에 전기 접속을 형성하기 위해 상기 제1면 및 상기 제1면의 반대면인 제2면에 각각 제공되는 배선패턴; 및 와이어 본딩을 향상시키기 위해 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴을 포함한다. 상기 배선기판은 본딩시 접속불량을 완화할 수 있다.

Description

배선기판, 반도체장치 및 패키지 스택 반도체장치{WIRING SUBSTRATE, SEMICONDUCTOR DEVICE AND PACKAGE STACK SEMICONDUCTOR DEVICE}
본 발명은 고밀도 패키징(packaging)에 특히 적합하도록 거의 칩 사이즈로까지 소형화된 반도체장치, 및 이를 위한 배선기판과 복수의 상기 반도체장치를 갖는 패키지 스택 반도체장치에 관한 것이다.
최근, 전자기기 소형화의 요구에 부응하여, QFP(Quad Flat Package)형, BGA(Ball Grid Array)형, 및 CSP(Chip Size Package)형의 반도체장치가 널리 사용되고 있다.
상기 반도체장치는, 그 내부에 탑재된 반도체칩(반도체 소자)의 신호처리가 고속화 및 고기능화됨에 따라 점점 더 많은 외부접속용 단자들을 필요로 한다. 상기의 경우, 외부접속용 단자들이 반도체장치의 저면에 2차원적으로 제공되는 BGA형이 널리 채택된다.
상기 BGA형 반도체장치 중 하나로, 반도체칩의 회로형성면을 위로하여 반도체칩과 배선기판을 와이어 본딩 방식으로 결선하고, 상기 배선기판의 배선패턴으로, 상기 반도체칩을 외부접속 단자와 도통하게 하는 반도체장치가 종래부터 알려져 있다. 상기 "위로(upward)"란, 상기 회로형성면이 상기 배선기판에 대면하는 반도체칩 면의 반대측에 있는 것을 의미한다.
상기 종래의 수지밀봉형 반도체장치는, 일본국 특허공개공보 제97-121002 호 공보(공개일: 1997.5.6)에 개시된다.
상기와 같은 구조의 반도체장치는, 도20에 나타낸 바와 같이, 배선기판(67), 상기 배선기판(67)에 탑재된 반도체칩(52), 반도체칩(52)과 배선기판(67)의 단자부(55)를 접속하는 금선(Au wire)(53), 상기 반도체칩(52)과 금선(53)을 트랜스퍼 몰딩(transfer molding)법에 의해 수지로 밀봉하는 수지밀봉부(61)를 포함한다.
배선기판(67)은 절연기판(63), 칩측 절연층으로서의 절연재(62), 및 상기 절연기판(63)과 절연재(62) 사이에 형성된 배선패턴을 포함한다. 즉, 배선기판(67)은, 스루홀(through hole)(58)에 제공된 절연기판(63)의 표면에 금속의 배선패턴을 형성하고, 상기 배선패턴상에 절연재(62)를 접합한 것이다.
또한, 배선기판(67)에는, 절연기판(63)을 두께 방향으로 관통하는 스루홀(58)이 상기 배선패턴에 따라 제공된다. 따라서, 스루홀(58)에서는, 상기 배선패턴의 일부가 노출하며, 상기 노출 부분의 배선패턴이 도20에서는 랜드(land)부(56)를 형성한다.
또한, 배선기판(67)은, 납땜 볼로서 리플로우(reflow) 납땜에 의해 형성되는 외부접속용 단자(60)를 포함한다. 따라서, 외부접속용 단자(60)는, 스루홀(58)의표면쪽의 랜드부(56)에 스루홀(58)을 통해 접속되고, 또한, 스루홀(58)의 하면측으로부터 볼처럼 매달린다.
상기 반도체장치 중에, 휴대 기기에서 메모리 등의 부가가치나 용량을 증가시키기 위해, l개의 반도체장치내에 복수개의 반도체칩을 탑재한 반도체장치가 알려져 있다. 예를 들면, 복수의 보드형 반도체칩을 횡(표면 방향)으로 제공한 멀티 칩 모듈이 알려져 있다.
그러나, 반도체칩을 가로로 배열하기 때문에, 탑재되는 반도체칩의 총면적보다 작은 면적(저면의 면적)을 가지는 반도체장치의 제작은 불가능하다.
따라서, 복수의 반도체칩을, 두께 방향으로 서로 적층하고, 하나의 반도체장치 내에 탑재함으로써 패키징 밀도를 높이는 반도체장치(이하, 스택형 패키지라 한다)가 제안되어 왔다.
이와 같은 스택형 패키지의 예는, 일본국 특허공개공보 제99-204720 호 공보(공개일: 1999.7.30)에 개시된다. 상기 스택형 패키지는, 도21에 나타낸 바와 같이, 전기 절연성을 갖는 배선기판(67) 위에 적층되어 탑재된 반도체칩(52a,52b)을 가지고 있다. 또한, 상기 스택형 패키지는, 랜드부(56) 위에 매트릭스형의 외부접속용 단자(60)를 배선기판(67)의 이면쪽으로부터 돌출하도록 제공한다. 따라서, 상기 스택형 패키지는, 반도체칩(52a,52b)과 거의 동일한 크기의 CSP구조를 가지고 있다.
이와 같은 구조의 스택형 패키지의 제조 방법은 다음과 같다. 우선, 배선기판(67) 위에 제1 반도체칩(52b)을, 회로형성면을 위로하여 다이본딩(die bonding)하고, 그 위에 제2 반도체칩(52a)을 다이본딩한다.
그 후, 각각의 반도체칩(52a,52b)과 배선기판(67)의 단자부(55)를 와이어 본딩법에 의해 금선(53)으로 접속한다. 또한, 각각의 반도체칩(52a,52b) 및 금선(53)을 트랜스퍼 몰딩법에 의해 수지밀봉부(61)로 밀봉한다. 다음, 외부접속용 단자(60)로서의 납땜 볼을 리플로우 납땜에 의해 랜드부(56) 위에 형성한다. 상기 볼은 외부접속용 단자(60)로서 사용된다. 이와 같이 전술한 스택형 패키지가 얻어진다.
상기 반도체칩(52a,52b)의 종류 및 외부접속용 단자(60)가 인출된 위치로부터, 전술한 반도체장치와 같은 1층의 배선패턴을 가지는 배선기판(67)상에 배선패턴을 자유롭게 형성할 수 없는 경우가 있다. 따라서, 도22에 나타낸 바와 같이, 양면에 구리로 형성된 배선패턴을 갖는 다층의 배선기판(68)이 사용되는 경우가 있다.
다층 배선기판(68)의 배선패턴은, 기부재료인 절연기판(63)의 반도체칩(52)의 탑재면(이하, A면이라 한다)측 뿐만 아니라, 외부접속용 단자(60)의 형성면(이하, B면이라 한다)에도 형성된다. B면의 배선패턴은, 통상, 솔더 레지스트(solder resist)(57)에 의해 보호된다.
또한, A면상 배선패턴의 랜드부(56)와 스루홀(58)을 통해 A면과 대면하는 B면의 배선패턴의 랜드부(56)간에는, 상기 스루홀(58)을 도전성 패이스트와 같은 도전체(59)로 채움으로써 도통이 보장된다.
그러나, 문제가 있다. 도23에 도시된 바와 같이, A면과 B면에 배선패턴을 가지는 상기 종래의 배선기판(68)에서, 반도체칩(52)과 단자부(55)간에는 적절한 와이어 본딩이 어렵게 된다.
즉, 반도체칩(52)과 단자부(55)가 와이어 본딩에 의해 접속될 때, 절연기판(63)의 두께 방향으로 단자부(55)에 하중이 가해져 상기 절연기판(63)이 변형한다. 그 결과, 충분한 하중이 단자부(55)에 가해지지 않고, 따라서 적절한 와이어 본딩이 형성되지 않으므로, 반도체칩(52)과 단자부(55)간에 전기적인 접속불량을 일으킬 수 있다.
한편, 도20에 나타낸 바와 같이, 일면에만 배선패턴을 가지는 배선기판(67)은, 전술한 와이어 본딩 문제를 피할 수 있다. 즉, 배선기판(67)의 B면은 배선패턴 및 배선패턴의 보호를 위한 솔더 레지스트를 갖지 않기 때문에 평탄하다.
따라서, 일면에만 배선패턴을 가지는 배선기판(67)은 평탄한 B면을 가지므로, 와이어 본딩을 행할 때, 와이어 본딩의 스테이지상으로 상기 B면을 아래로 두고, 단자부(55)에 의해 가해진 하중은 충분히 스테이지에서 지지되기 때문에, 배선기판(67)의 변형은 방지된다.
그러나, 도22에 나타낸 반도체장치에서 사용되는 다층의 배선기판(68)의 경우, 배선기판(68)의 B면으로도 배선패턴이 형성되고, 그 위에 솔더 레지스트(57)가 도포된다. 상기의 경우, B면은, 배선패턴 또는 솔더 레지스트(57)가 있거나 또는 없는 영역에 따라, 돌출부가 생긴다.
배선기판(68)에서의 절연기판(63) 두께가 0.2mm이상으로 비교적 두터운 경우, 상기 돌출부의 형성은 아무런 문제가 되지 않는다. 그러나, 기판 두께가 0.2mm미만, 특히 0.lmm이하가 되면, 절연기판(63)의 강도는 약해질 수 있다. 이는 반도체장치의 조립시 다음과 같은 문제를 일으킨다.
구체적으로, 절연기판(63)위에 반도체칩(52)을 다이본딩으로 탑재한 후, 와이어 본딩에 의해 반도체칩(52)과 배선기판(68)의 단자부(55)를 전기적으로 접속한다.
이 때, 절연기판(63)의 A면에 배치된 반도체칩(52)의 이면이 되는 B면 위에 돌출부가 형성되면, 도23에 나타낸 바와 같이, 와이어 본딩시 화살표 방향(절연기판(63)의 두께 방향)으로 와이어 본딩용 단자부(55)에 하중이 가해질 때, 절연기판(63)은 두께 방향으로 변한다. 따라서, 종래에는, 와이어 본딩시 충분한 하중을 가할 수 없으므로, 반도체칩(52)과 배선기판(68)간에 전기적인 접속 불량을 일으킬 수 있는 부적절한 와이어 본딩의 문제를 야기한다.
본 발명의 목적은, 전기적인 접속불량의 발생을 억제하고, 접속 신뢰성이 향상된 배선기판, 반도체장치 및 패키지 스택 반도체장치를 제공하는 것이다.
본 발명의 배선기판은, 상기 목적을 달성하기 위해, 절연기판, 와이어 본딩 또는 플립칩(flip-chip) 접속용 단자부, 및 상기 단자부가 형성되는 면과는 반대면으로 상기 단자부에 대응하는 위치에 제공되어 와이어 본딩시 접속 신뢰성을 향상시키기 위한 지지패턴을 포함한다.
따라서, 상기 구성은, 와이어 본딩 또는 다른 접속 방법에서 단자부가 눌릴 때에도 지지패턴에 의해 절연기판의 변형을 억제할 수 있다. 따라서, 와이어 본딩또는 다른 접속방법에서의 접속 신뢰성은 종래보다 향상될 수 있다.
본 발명의 반도체장치는, 상기의 목적을 달성하기 위해, 상기 배선기판을 포함한다. 따라서, 상기 구성은, 와이어 본딩 또는 플립칩 접속시 접속 신뢰성을 종래보다 향상시킬 수 있는 보다 얇은 반도체장치를 제공할 수 있다.
본 발명의 패키지 스택 반도체장치는, 상기 목적을 달성하기 위해, 서로 적층된 반도체장치들을 포함한다. 따라서, 상기 구성에 의해, 반도체장치들이 노출된 랜드부에 제공된 외부접속용 단자부들을 이용하여 적층될 때에도, 반도체장치간의 전기접속을 확실히 한다.
본 발명의 다른 목적, 특징 및 장점들은 첨부 도면과 결부된 상세한 설명으로부터 명백하게 될 것이다.
도1은 본 발명에 따른 제1 실시예의 배선기판 및 이를 사용한 반도체장치의 단면도이다.
도2a 내지 2c는 상기 배선기판의 양면에 대한 설명도로서, 도2a는 A 면에서의 레이아웃을 나타내며, 도2b는 B면에서의 레이아웃을 나타내고, 도2c는 B면에서의 레이아웃의 변형예를 나타낸다.
도3a 내지 3c는 본 발명에 따른 제2 실시예의 배선기판 및 이를 이용한 반도체장치의 설명도로서, 도3a는 단면도, 도3b는 평면도, 도3c는 저면도를 나타낸다.
도4a 내지 4c는 본 발명에 따른 제3 실시예의 배선기판 및 이를 이용한 반도체장치의 설명도로서, 도4a는 단면도, 도4b는 평면도, 도4c는 저면도이다.
도5a 내지 5e는 상기 반도체장치의 제조공정을 나타내는 흐름도이다.
도6은 상기 반도체장치에 사용되는 배선기판의 개략적인 단면도이다.
도7a 및 7b는 상기 배선기판의 설명도로서, 도7a는 평면도, 도7b는 저면도이다.
도8은 본 발명에 따른 패키지 스택 반도체장치의 설명도이다.
도9는 상기 패키지 스택 반도체장치의 제조방법을 나타내는 설명도이다.
도1Oa 및 1Ob는 상기 패키지 스택 반도체장치의 다른 예를 나타내는 설명도로서, 도10a는 4층으로 적층된 반도체장치를 나타내는 개략적인 단면도이고, 도10b는 상기 각각의 반도체장치 사이에 고정용 수지를 주입한 패키지 스택 반도체장치의 개략적인 단면도이다.
도11a 및 도11b는 상기 패키지 스택 반도체장치에서 각각의 반도체장치의 칩 셀렉터(chip selector)의 레이아웃을 나타내는 설명도로서, 도1la는 상기 반도체장치에서 셀렉터용 배선을 나타내는 상기 반도체장치의 요부평면도이고, 도11b는 상기 반도체장치에서 단자부에 칩 셀렉터 기능을 부여한 예를 나타내는 상기 반도체장치의 요부평면도이다.
도12는 배선기판의 다른 변형예를 나타내는 개략적인 평면도이다.
도13은 상기 배선기판의 또 다른 변형예를 나타내는 개략적인 평면도이다.
도14a 내지 14c는 상기 패키지 스택 반도체장치의 다른 변형예를 나타내는 설명도로서, 도l4a는 정면도, 도14b는 측면도, 도14c는 평면도이다.
도15는 상기 패키지 스택 반도체장치에 사용되는 배선기판의 평면도이다.
도16a 및 16b는 상기 배선기판의 또 다른 변형예를 나타내는 설명도로서, 도16a는 정면도, 도16b는 상기 도16a의 점선 및 화살표 방향을 따라 취해진 단면도이다.
도17은 상기 반도체장치의 또 다른 변형예의 단면도이다.
도18은 상기 반도체장치의 또 다른 변형예의 단면도이다.
도19는 상기 반도체장치의 또 다른 변형예의 단면도이다.
도20은 종래의 반도체장치의 단면도이다.
도21은 종래의 다른 반도체장치의 단면도이다.
도22는 종래의 또 다른 반도체장치의 단면도이다.
도23은 상기 반도체장치의 와이어 본딩시 절연기판의 변형을 나타내는 요부단면도이다.
이하, 도1 내지 19를 참조하여 본 발명의 실시예들을 설명한다.
[제1 실시예]
도1은 본 발명의 제1 실시예에 따른 반도체장치의 단면도이다. 도2a 내지 2c는 상기 본 발명에 따른 제1 실시예의 반도체장치에서 사용되는 배선기판(1)을 나타내는 설명도로서, 도2a는 절연기판(13)의 A면(13a)의 배선패턴(4)을 나타내며, 도2b는 절연기판(13)의 B면(13b)의 배선패턴(4')을 나타내고, 도2c는 상기 배선패턴(4')의 일 변형예를 나타낸다.
제1 실시예에 따른 반도체장치는, 도1에 도시된 바와 같이, 배선기판(1), 반도체칩(2), 금선(본딩 와이어부)(3), 솔더 레지스트(7), 외부접속용 단자부(10),및 수지 밀봉부(11)를 갖는다. 상기 반도체칩(2)의 예들은 CPU(Central Processing Unit) 및 메모리와 같은 집적회로(LSI: Large Scaled Integrated circuit)를 포함한다.
상기 반도체칩(2)은, 배선기판(1)상에 다이본딩에 의해 설치된다. 금선(3)은, 와이어 본딩법에 의해 배선기판(1)상의 단자부(5)와 반도체칩(2)을 전기적으로 접속한다. 수지밀봉부(11)는 트랜스퍼 몰딩법에 의해 상기 반도체칩(2)과 금선(3)을 밀봉수지로 덮음으로써 보호한다.
외부접속용 단자부(도전부재)(10)는, 반도체칩(2)이 제공되는 면(이하, A면(13a)라 호칭함)의 반대면(이하, B면(13b)라 호칭함)에 형성되는 랜드부(6)(후술함)상에, 리플로 납땜(reflow soldering)에 의해 납땜 볼(solder ball)의 형태로 제공된다. 상기 랜드부(6)는 B면(13b)에 제공된다.
도1, 2a 및 2b에 도시된 바와 같이, 상기 배선기판(1)은, 예컨대, 0.06mm의 유리 에폭시재로 형성되는 절연기판(13)을 포함하며, 반도체칩(2)을 외부장치에 접속하기 위한 복수의 도전성 랜드부(6)가, 상기 반도체칩(2)의 입출력단자 수만큼, 예컨대 매트릭스형으로 B면(13b)에 제공된다.
또한, 배선기판(1)은, 반도체칩(2)이 탑재되는 A면(13a)의 주변부에, 반도체칩(2)의 표면단자에 전기적으로 접속되어, 반도체칩(2)의 입출력단자 수만큼 나란히 제공되며, 예컨대 와이어 본딩용 구리 포일(Cu foil)로 형성되는 복수의 도전성 단자부(5)를 포함한다.
또한, 배선기판(1)의 A면(13a)에는, 랜드부(6)를 이에 대응하는 단자부(5)에전기적으로 접속하기 위한 배선패턴(4)이, 도전성 금속 포일, 예컨대 구리 포일로 형성된다. 따라서, 배선패턴(4)의 단부를 랜드부(6)에 전기적으로 접속하기 위해, 상기 배선패턴(4)의 단부와 랜드부(6) 사이의 절연기판(13)을 통해 스루홀(through hole)부(8)가 형성되며, 은, 금 등으로 도금되거나 도전성 페이스트(paste)로 채워지는 접속부(17)가 상기 스루홀부(8)에 형성된다.
또한, 배선기판(1)의 A면(13a)의 반대면인 B면(13b)에는, 배선패턴(4)을 통해서는 완벽하게 접속될 수 없는 랜드부(6)를 이에 대응하는 단자부(5)에 전기적으로 접속하기 위한 배선패턴(4')이 제공된다. 상기 배선패턴(4')은 도전성 금속 포일, 예컨대 구리 포일로 형성된다.
A면(13a)상의 배선패턴(4)을 통해 상기 배선패턴(4')을, 대응하는 랜드부(6)에 접속하기 위해, 스루홀부(8a)가 상기 배선패턴(4')에 따라 제공된다. 상기 스루홀부(8a)는, 도전체, 예컨대 구리로 형성되는 금속 구멍, 전술한 도금, 또는 도전성 페이스트 등에 의해, 스루홀부(8a)에 달하는 배선패턴(4) 및 배선패턴(4')이 서로 전기적으로 접속되도록 한다. 따라서, A면(13a)의 배선패턴(4)은, 상기 스루홀부(8a)를 통해 단자부(5)를, 대응하는 랜드부(6)에 접속하는 배선패턴을 포함한다.
또한, 배선기판(1)의 B면(13B)에는, 단자부(5)가 형성되는 위치에 대응하거나 대면하는 위치에, 랜드부(6)나 배선패턴(4')과 거의 같거나 바람직하게는 같은 높이를 갖는 지지패턴(9)이 형성된다. 상기 지지패턴(9)은 단자부(5)에 대응하는 B면(13b)의 변에서 서로 마주 대하는 스트립(strip) 형태로 제공된다. 또한, 상기 지지패턴(9)은, B면(13b)에 형성된 가장 높은 돌출부에 따라, 또는 이와 동일 높이로 제공될 수 있다.
상기 지지패턴(9)은, 배선패턴(4')을 에칭 등으로 형성할 때, A면(13a)상의 단자부(5)를 형성하기 위한 에칭패턴을 원용하여, 동시에 제작할 수 있고, 또한, 높이를 일치시키는 것도 용이하게 할 수 있으므로, 랜드부(6)나 배선패턴(4')과 동일한 소재인 것이 바람직하다.
배선기판(1)에서, 반도체칩(2)들은 절연기판(13)의 A면(13a)에 탑재되고, 상기 반도체칩(2)의 표면(저면은 절연기판(13)에 다이본딩으로 접속된다)의 회로형성면의 입출력단자(도시하지 않음)들은 단자부(5)와 와이어 본딩에 의해 금선(3)을 통해 각각 전기적으로 접속된다.
통상, 와이어 본딩은, 스테이지상에서 와이어 본더(wire bonder)를 흡착에 의해 고정하거나, 또는 클램퍼(clamper)의 압력으로 고정하는 방법을 이용한다. 배선기판(1)이 충분한 강도를 가지면, 배선기판(1)의 B면(13b)에 배선패턴(4') 등에 의한 요철이 있어서 충분한 고정을 할 수 없더라도, 와이어 본딩 접속시 배선기판(1)에 대하여 하중이 가해질 때, 상기 배선기판(l)의 변형이 방지될 수 있다. 이에 의해 와이어 본딩에 의한 전기 접속은 충분히 신뢰할 수 있다.
한편, 제1 실시예에 기재된 배선기판(1)과 같이, 절연기판(13)의 두께가, 예컨대 0.06mm로 얇고, 상기 절연기판(13)의 강도가 불충분한 경우, 단자부(5)는 충분히 고정 또는 지지될 수 없다. 상기의 경우, 와이어 본딩시 절연기판(13)의 각 단자부(5)에 절연기판(13)의 두께 방향으로 하중이 가해질 때, 상기 절연기판(13)은 두께 방향으로 변형된다. 이로 인해, 하중이 충분치 못하므로 적절한 와이어 본딩 접속이 형성되지 않는다.
A면(13a)에만 배선패턴(4)이 형성되고, B면(13b)이 평탄할 때, 배선기판(1)의 절연기판(13)의 두께가 얇은 경우에도, 절연기판(13)은 충분히 고정될 수 있기 때문에, 배선기판(1)의 부적절한 와이어 본딩은 방지될 수 있다.
그러나, 제1 실시예의 배선기판(1)의 두께는 얇고, B면(13b)에도 배선패턴(4') 등이 형성되기 때문에, B면(13b)상에 요철이 형성된다. 배선기판(1)의 모든 면이 지지 또는 고정될 수는 없지만, 와이어 본딩되는 단자부(5)에 대응하는 위치에서 적어도 B면(13b)은 고정되어야 한다.
따라서, 본 발명에 따른 배선기판(1)은, 단자부(5)의 위치에 대응하는 B면(13b)에, B면(13b)상에 형성된 배선패턴(4')등의 높이를 고려하여 형성된 지지패턴(9)을 갖고 있기 때문에, 와이어 본딩시, 하중이 지지패턴(9)에서 지지되므로, 하중을 가할 때 절연기판(13)의 변형(탄성변형 또는 소성변형)을 방지할 수 있다.
따라서, 상기 배선기판(1)에 의해, 와이어 본딩시 하중을 설정치로 정확히 가할 수 있기 때문에, 금선(3)과 단자부(5)간의 전기적인 접속을 확실히 할 수 있다.
배선기판(1)에서, 단자부(5)의 위치에 대응하는 B면(13b)에 형성되는 지지패턴(9)은, 압력작용점에서의 절연기판(13)의 변형을 방지하기 위해 와어어 본더 스테이지상에서 절연기판(13)이 지지될 수 있도록 제공된다. 따라서, 더미패턴뿐만 아니라, 랜드부(6)에 접속된 배선패턴(4')이 지지패턴(9)으로 사용될 수 있다. 또한, 도2c에 도시된 바와 같이, 지지패턴(9)은 예컨대, 단자부(5)의 배열에 따라 복수로 분할되어도 좋다.
[제2 실시예]
도3a 내지 3c는 본 발명에 따른 제2 실시예의 반도체장치를 나타내는 설명도로서, 도3a는 단면도, 도3b는 평면도, 도3c는 저면도이다. 도3a 내지 3c에 도시된 바와 같이, 제2 실시예의 반도체장치에서, 반도체칩(2) 및 배선기판(1)은, 예컨대 이방성 도전막(19)을 이용하여, 플립칩의 반도체칩(2)을 단자부(5')에 접속함으로써 전기적으로 접속되며 서로 고정된다.
상기 반도체장치에서, 외부접속용 단자부(10)는, 반도체칩(2)의 탑재면과 동일면, 즉 A면(13a)의 외부접속용 단자의 랜드부(6)상에, 납땜 볼을 리플로 납땜으로 접속하여 형성된다. 따라서, A면(13a)에는, 단자부(5')를 랜드부(6)에 전기적으로 각각 접속하기 위한 배선패턴(4)이 형성된다.
본 발명의 제2 실시예에 따른 배선기판(1)은, 반도체장치들을 접속하기 위한 랜드부(6')를 갖는다. 상기 랜드부(6')는, 예컨대 O.1mm 이하의 유리 에폭시재로 형성되는 절연기판(13)의 B면(13b)에 제공된다. 반도체장치들을 접속하기 위한 랜드부(6,6')들은, 스루홀부(8)를 통해 전기적으로 접속된다. 따라서, 서로 대면하는 랜드부(6,6')들은 동일 전기신호를 갖도록 제공된다.
또한, 배선기판(1)은, 절연기판(13)에서, 반도체칩(2)을 플립칩 접속하는 영역의 반대면인 B면(13b)에, 플립칩 접속시의 압력이 반도체칩(2)과 배선기판(1)의 단자부(5')간의 각 접속점에 충분히 가해지도록, 전술한 지지패턴(9)과 유사한 지지패턴(9')이, 반도체장치간 접속용 랜드부(6')의 높이를 고려하여 형성된다. 이에의해, 플립칩 접속시, 상기 B면(13b)의 평탄성이 보장된다.
요약하면, 상기 지지패턴(9')을 제공함으로써, 반도체칩(2)과 배선기판(1)의 각 단자부(5')간의 전기적인 접속이 보장된다.
[제3 실시예]
도4a 내지 4c는, 본 발명의 제3 실시예에 따른 반도체장치의 설명도로서, 도4a는 단면도, 도4b는 평면도, 도4c는 저면도이다. 제1 및 제2 실시예에서 기술된 것들과 동일한 기능을 갖는 부재들은, 동일 참조번호를 부여하여, 설명이 필요가 없는 한 생략한다.
제3 실시예의 반도체장치에서, 도4a 내지 4c, 도6 및 도7a 내지 7c에 도시된 바와 같이, 반도체칩(2)의 탑재용으로서의 구멍부(13c)를 가진 배선기판(1)은 반도체칩(2)과 금선(3)에 의해 접속되며, 상기 금선(3) 및 반도체칩(2)의 회로형성면은 수지밀봉부(11)에 의해 밀봉되고, 외부접속용 단자부(10)는 수지밀봉면과 동일면에 형성된다.
이하, 도4a 내지 4c에 도시된 제3 실시예에 따른 반도체장치의 제조방법을 도5a 내지 5e를 참조하여 설명한다.
우선, 절연기판(13)의 거의 중앙부에, 반도체칩(2) 탑재용의, 거의 장방형 구멍부(13c)를 형성한 배선기판(1)을 준비한다. 구멍부(13c)를 갖는 배선기판(1)의 한 면에 대하여, 접착제면을 가진 필름(12)이 상기 접착제면에 붙여진다.
다음으로, 상기 구멍부(13c)에서 필름(12)상에 반도체칩(2)이 탑재된다. 이 때, 반도체칩(2)의 각 입출력단자의 형성면의 반대면(이하, 배면이라 한다)이 상기필름(12)에 접착된다(도5a 참조).
그 후, 와이어 본딩법에 의해, 반도체칩(2)과 절연기판(13)의 단자부(5) 사이를 금선(3)에 의해 전기적으로 접속하여(도5b 참조), 반도체칩(2)의 회로형성면과 금선(3)을 밀봉하도록 수지밀봉부(11)를 형성한다(도5c 참조).
계속해서, 외부접속단자의 랜드부(6)는, 땜납 페이스트(soldering paste) 인쇄후 리플로에 의해 납땜되어, 외부접속용 단자부(10)를 형성한다(도5d 참조). 다음, 상기 배선기판(1)은, 다이싱(dicing) 절단장치를 사용하여 절단용 홈(13d)에서 각각의 반도체장치로 분할된다(도5e 참조). 각각의 분할된 반도체장치는 픽업(pick up)되어 트레이(tray)에 수납된다.
이하, 상기 공법을 보다 구체적으로 설명한다. 도5a 내지 5e는 제3 실시예에 따른 반도체장치의 제조공정들을 도시한다. 도6은 상기 반도체장치에 사용되는 양면배선을 가진 배선기판(1)의 단면도이다. 도7a 및 7b는 상기 양면의 배선패턴(4)의 예를 나타낸다.
배선기판(1)의 절연기판(13)은, 유리섬유직물을 포함하는 두께 0.06mm - 0.1mm의 에폭시재로 형성되며, 루터(rooter) 또는 금형 등으로 구멍이 형성되어 반도체칩이 탑재되는 구멍부(13c)를 포함한다.
상기 배선기판(1)에는 구리로 형성되는 배선패턴(4,4')들이 양면에 제공되며, 상기 배선패턴(4,4')들은 스루홀부(8)의 접속부(17)에 의해 서로 접속된다. 또한, 절연기판(13)에 있어서, 단자부(5)의 형성면에, 외부접속용인 랜드부(6)가 형성되며, 그 반대면에는 반도체장치 접속용 랜드부(6')가 형성된다.
또한, 와이어 본딩용 단자부(5)가 형성되는 반대측 면에는, 전술한 지지패턴(9)과 유사한 지지패턴(9)을 배치하여, 와이어 본딩을 강화한다.
예컨대, 랜드부(6)는 0.5mm의 간격으로 배치되고, 그 직경은 0.2mm - 0.3mm 이다. 스루홀부(8)는, 랜드부(6) 밑에서 패드-온(pad-on) 구조로 제공되어도 좋고, 랜드부(6)와 다른 위치에서 배선패턴(4)에 의해 접속을 형성하도록 제공되어도 좋다. 상기 랜드부(6,6') 및 와이어 본딩용 단자부(5)를 제외한 모든 배선은, 솔더 레지스트(7)로 도포하여 보호된다. 배선기판(l)의 마무리 두께는 약 0.1mm - 0.2mm가 된다.
이하, 전술한 반도체장치의 제조방법에 대해 도5a 내지 5e를 참조하여 설명한다. 상기 절연기판(13)의 양면에 배선패턴(4,4')을 갖는 배선기판(1)의 반도체칩 탑재용 구멍부(13c)에 반도체칩(2)을 탑재할 수 있도록 미리 필름(12)을 붙여 놓아, 상기 구멍부(13c) 내의 필름(12)에 반도체칩(2)을 탑재한다. 필름(12)은 반도체장치의 각각의 조립공정에서의 열이력에 대해 충분한 내열성을 갖는 것이 바람직하다. 또한, 필름(12)은 반도체칩(2)을 고정하고, 절연기판(13)에 용이하게 붙이기 위해, 한 면에 접착성분을 구비하는 것이 바람직하다(도5a 참조).
다음, 배선기판(1)과 반도체칩(2)은 와이어 본딩, 즉 금선(3)으로 접속한다. 반도체장치를 박형으로 하기 위해, 초저루프의 와이어 본딩이 사용된다. 와이어 본딩은 반도체칩(2)과 배선기판(1)의 접속을 유연하게 한다.
플립칩 본딩이나 싱글 포인트(single point) 본딩 등의 다른 접속방법을 사용하면, 반도체칩(2)의 종류마다 배선기판(1)을 재설계해야 하지만, 와이어 본딩을사용하면, 칩 수축(chip shrink)에 의한 반도체칩(2)의 패드 피치(pad pitch) 변경이나, 메모리 등의 단자배열이 표준화된 반도체칩(2)이 사용될 때에도, 배선기판(1)을 재설계할 필요가 없다(도5b 참조).
다음, 반도체칩(2) 및 금선(3)은 수지로 밀봉되어 수지밀봉부(11)를 형성한다. 반도체칩(2)의 회로형성면만이 트랜스퍼 몰딩(transfer molding)으로 밀봉된다. 상기 밀봉방법은 트랜스퍼 몰딩에 한정되지 않으며, 포팅(potting)에 의한 배선 또는 스크린 마스크(screen mask)를 이용한 인쇄와 같은 다른 방법을 사용하여도 좋다(도5c 참조).
외부접속용 단자부(10)는, 배선기판(1)의 몰드 밀봉면과 동일면에 있는 랜드부(6)상에 땜납 페이스트를 인쇄한 후, 리플로 납땜에 의해 반구 형태로 형성된다. 외부접속용 단자부(10)의 형성은, 볼 마운트(ball mount) 방법에 의한 솔더 페이스트 대신, 납땜 볼(solder ball)을 사용하여, 통상의 BGA와 같은 방식으로 형성되어도 좋다(도5d 참조).
외부접속용 단자부(10)의 형성 후, 다이싱에 의해, 절단용 홈(13d)을 형성하여 반도체장치를 개별로 분할한다(도5e 참조). 반도체장치를 개별화하는 방법은, 다이싱법에 한정되지 않으며, 루터(looter)나 금형을 사용하여 절단할 수도 있다. 한편, 배선기판(1)의 반도체장치 사이에 미리 슬릿을 형성하면, 그 슬릿으로부터 절단하는 방법도 효과적이다.
제3 실시예의 반도체장치에서, 외부접속용 단자부(10)의 두께를 약 0.1mm 내지 0.15mm로 설정함으로써, 두께 약 0.2mm 내지 0.3mm의 반도체장치를 제조할 수있다.
[제4 실시예]
이하, 본 발명에 따른 제4 실시예로서 적층 반도체장치(이하, 패키지 스택 반도체장치라 한다)에 대해 설명한다.
제1 내지 제3 실시예에 따른 반도체장치는, 배선기판(1)의 양면에 제공되는, 랜드부(6) 및 반도체장치 접속용 랜드부(6')를 포함한다. 이에 의해, 반도체칩(2)의 사이즈나 종류에 관계없이, 반도체장치의 외형사이즈와 외부접속용 단자부(10)의 배치를 서로 고려하여, 예컨대 일치시킴으로써, 반도체장치를 적층하여 전기적으로 접속할 수 있다. 이와 같이, 2개 이상의 반도체장치가 1개의 상기 패키지 스택 반도체장치로서 사용될 수 있다.
상기 패키지 스택 반도체장치는, 도8에 도시된 바와 같이, 최상단에 위치하는 반도체장치(211)로부터 순차로 외부접속용 단자부(10)를 위로하여(설치 구멍을 향해), 패키지 스택용 트레이(14)에 수납되어 적층된 반도체장치(211-213)를 포함한다. 계속해서, 리플로 납땜에 의해, 상기 반도체장치(211-213)를 서로 접속시킨다.
상기 유형의 패키지 스택 반도체장치는, 그 자체로 1개의 적층 반도체장치로 사용하여도 좋고, 리플로 납땜 후, 반도체장치(211-213)의 틈에, 고정용 수지(후술함)를 주입하여 반도체장치의 신뢰성을 높일 수 있다.
또한, 패키지 스택 반도체장치에서 각각의 반도체장치(21)의 위치가 조립전에 미리 결정되는 경우, 최하단(즉, 노출된 외부접속용 단자부(10)를 가진 반도체장치)에 사용되는 반도체장치(21N)(N은 적층된 반도체장치의 수)의 외부접속용 단자부(10)에는 통상 사용되는 주석-납(Sn-Pb)의 땜납을 사용하고, 반도체장치(21N) 상위의 반도체장치(211-21N-1)에는 상기 주석-납 땜납의 융점보다 높은 융점을 갖는 땜납을 사용하는 것이 바람직하다.
요약하면, 상기 적층 반도체장치(21)를 전기적으로 접속하기 위한 리플로 납땜은 고융점의 땜납에 따른 온도조건하에 행해지며, 최하단의 반도체장치(21N)에 설치되는 기판의 리플로 납땜은 통상의 조건하에 행해진다. 그 결과, 상기 납땜 방법은 반도체장치(211-21N-1)를 접속할 때 땜납의 용융 및 유실을 최소화할 수 있다.
도9에 도시된 바와 같이, 반도체장치(21)는 개개의 단편(piece)들로 분할되기 전에 프레임 상태의 집합 반도체장치(22)의 형태로 적층될 수 있다. 상기 적층 반도체장치들은, 도9에 도시된 파선에 따라 절단하여도 좋고, 각각의 반도체장치간의 틈에 고정용 수지를 주입하면, 절단된 각각의 반도체장치(21)간의 틈이 없어져 반도체장치들을 보다 안정적이고 효과적으로 절단할 수 있다.
도10a는 상기 반도체장치(21) 4개로 구성된 패키지 스택 반도체장치의 단면도를 도시한다. 또한, 도1Ob는 고정용 수지(15)를 주입한 형태의 단면도를 도시한다.
동일 유형의 반도체칩(2)을 가진 반도체장치(21)가 적층된 경우, 각각의 반도체장치(21)의 외부접속용 단자부(10)의 배열을, 칩 선택용 단자를 제외하고 같은 위치에 설정하면, 상단의 반도체장치(21)의 신호는 하단의 반도체장치(21)의 반도체장치 접속용 랜드부(6')를 통해 외부기판에 전송될 수 있다.
패키지 스택 반도체장치로서 사용될 때, 각각의 반도체장치(21)를 식별하기 위해, 각각의 반도체장치(21)에 칩 선택용 단자를 제공하는 것이 바람직하다.
배선기판(1)에서의 칩 선택용 단자들의 수가 적층 반도체장치(21)의 수 이상이면, 와이어 접속의 변경만으로 동일 배선기판(1)으로 제조된 반도체장치(21)의 적층이 가능하다. 도11b는 4단 적층된 반도체장치의 예를 도시한다(편의상, 최하단의 반도체장치로부터 제1단, 제2단 등으로 호칭한다).
동일형의 반도체칩(2)을 갖는 반도체장치(21)를 패키지 스택으로 적층할 때, 각각의 반도체장치의 기판을 재설계할 필요가 없고, 와이어 본딩 위치의 변경만으로 적층 위치를 변경할 수 있다.
플립칩 접속이나 이너 리드 본딩(inner lead bonding)과 같은, 와이어 본딩 이외의 방법으로 반도체칩(2)과 배선기판(1)이 전기적으로 접속되면, 와이어 본딩시와 동일한 배선기판(1)을 사용하여 접속단자를 변경할 수는 없다.
반면, 도11a에 도시된 바와 같이, 배선기판(1)측의 칩 선택 단자접속용의 단자부(5) 근처에 배선(23)을 설정하면, 각각의 반도체장치(21) 배선기판(1)에 절단부 또는 스루홀부를 제공하여 배선(23)을 단선함으로써 패키지 스택 위치를 설정할 수 있다.
반도체장치(21)를 칩 셀렉터(A)로 사용할 때에는, 도면상의 단자부(5A)에 와이어 본딩을 하여, 점(C)에서 배선(23)을 단선한다. 한편, 반도체장치(21)가 칩 셀렉터(B)로서 사용될 때에는, 단자부(5A)가 접속되고, 배선은 점(D)에서 단선된다.
따라서, 동일형의 반도체칩(2)과 배선기판(1)을 가진 반도체장치(21)가 적층될 때에도, 각각의 반도체장치(21)를 전기적 및 외관적으로 식별할 수 있다. 배선기판(1)의 절단부나 스루홀부는, 배선기판(1)의 가공시 제공되거나, 반도체장치(21)가 분할될 때 제공되거나, 반도체장치(21)가 분할된 후 제공되어도 좋다.
이러한 배선기판(1)을 사용하면, 적층된 반도체장치(21)의 수보다 적은 단자수로 칩의 식별이 가능하다. 따라서, 와이어 본딩을 위한 단자부(5)의 수는 감소될 수 있다. 또한, 반도체장치(21)의 서로 다른 외관으로 칩의 식별을 용이하게 할 수 있다.
칩 사이즈는 크게 다르지만 단자의 배열이 서로 비슷한 칩이 존재할 때, 도12에 도시된 바와 같은 배선기판(1)이 사용되며, 칩이 탑재된 구멍부(13c)의 크기는 변경된다. 이에 의해, 기판을 재설계하지 않고도, 동일 배선기판(1)에 적합한 반도체칩(2)의 종류를 증가시킬 수 있다.
반도체칩(2)의 사이즈가 작을 때, 상기 도면에서 실선으로 둘러 쌓인 사각형은 구멍부(13c)로서 절단되며, 내측 단자부(5)는 와이어 본딩용으로 사용된다. 한편, 반도체칩(2)의 사이즈가 큰 경우, 상기 점선으로 둘러 쌓인 사각형(실선으로 둘러 쌓인 사각형보다 큼)은 구멍부(13c)로서 절단되며, 외측 단자부(5)들이 사용된다.
도13에 도시된 바와 같이, 1이상의 보강용 단자(보강용 돌출부)(16)들은 랜드부(6)가 제공되지 않는 배선기판(1)의 외주에 제공된다. 상기 보강용 단자(16)들은 랜드부(6)상에 외부접속용 단자부(10)의 접속부로 설정된 크기(높이)에 따라, 보다 바람직하게는 상기 외부접속용 단자부(10)와 동일 높이로 배치된다. 이에 의해, 각각의 적층된 반도체장치(21) 사이 및 반도체장치(21)와 설치기판 사이의 접속 신뢰성은 보다 향상될 수 있다.
도14a 내지 14b는 논리회로를 위한 반도체칩(2)과 메모리 회로를 위한 반도체칩(2)의 경우와는 다른 스택 패턴을 도시하며, 외부접속용 단자부(10)의 수가 크게 다르고, 칩의 외형치수도 다르다. 도14a는 정면도, 도14b는 측면도, 도14c는 평면도이다. 각각의 도면은 전술한 스택을 도시한다.
논리회로를 위한 반도체칩(2)과 메모리회로를 위한 반도체칩(2)의 조합에서와 같이, 단자배열이나 단자수가 다른 반도체칩(2)이 적층될 때, 예컨대 도7a 및 7b에 도시된 배선기판(1)과, 이보다 큰 배선기판(1)이, 도16a 및 16b에 도시된 바와 같이 함께 사용된다.
한편, 논리회로를 위한 반도체칩(2)은 메모리회로를 위한 반도체칩(2)보다 많은 수의 외부접속용 단자부(10)를 가진다. 따라서, 도15에 도시된 바와 같이, 상기 반도체칩(2)을 가진 반도체장치에서, 모든 면에서 외부접속용 단자부(10)를 갖는 배선기판(1)이 제공된다. 4개 면 중 2개 면에 있는 외부접속용 단자부(10)는 논리회로 전용단자로 사용되며, 나머지 2개 면에 있는 외부접속용 단자부(10)는 메모리회로와 논리회로 공통으로 사용되거나 메모리회로 전용으로 사용된다.
패키지 스택 반도체장치는, 도14a 내지 14c에 도시된 바와 같이, 최하단에 논리회로를 위한 반도체칩(2)을 갖는 배선기판(1)의 반도체장치(214), 및 상기 반도체장치(214) 상위에 제공되는 메모리회로를 위한 반도체칩(2)을 갖는 배선기판(1)의 반도체장치(211-213)의 적층구조를 갖는다. 따라서, 메모리회로를 위한 배선기판(1)의 외부접속용 단자부(10)는, 논리회로용 배선기판(1)을 통해 외부의 설치기판에 접속된다.
이하, 본 발명에 따른 반도체장치의 다른 제조방법을 기술한다. 반도체칩이 탑재된 구멍부(13c)를 제공한 후, 1면(B면(13b))의 구멍부(13c)는, 배선패턴(4)을 제공하는데 사용되는 포일과 동일 구리 포일(금속박)로 덮인다. 도16b는 상기 배선기판(1)의 단면도를 도시한다. 구리 포일(20)은 전술한 필름(12) 대신 사용된다. 또한, 구리 포일(20)은 와이어 본딩용 단자부(5)의 이면에 제공되어, 와이어 본딩을 향상시킨다.
이하, 구리 포일(20)을 갖는 배선기판(1)의 제조방법을 설명한다. 우선, 반도체칩(2)은 구멍부(13c)의 구리 포일(20)에 탑재되며, 반도체칩(2)과 배선기판(1)의 단자부(5)를 와이어 본딩으로 금선(3)에 의해 접속한 후, 반도체칩(2)의 회로형성면 및 금선(3)이 수지로 밀봉된다. 계속하여, 외부접속용 단자를 형성하는 랜드부(6)에, 외부접속용 단자부(10)가 제공된다.
그 후, 프레임 형태의 배선기판(1)이 접속용 필름에 페이스트되고, 절단된다. 다이싱 절단에 의해 분할된 반도체장치의 반도체칩(2) 이면에는 구리 포일(20)이 남는다. 상기 구리 포일(20)은 반도체장치의 조립시 필름(12)을 요구하지 않는 장점을 가질뿐만 아니라, 반도체칩(2)의 이면 보호, 전자파차폐 및 방열 등의 효과를 갖는다.
이하, 본 발명에 따른 반도체장치의 또 다른 제조방법을 설명한다. 칩 공급장치를 구비한 와이어 본더(wire bonder)가 상기 방법에서 사용되며, 이하 도5a 내지 5e를 근거로 상술한다.
우선, 상기 와이어 본더의 스테이지부에 고정된 배선기판(1)에 대해, 반도체칩(2)이 탑재되는 구멍부(13c)를 통해 노출되는 스테이지부에 반도체칩(2)이 공급되며, 진공흡착에 의해 반도체칩(2)을 스테이지에 고정한 후 와이어 본딩이 행해진다. 상기 반도체장치에 사용되는 반도체칩(2)의 두께는 얇으므로(150㎛ 이하), 와이어 본딩 이후 수지로 밀봉될 때까지 공정에서의 반송은, 금선(3)에 의한 지지만으로 가능하다.
상기 제1 내지 제4 실시예에서, 배선기판(1)의 재질로는 유리 에폭시재가 사용되었다. 그러나, 이에 한정되는 것은 아니며, 예컨대 폴리이미드, BT(비스말레이미드(bismaleimide)·트리아진(triazine)) 수지, 및 아라미드(aramid) 등의 수지가 사용될 수 있다.
[제5 실시예]
도17은 본 발명의 제5 실시예에 따른 반도체장치의 단면도이다. 상기반도체장치는 상기 제3 실시예에 따른 반도체장치 내에 2개의 반도체칩(2a, 2b)을 포함하는 구조를 갖는다. 상기 반도체장치에서 사용되는 각각의 반도체칩(2a,2b)의 두께는, 제3 실시예의 반도체칩(2)의 두께보다 얇다.
제5 실시예에 따른 반도체장치에서, 제1 반도체칩(2a)은 상기 제3 실시예와 같이, 필름(12)상에 제공되며, 이면에 열압착 형태로 붙여진 필름을 가진 제2 반도체칩(2b)은 상기 제1 반도체칩(2a)의 회로형성면에 다이본딩된다. 그 후, 각각의 반도체칩(2a,2b)은 와이어 본딩법의 금선(3)에 의해 배선기판(1)에 접속된 후, 수지밀봉되어, 외부접속용 단자부(10)를 형성하고, 상기 반도체장치는 절단된다.
상기 제2 반도체칩(2b)은 배선기판(1)에 대하여 직접 와이어 본딩되어도 좋고, 제2 반도체칩(2b)과 와이어 본딩된 제1 반도체칩(2a)을 통해 배선기판(1)에 전기적으로 접속되어도 좋다. 적층된 반도체칩의 수는, 2단에 한정되지 않으며, 3단 이상도 동일한 방법으로 적층될 수 있다.
또한, 도18에 도시된 바와 같이, 반도체칩(2)을 적층하지 않고, 2차원적으로 동일 평면상에 서로 나란히 배치되어도 좋다. 또한, 도19에 도시된 바와 같이, 동일 평면상에 나란히 배치된 반도체칩(2a,2c)에 대해, 또 다른 반도체칩(2b,2d)을 두께 방향으로 적층하여도 좋다. 또한, 본 발명의 배선기판(1)에서, 배선패턴(4)의 층수는 2층에 한정되는 것은 아니며, 그 이상의 다층으로 되어 있는 배선기판(l)을 사용해도 좋다.
이상과 같이, 본 발명의 배선기판은, 절연기판; 와이어 본딩으로 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부; 외부접속단자용으로 상기 절연기판에 제공되는 랜드부; 상기 단자부와 랜드부간에 전기 접속을 형성하기 위해 상기 제1면 및 그 반대면인 제2면에 각각 제공되는 배선패턴; 및 와이어 본딩을 향상시키기 위해 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴을 포함한다.
본 발명의 다른 배선기판은, 이상과 같이, 절연기판; 와이어 본딩으로 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부; 외부접속단자용으로 상기 제1면에 제공되는 제1 랜드부; 반도체장치들을 서로 접속하기 위해 상기 제1면의 반대면인 제2면에 제공되는 제2 랜드부; 상기 단자부, 제1 랜드부 및 제2 랜드부간에 전기적인 접속을 형성하기 위해 상기 제1면 및 제2면에 각각 제공되는 배선패턴; 및 와이어 본딩을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴을 포함한다.
본 발명의 또 다른 배선기판은, 이상과 같이, 절연기판; 플립칩 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부; 외부접속단자용으로 상기 제1면에 제공되는 제1 랜드부; 반도체장치들을 서로 접속하기 위해 상기 제1면의 반대면인 제2면에 제공되는 제2 랜드부; 상기 단자부, 제1 랜드부 및 제2 랜드부간에 전기적인 접속을 형성하기 위해 상기 제1면 및 제2면에 각각 제공되는 배선패턴; 및 접속의 신뢰성을 향상시키기 위해 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴을 포함한다.
본 발명의 또 다른 배선기판은, 이상과 같이, 절연기판의 중앙부에 반도체칩을 탑재하기 위한 구멍부를 가진 절연기판; 와이어 본딩으로 반도체칩에 접속하기 위해 상기 절연기판의 제1면에 제공되는 단자부; 외부접속단자용으로 상기 제1면에 제공되는 제1 랜드부; 반도체장치들을 서로 접속하기 위해 상기 제1면의 반대면인 제2면에 제공되는 제2 랜드부; 상기 단자부, 제1 랜드부 및 제2 랜드부간에 전기적인 접속을 형성하기 위해 상기 제1면과 제2면에 각각 제공되는 배선패턴; 및 와이어 본딩을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는지지패턴을 포함한다.
상기 구성에 의하면, 단자부와 제1 및 제2 랜드부간에 전기적인 접속을 형성하기 위한 배선패턴은 제1면과 제2면에 각각 제공된다. 따라서, 상기 배선패턴에 의해, 입출력단자의 수가 많은 반도체칩이 탑재된 경우에도, 단자부와 제1 및 제2 랜드부의 접속을 확실히 할 수 있다.
또한, 상기 구성으로, 단자부가 와이어 본딩 또는 플립칩에 의해 접속될 때는, 절연기판의 두께 방향으로 단자부에 하중이 가해지더라도, 단자부에 대응하는 위치에 제공된 지지패턴은 상기 압력을 지탱할 수 있다.
따라서, 상기 구성에 있어서, 지지패턴은 상기 절연기판의 변형을 방지할 수 있다. 따라서, 와이어 본딩시 또는 플립칩 접속시 상기 절연기판에 충분한 하중을 가할 수 있다. 그 결과, 와이어 본딩 또는 플립칩에 의한 접속의 신뢰성을 향상시킬 수 있다.
구멍부를 갖는 배선기판에는, 반도체칩 탑재용의 내열성 필름을 제공하여, 구멍부의 제2면측 구멍을 덮는다. 상기 필름에 의해, 반도체칩을 구멍부에 탑재하는 것이 용이하다.
상기 구멍부를 갖는 배선기판에는, 반도체칩 탑재용의 금속 포일을 제공하여, 구멍부의 제2측 구멍을 덮는다.
상기 구성으로, 금속 포일은 반도체칩을 구멍부에 탑재하는 것을 용이하게 한다. 또한, 상기 금속 포일은, 반도체칩의 이면을 보호하며, 전자파를 차단하고 방열성을 향상시킬 수 있다.
상기 배선기판에서, 지지패턴의 형상은 단자부의 형상과 일치하는 것이 바람직하다. 상기 구성에 의해, 와이어 본딩 또는 플립칩에 의한 접속시 지지패턴에 의한 절연기판의 변형을 보다 확실히 방지할 수 있다.
상기 배선기판에서, 지지패턴은 제2 랜드부에 접속되어도 좋다. 상기구성에 의하면, 지지패턴은 배선패턴들 중 하나로 사용될 수 있으므로 배선기판의 제작을 단순화할 수 있다.
상기 배선기판은 배선패턴을 다층으로 가질 수 있다. 상기 구성에 의하면, 배선패턴을 다층으로 함으로써, 예컨대, 반도체칩의 입출력단자 수가 증가되더라도, 단자부, 제1 랜드부 및 제2 랜드부 사이에서 배선패턴에 의한 접속을 확실히 할 수 있다.
지지패턴은 상기 절연기판에서 제2면상의 배선패턴의 높이에 따라 설정되는 것이 바람직하다. 상기 구성으로, 지지패턴은 와이어 본딩 및 플립칩에 의한 접속시, 절연기판을 보다 확실히 지지할 수 있다. 그 결과, 와이어 본딩 및 플립칩 접속에 의한 접속의 신뢰성을 보다 향상시킬 수 있다.
이상과 같이, 본 발명의 반도체장치는, 와이어 본딩에 의해 접속되는 단자부를 가지는 배선기판 중 어느 1개, 상기 배선기판에 탑재된 반도체칩, 상기 배선기판과 반도체칩간의 전기적 접속을 형성하기 위한 본딩 와이어부, 상기 반도체칩의 회로형성면과 상기 본딩 와이어부를 밀봉하기 위한 수지밀봉부, 및 반도체칩을 외부에 접속하기 위해 제2 랜드부에 제공되는 도전성 부재를 포함한다.
상기 구성에 의하면, 단자부에 대응하는 위치에 지지패턴을 갖는 배선기판을 제공함으로써, 본딩 와이어부에 의한 와이어 본딩의 접속 신뢰성을 향상시킬 수 있으며, 이로써, 반도체장치의 신뢰성을 향상시킬 수 있다.
본 발명의 또 다른 반도체장치는, 이상과 같이, 플립칩 접속을 위한 배선기판 중 어느 1개, 플립칩 접속에 의해 전기적으로 접속됨으로써 배선기판에 탑재되는 반도체칩, 상기 반도체칩의 회로형성면을 밀봉하기 위한 수지밀봉부, 및 반도체칩을 외부에 접속하기 위해 제2 랜드부에 제공되는 도전성 부재를 포함한다.
상기 구성에 의하면, 단자부에 대응하는 위치에 지지패턴을 갖는 배선기판을 제공함으로써, 플립칩 접속에 의한 와이어 본딩의 접속 신뢰성을 향상시킬 수 있으며, 이로써, 반도체장치의 신뢰성을 향상시킬 수 있다.
상기 반도체장치에서, 복수의 반도체칩은, 평면적으로 또는 입체적으로 제공될 수 있다. 상기 구성에 의하면, 절연기판의 양면에 배선패턴이 각각 제공된다. 따라서, 복수의 반도체칩으로 인해 입출력단자의 수가 증가하더라도, 상기 증가된 입출력 단자에 대처하여 반도체집들을 외부장치에 접속하기가 용이하고, 또한, 상기 반도체칩과 외부장치간의 전기적 접속의 신뢰성을 향상시킬 수 있다.
상기 반도체장치에서, 외부접속용 단자에 대응하는 보강용 돌출부가 배선기판상에 형성되는 것이 좋다.
상기 구성에 의하면, 복수의 반도체장치가 배선기판의 두께 방향으로 적층될 때, 또한 이웃하는 반도체장치들이 외부접속용 단자에 의해 접속될 때, 상기 보강용 돌출부에 의해 상기 반도체장치들의 전기적 접속이 유지될 수 있다. 따라서, 반도체장치의 접속신뢰성을 향상시킬 수 있다.
본 발명의 패키지 스택 반도체장치는, 이상과 같이, 납땜 접속에 의해 적층되는 복수의 반도체장치를 갖는다.
상기 구성에 의하면, 복수의 반도체장치는, 예컨대 배선기판의 두께 방향으로 적층되며, 각각의 반도체장치의 도전성 부재로서의 외부접속용 단자부가 납땜에 의해 서로 접속됨으로써 상기 반도체장치들을 서로 적층시켜 접속한다.
또한, 상기 구성은 와이어 본딩의 접속신뢰성이 향상된 배선기판을 갖는 반도체장치를 사용하기 때문에, 접속신뢰성을 향상시킬 수 있다.
상기 패키지 스택 반도체장치에서, 외부로 노출되는 반도체장치의 외부접속용 단자에 사용되는 땜납의 융점은, 적층된 반도체장치들의 외부접속용 단자에 사용되는 땜납의 융점보다 낮게 설정되는 것이 바람직하다.
상기 구성에 의하면, 적층된 반도체장치들간의 전기적 접속은, 다른 반도체장치의 전기접속용 단자의 땜납에 따른 융점에서 리플로 납땜에 의해 행해질 수 있다.
한편, 상기 구성에 있어서, 외부접속용 단자가 외부로 노출하는 반도체장치의 외부접속용 단자들이, 예컨대 외부 설치기판(외부 장치)에 전기적으로 접속될 때, 이들은 다른 반도체장치의 외부접속용 단자들보다 낮은 융점에서 납땜될 수 있다. 이에 의해, 다른 적층된 반도체장치들간의 땜납의 용융을 방지할 수 있고, 그들간의 전기적 접속을 유지할 수 있다.
상기 패키지 스택 반도체장치에서, 서로 이웃하는 반도체장치간의 틈에 고정용 수지가 주입되어도 좋다. 상기 구성에 의하면, 고정용 수지는 각각의 반도체장치의 변형이나 진동을 억제할 수 있고, 따라서 접속신뢰성을 보다 개선할 수 있다.
상기 패키지 스택 반도체장치에서, 각각의 반도체장치의 외부접속용단자의 배치는, 적어도 공통되는 외부접속용 단자에 대해, 각각의 단자의 위치를 고려하여 설정되는 것이 바람직하다.
상기 구성에 의하면, 적어도 공통되는 외부접속용 단자들은 서로의 위치를 고려하여 설정된다. 이로써, 적층된 반도체장치들간의 전기적인 접속을 보다 확실히 할 수 있고, 또한 제작을 용이하게 할 수 있다.
상기 패키지 스택 반도체장치에서, 상기 복수의 반도체장치들 중 적어도 2개는 서로 다른 외형치수를 갖는다.
상기 구성에 의하면, 외형치수가 큰 반도체장치에는, 입출력단자수가 많은 논리회로용 반도체칩이 제공될 수 있으며, 상기 반도체장치보다 외형치수가 작은 반도체장치에는, 입출력단자수가 적은 메모리회로용 반도체칩이 제공될 수 있다.
상기 패키지 스택 반도체장치에서, 외부접속용 단자가 외부로 노출된 반도체장치의 외형치수는 다른 반도체장치의 외형치수보다 큰 것이 바람직하다.
상기 구성에 의하면, 외부접속용 단자가 외부로 노출된 반도체장치에는, 입출력단자수가 많은 논리회로용 반도체칩이 제공될 수 있으며, 다른 반도체장치에는, 입출력단자수가 적은 논리회로용 반도체칩이 제공될 수 있다.
상기 구성으로, 많은 단자수를 가질 수 있는, 외형치수가 큰 반도체장치는 외부로 노출될 수 있기 때문에, 적층된 반도체장치와 외부간의 전기적 접속을 확실히 할 수 있다.
본 발명은 그 정신 또는 범위를 벗어나지 않고 다른 구체적인 형태로 실시될 수 있다. 따라서, 본 실시예는 단지 예시적으로 기술된 것이며, 이에 의해 본 발명이 제한되는 것은 아니다.

Claims (25)

  1. 절연기판;
    와이어 본딩으로 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부;
    외부접속단자용으로 상기 절연기판에 제공되는 랜드부;
    상기 단자부와 랜드부간에 전기 접속을 형성하기 위해 상기 제1면 및 상기 제1면의 반대면인 제2면에 각각 제공되는 배선패턴; 및
    와이어 본딩을 향상시키기 위해 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴을 포함하는 배선기판.
  2. 절연기판;
    와이어 본딩으로 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부;
    외부접속단자용으로 상기 제1면에 제공되는 제1 랜드부;
    반도체장치들을 서로 접속하기 위해 상기 제1면의 반대면인 제2면에 제공되는 제2 랜드부;
    상기 단자부, 제1 랜드부 및 제2 랜드부간에 전기적인 접속을 형성하기 위해 상기 제1면 및 제2면에 각각 제공되는 배선패턴; 및
    와이어 본딩을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴을 포함하는 배선기판.
  3. 절연기판;
    플립칩 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부;
    외부접속단자용으로 상기 제1면에 제공되는 제1 랜드부;
    반도체장치들을 서로 접속하기 위해 상기 제1면의 반대면인 제2면에 제공되는 제2 랜드부;
    상기 단자부, 제1 랜드부 및 제2 랜드부간에 전기적인 접속을 형성하기 위해 상기 제1면 및 제2면에 각각 제공되는 배선패턴; 및
    접속의 신뢰성을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴을 포함하는 배선기판.
  4. 절연기판의 중앙부에 반도체칩을 탑재하기 위한 구멍부를 가진 절연기판;
    와이어 본딩으로 반도체칩에 접속하기 위해 상기 절연기판의 제1면에 제공되는 단자부;
    외부접속단자용으로 상기 제1면에 제공되는 제1 랜드부;
    반도체장치들을 서로 접속하기 위해 상기 제1면의 반대면인 제2면에 제공되는 제2 랜드부;
    상기 단자부, 제1 랜드부 및 제2 랜드부간에 전기적인 접속을 형성하기 위해 상기 제1면과 제2면에 각각 제공되는 배선패턴; 및
    와이어 본딩을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴을 포함하는 배선기판.
  5. 제4항에 있어서, 상기 제2면에 있는 구멍부의 구멍을 덮기 위해 반도체칩 탑재용의 내열성 필름이 제공되는 배선기판.
  6. 제4항에 있어서, 상기 제2면에 있는 구멍부의 구멍을 덮기 위해 반도체칩 탑재용의 금속 포일이 제공되는 배선기판.
  7. 제1항에 있어서, 상기 지지패턴의 형상은 단자부의 형상과 일치하는 배선기판.
  8. 제1항에 있어서, 상기 지지패턴은 랜드부에 접속되는 배선기판.
  9. 제1항에 있어서, 상기 배선패턴은 다층으로 제공되는 배선기판.
  10. 제1항에 있어서, 상기 지지패턴은, 제2면상의 절연기판의 배선패턴 높이에 따라 제공되는 배선기판.
  11. 절연기판;
    와이어 본딩에 의한 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부;
    외부접속단자용으로 상기 절연기판에 제공되는 랜드부;
    상기 단자부와 랜드부간의 전기적인 접속을 형성하기 위해 상기 제1면 및 그 반대면인 제2면에 각각 제공되는 배선패턴;
    와이어 본딩을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴;
    상기 절연기판에 탑재되는 반도체칩;
    상기 단자부와 반도체칩간의 전기적인 접속을 형성하기 위한 본딩 와이어부;
    상기 반도체칩의 회로형성면 및 상기 본딩 와이어부를 밀봉하기 위한 수지밀봉부; 및
    상기 반도체칩을 외부에 접속하기 위해 상기 랜드부에 제공되는 도전부재를 포함하는 반도체장치.
  12. 절연기판;
    와이어 본딩에 의한 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부;
    외부접속단자용으로 상기 제1면에 제공되는 제1 랜드부;
    반도체장치들을 서로 접속하기 위해 상기 제1면의 반대면인 제2면에 제공되는 제2 랜드부;
    상기 단자부, 제1 랜드부 및 제2 랜드부간의 전기적인 접속을 형성하기 위해 상기 제1면 및 제2면에 각각 제공되는 배선패턴;
    와이어 본딩을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴;
    상기 절연기판에 탑재되는 반도체칩;
    상기 단자부와 반도체칩간의 전기적인 접속을 형성하기 위한 본딩 와이어부;
    상기 반도체칩의 회로형성면과 상기 본딩 와이어부를 밀봉하기 위한 수지밀봉부; 및
    상기 반도체칩을 외부에 접속하기 위해 상기 제2 랜드부에 제공되는 도전부재를 포함하는 반도체장치.
  13. 중앙부에 구멍부를 가진 절연기판;
    와이어 본딩에 의한 접속용으로 상기 절연기판의 제1면에 제공되는 단자부;
    외부접속단자용으로 상기 제1면에 제공되는 제1 랜드부;
    반도체장치들을 서로 접속하기 위해 상기 제1면의 반대면인 제2면에 제공되는 제2 랜드부;
    상기 단자부, 제1 랜드부 및 제2 랜드부간의 전기적인 접속을 형성하기 위해 상기 제1면 및 제2면에 각각 제공되는 배선패턴;
    와이어 본딩을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴;
    상기 구멍부에 탑재되는 반도체칩;
    상기 단자부와 반도체칩간의 전기적인 접속을 형성하기 위한 본딩 와이어부;
    상기 반도체칩의 회로형성면과 상기 본딩 와이어부를 밀봉하기 위한 수지밀봉부; 및
    상기 반도체칩을 외부에 접속하기 위해 상기 제2 랜드부에 제공되는 도전부재를 포함하는 반도체장치.
  14. 제13항에 있어서, 반도체칩 탑재용으로 상기 구멍부의 제2면측 구멍을 덮는 내열성 필름을 더 포함하는 반도체장치.
  15. 제13항에 있어서, 상기 제2면측 구멍부의 구멍을 덮도록 반도체칩 탑재용으로 제공되는 금속 포일을 더 포함하는 반도체장치.
  16. 절연기판;
    플립칩 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부;
    외부접속단자용으로 상기 제1면에 제공되는 제1 랜드부;
    상기 제1면의 반대면인 제2면에 반도체장치간 접속용으로 제공되는 제2 랜드부;
    상기 단자부, 제1 랜드부 및 제2 랜드부간에 전기적인 접속을 형성하기 위해 상기 제1면 및 제2면에 각각 제공되는 배선패턴;
    접속신뢰성을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴;
    플립칩 접속에 의해 상기 단자부에 전기적으로 접속되는 반도체칩;
    상기 반도체칩의 회로형성면을 밀봉하기 위한 수지밀봉부; 및
    상기 반도체칩을 외부에 접속하기 위해 상기 제2 랜드부에 제공되는 도전부재를 포함하는 반도체장치.
  17. 제11항에 있어서, 상기 반도체칩은 평면적 또는 입체적으로 상기 절연기판상에 복수로 제공되는 반도체장치.
  18. 제16항에 있어서, 상기 반도체칩은 평면적 또는 입체적으로 상기 절연기판상에 복수로 제공되는 반도체장치.
  19. 제13항에 있어서, 외부접속용 단자에 대응하여 상기 절연기판상에 제공되는 보강용 돌출부를 더 포함하는 반도체장치.
  20. 납땜에 의해 적층되는 복수의 반도체장치들을 포함하는 패키지 스택 반도체장치로서,
    상기 각각의 반도체장치는:
    절연기판;
    와이어 본딩에 의한 접속을 형성하기 위해 상기 절연기판의 제1면에 제공되는 단자부;
    외부접속단자용으로 상기 절연기판에 제공되는 랜드부;
    상기 단자부와 랜드부를 전기적으로 접속하기 위해 상기 제1면 및 제1면의 반대면인 제2면에 각각 제공되는 배선패턴;
    와이어 본딩을 향상시키기 위해 상기 단자부의 위치에 대응하여 상기 제2면에 제공되는 지지패턴;
    상기 절연기판에 탑재되는 반도체칩;
    상기 단자부와 반도체칩간의 전기적인 접속을 형성하는 본딩 와이어부;
    상기 반도체칩의 회로형성면과 상기 본딩 와이어부를 밀봉하는 수지밀봉부; 및
    상기 반도체칩을 외부에 접속하기 위해 상기 랜드부상에 제공되는 도전부재를 포함하는, 패키지 스택 반도체장치.
  21. 제20항에 있어서, 외부로 노출되는 반도체장치의 외부접속용 단자로 사용되는 땜납의 융점은 다른 반도체장치의 외부접속용 단자에 사용되는 땜납의 융점보다 낮은, 패키지 스택 반도체장치.
  22. 제20항에 있어서, 인접하는 반도체장치간의 틈에 고정용 수지가 주입되는, 패키지 스택 반도체장치.
  23. 제20항에 있어서, 각각의 반도체장치들의 외부접속용 단자들의 위치는, 적어도 반도체장치들간에 공통되는 외부 단자들의 위치를 고려하여 설정되는, 패키지 스택 반도체장치.
  24. 제20항에 있어서, 상기 복수의 반도체장치들 중 적어도 2개는 서로 다른 외형 크기를 갖는, 패키지 스택 반도체장치.
  25. 제24항에 있어서, 외부로 노출된 외부접속용 단자를 갖는 반도체장치의 외형 크기는 다른 반도체장치의 외형 크기보다 큰, 패키지 스택 반도체장치.
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