JP4704800B2 - 積層型半導体装置及びその製造方法 - Google Patents

積層型半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4704800B2
JP4704800B2 JP2005120826A JP2005120826A JP4704800B2 JP 4704800 B2 JP4704800 B2 JP 4704800B2 JP 2005120826 A JP2005120826 A JP 2005120826A JP 2005120826 A JP2005120826 A JP 2005120826A JP 4704800 B2 JP4704800 B2 JP 4704800B2
Authority
JP
Japan
Prior art keywords
semiconductor device
wiring
electrode
stacked
product forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005120826A
Other languages
English (en)
Other versions
JP2006303079A (ja
Inventor
豊 加賀谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2005120826A priority Critical patent/JP4704800B2/ja
Publication of JP2006303079A publication Critical patent/JP2006303079A/ja
Application granted granted Critical
Publication of JP4704800B2 publication Critical patent/JP4704800B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は半導体装置及びその製造方法に係わり、特に、パッケージ下面に電極を有する半導体装置を積層してなる積層型半導体装置の製造技術に関する。
半導体装置の集積度向上及び小型・軽量化を図るためのパッケージ構造として、ＢＧＡ（Ball Grid Array）構造及びＬＧＡ（Land Grid Array）と呼称される表面実装型の半導体装置が知られている。これら半導体装置は、配線基板上に半導体素子（半導体チップ）を固定し、かつ半導体チップの電極と配線基板の導体層を導電性のワイヤで接続し、かつ半導体チップ及びワイヤ等を絶縁性の樹脂からなる封止体で覆った構造になっている。また、生産性を向上させるために、いわゆる一括モールド方法を採用した製造方法も採用されている。この製造方法では、半導体装置を製造する製品形成部を縦横に配列した配線母基板が準備される。その後、各製品形成部に半導体チップを固定し、かつワイヤの接続を行い、さらに絶縁性樹脂で配線母基板全体を覆い、ついで配線母基板を樹脂毎縦横に切断して複数の半導体装置を製造する。
一方、半導体装置の集積度及び小型化の向上を図る一つの方法として、ＩＣ等が形成された半導体チップを積層したり、あるいはパッケージ毎半導体装置を積層する手法が採用されている（例えば、特許文献１）。
特開２００３−１１００９１号公報。
本発明者は一括モールド技術を採用して製造したＢＧＡ型半導体装置を使用し、半田ボールでパッケージ・オン・パッケージの積層品（積層型半導体装置）の製造について検討した。
ＢＧＡ型半導体装置は、配線基板の上面に半導体チップを固定し、この半導体チップの電極と配線基板の配線（導体層）を導電性のワイヤで接続し、かつ半導体チップ及びワイヤ等を絶縁性の樹脂からなる封止体で覆う構造となる。また、配線基板の下面には外部電極端子となる電極（ボール電極：バンプ電極）が配列されている。このような半導体装置は、封止体の厚さが厚い場合、電極ピッチ（ボールピッチ）に適応した半田ボールの大きさでは積層し難いことが判明した。
例えば、下段の半導体装置の封止体の上面に孔を開けて配線基板の上面に設けた配線を露出させ、この露出した配線に上段の半導体装置の下面の電極（ボール電極）を接触させ、かつ溶融によって一体化する場合、封止体が厚い場合には、ボール電極が下段の半導体装置の配線に届かなくなる。一方、ＢＧＡ型半導体装置は順次小型・薄型化の傾向にある。
本発明の目的は、薄型の積層型半導体装置及びその製造方法を提供することにある。
本発明の他の目的は、製造コストの低減が可能な積層型半導体装置及びその製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続される配線基板と、
前記配線基板の上面に固定される半導体チップと、
前記半導体チップの電極と前記上面の配線を電気的に接続する接続手段と、
前記半導体チップ及び前記接続手段を覆う絶縁性樹脂からなる封止体と、
前記配線基板の下面の前記配線に重ねて形成される電極とを有する半導体装置を複数段に積層してなる積層型半導体装置であって、
上段と下段との関係にある二つの前記半導体装置において、
下段となる第１の半導体装置は、
前記配線基板の上面に固定される絶縁体からなる枠状のガイドと、
前記ガイドに支持され、下面が前記配線基板の前記配線に電気的に接続され、上面が露出する接続導体とを有し、
前記ガイドの内側に前記半導体チップ及び前記接続手段が位置し、
前記ガイドの内側が前記封止体で覆われてなり、
上段となる第２の半導体装置は、
前記配線基板の下面に設けられる前記電極が前記接続導体に対面する構造となり、
前記第２の半導体装置は前記第１の半導体装置に重なり、前記第２の半導体装置の前記電極は前記第１の半導体装置の前記接続導体に接続されてなり、
最下段の前記半導体装置の前記電極が積層型半導体装置の実装電極になっていることを特徴とする。
前記ガイドには上下を貫通する複数の孔が設けられるとともに、これらの孔には前記接続導体が設けられている。前記最下段の半導体装置の前記実装電極及び他の前記半導体装置の前記電極並びに前記接続導体は半田ボールで形成され、かつ前記他の半導体装置の前記電極及び前記接続導体の直径は前記実装電極の直径に比較して大きくなっている。また、前記最下段の半導体装置の前記実装電極の融点は、他の前記半導体装置の前記電極及び前記接続導体の融点よりも低くなっている。
前記半導体装置のうちの少なくとも一つの半導体装置においては、前記配線基板の上面に前記半導体チップが固定され、前記半導体チップの上にさらに半導体チップが固定され、前記両半導体チップの各電極は前記接続手段を介して前記配線基板の上面の前記各配線に電気的に接続されている。前記配線基板はガラス・エポキシ樹脂配線基板で形成され、ガイドはガラス・エポキシ樹脂板で形成されている。
このような半導体装置は、以下の工程を有する製造方法で製造される。
第１の半導体装置上に第２の半導体装置を積層して積層型半導体装置を製造する方法であって、
前記第１の半導体装置は、
（ａ）上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続されてなる製品形成部を、縦横に整列配置した配線母基板を準備する工程、
（ｂ）前記製品形成部の上面の前記配線の導体接続部分に対応して設けられる貫通した孔を有する絶縁体からなる枠状のガイドを、前記各製品形成部の上面に固定する工程、
（ｃ）前記各製品形成部の上面に半導体チップを固定する工程、
（ｄ）前記各製品形成部において、前記半導体チップの電極と前記配線を接続手段で電気的に接続する工程、
（ｅ）前記各製品形成部の各ガイドの内側を絶縁性樹脂で覆い、前記半導体チップ及び前記接続手段を覆う封止体を形成する工程、
（ｆ）前記各製品形成部の下面の配線に電極を形成する工程、
（ｇ）前記配線母基板を前記各製品形成部の境界線で切断して前記製品形成部を個片化する工程によって製造し、
前記第２の半導体装置は、
（ｋ）上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続され、かつ前記下面の電極が形成される配線部分は前記第１の半導体装置の前記孔に対応する位置に配置される構造の製品形成部を、縦横に整列配置した配線母基板を準備する工程、
（ｌ）前記各製品形成部の上面にそれぞれ半導体チップを固定する工程、
（ｍ）前記半導体チップの電極と前記製品形成部の上面の前記配線を接続手段で電気的に接続する工程、
（ｎ）前記配線母基板の上面を絶縁性樹脂で覆って樹脂層を形成する工程、
（ｏ）前記配線母基板の下面の前記配線に電極を形成する工程、
（ｐ）前記配線母基板及び前記樹脂層を切断して前記製品形成部を個片化する工程によって製造し、
（ｓ）前記第１の半導体装置の前記孔内に接続導体を入れる工程、
（ｔ）前記第２の半導体装置の前記電極を前記接続導体に接触するように前記第１の半導体装置を前記第２の半導体装置上に重ね、前記接続導体及び前記第２の半導体装置の前記電極を一次的に溶融させて前記第１の半導体装置上に前記第２の半導体装置を固定する工程、を有することを特徴とする。
また、最下段の半導体装置の前記実装電極及び他の前記半導体装置の前記電極並びに前記接続導体は半田ボールで形成し、かつ前記他の半導体装置の前記電極及び前記接続導体の直径は前記実装電極の直径に比較して大きく形成する。前記下段となる前記第１の半導体装置の電極は、前記第２の半導体装置の電極及び前記接続導体の融点よりも低い融点からなる電極材料で形成する。また、前記第１及び第２半導体装置のうちの少なくとも一つの半導体装置の製造においては、前記配線基板の上面に前記半導体チップを固定し、その後前記半導体チップの上にさらに半導体チップを固定し、ついで前記両半導体チップの各電極と前記配線基板の上面の前記各配線を前記接続手段で電気的に接続する。前記配線基板はガラス・エポキシ樹脂配線基板で形成し、前記ガイドはガラス・エポキシ樹脂板で形成する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記（１）の手段によれば、（ａ）下面に電極（半田ボール）を有する第２の半導体装置を、第１の半導体装置に重ねて積層する際、第１の半導体装置の配線基板の上面に接続導体形成のため半田ボールを付け、その後この半田ボール上に第２の半導体装置の電極を重ねることから、第１の半導体装置の封止体が厚くても確実な積層が可能になる。即ち、最下段となる第１の半導体装置の実装電極の直径は、他の半導体装置（第２の半導体装置）の電極及び接続導体の直径に比較して小さくなっている。この結果、第１の半導体装置の封止体の厚さが厚くとも、積層型半導体装置の実装電極の大きさに関わらず接続導体形成のための半田ボールを選ぶことができ、第１の半導体装置の上に第２の半導体装置を確実に積層することができる。
（ｂ）接続導体はガイドの孔に半田ボールを入れ、その後この半田ボール等をリフローすることによって形成される。接続導体は孔によってその側面を規制される。一般に、半田ボールを２個重ねてリフローした場合には、規制するものがない場合には、一体となって直径の大きな接続導体となるが、本発明の場合には、接続導体は孔の内壁で規制される。従って、半田ボールを入れることが可能な小さな孔にすれば、２個の半田ボールによる接続導体の直径を半田ボールの直径と同程度とすることができる。また、孔に重ねて入れる半田ボールの数をさらに増やせば、さらに厚い接続導体を形成することができる。これに伴い封止体を厚くでき、さらなる半導体チップのチップスタック数も増大できる。
（ｃ）接続導体はガイドの孔でその位置が規制されるとともに、ガイドによって隣接する接続導体との絶縁が維持されている。これにより、第２の半導体装置の電極ピッチの狭小化も可能である。
（ｄ）最下段となる第１の半導体装置の実装電極の直径は、他の半導体装置（第２の半導体装置）の電極及び接続導体の直径に比較して小さくなっている。従って、積層型半導体装置の実装電極は積層に左右されることなく直径の小さい半田ボールを選ぶことができ、実装電極のピッチの狭小化も可能になる。
（ｅ）最下段の半導体装置（第１の半導体装置）の実装電極の融点は、他の半導体装置（第２の半導体装置）の電極及び接続導体の融点よりも低くなっている。この結果、積層型半導体装置の実装電極による実装時、第２の半導体装置の電極及び接続導体の融点よりも低い温度で実装を行えば、積層構造に支障を来すことなく確実な実装が可能になり、実装の信頼性が高くなる。
（ｆ）第１及び第２の半導体装置のうちの少なくとも一つの半導体装置においては、配線基板の上面に半導体チップが重ねて固定される構造となることから、高機能・大容量の積層型半導体装置を提供することが可能になる。このチップスタックの採用は、封止体を厚くできることによって可能となる。
（ｇ）第１の半導体装置を構成し、接続導体を支持するガイドは、コストの安いガラス・エポキシ樹脂板で形成されていることから、積層型半導体装置の製造コストの低減も可能になる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１乃至図９は本発明の実施例１の積層型半導体装置に係わる図であり、図１乃至図５は積層型半導体装置の構造に係わる図であり、図６乃至図９は半導体装置の製造方法に係わる図である。
本実施例１の積層型半導体装置１は、図２及び図３に示すように、下段となる第１の半導体装置１０と、この第１の半導体装置１０上に積層される上段となる第２の半導体装置３０と、第１の半導体装置１０と第２の半導体装置３０を接続する接続導体２とからなっている。そして、積層型半導体装置１の上面は第２の半導体装置３０の上面によって形成される。第２の半導体装置３０の上面は後述するが、絶縁性樹脂によって形成される封止体によって形成されている。また、積層型半導体装置１の下面は第１の半導体装置１０の下面によって形成され、配線基板の下面が露出し、かつこの配線基板の下面に設けられた複数の電極で形成されている。この電極は半田ボール（ＰｂＳｎ半田ボールまたはＰｂフリー半田ボール）によって形成されたボール電極（バンプ電極）である。従って、実施例１の積層型半導体装置１は２個の半導体装置を積層したＢＧＡ型半導体装置となる。
第１の半導体装置１０は、図２に示すように、四角形の配線基板１１を有する。この配線基板１１は、例えば、厚さ０．２５ｍｍのガラス・エポキシ樹脂配線基板からなり、上面及び下面に所定パターンの配線１２，１３を有している。これら配線１２，１３の少なくとも一部は配線基板１１の上下面間を貫通する配線１４で接続されている。配線基板１１の上面に設けられる配線１２の一部は、ワイヤを固定するためのワイヤボンディングパッド１２ａ、接続導体２を接続するための導体接続部分１２ｂをも構成する。本実施例１の積層型半導体装置１は、実装電極が四角形の配線基板１１の周縁にそって３列に並ぶＢＧＡ構造であることから、接続導体２を接続するための導体接続部分１２ｂは配線基板１１の各辺に近い位置に位置している。
また、配線基板１１の下面の配線１３は電極１５が形成される電極形成部分１３ａをも構成する。この電極形成部分１３ａは、図２に示すように、電極が四角形枠状に３列配置されるように配置されている。例えば、電極１５は直径０．３５ｍｍの半田ボール（ＰｂＳｎ半田ボールまたはＰｂフリー半田ボール）で形成され、電極のピッチは０．５ｍｍとなる。
配線基板１１の上面には四角形枠からなるガイド１６が図示しない接着剤によって固定されている。ガイド１６は、その外周縁が配線基板１１に略一致する大きさとなっている。また、図３及び図５に示すように、ガイド１６には上下を貫通する孔１７が設けられている。図５はガイド１６の平面図である。
孔１７は、接続導体２が形成される導体接続部分１２ｂに一致するように複数形成されている。即ち、各孔１７の底面には配線１２の導体接続部分１２ｂが露出して位置する状態になっている。孔１７の直径は種々選択できるが、実施例１では、例えば、直径０．４ｍｍの半田ボール（ＰｂＳｎ半田ボールまたはＰｂフリー半田ボール）を挿入するために０．４５ｍｍ直径程度の孔になっている。従って、ガイド１６の各辺部分の幅は２ｍｍ程度となっている。また、孔１７の厚さは、チップスタック数が２となり、封止体の厚さが４５０μｍ程度となることから、例えば、０．３５ｍｍの厚さになっている。このようなガイドは、絶縁性であればよいが、例えば、コストが安価で、かつ配線基板１１がガラス・エポキシ樹脂配線基板であることから、熱膨張係数が同じガラス・エポキシ樹脂板を使用する。
配線基板１１のガイド１６で囲まれる上面中央には、例えば、ＡＳＩＣを構成する半導体チップ２０が接着剤２１によって固定されている。また、半導体チップ２０の上面には半導体チップ２０よりも小さい、例えば、ＡＳＩＣを構成する半導体チップ２２が絶縁性の接着剤２３によって固定されている。図示しないが半導体チップ２０及び半導体チップ２２の上面にはそれぞれ電極が設けられている。半導体チップ２０の電極は半導体チップ２２の外側に露出するように半導体チップ２２は半導体チップ２０に固定されている。なお、半導体チップ２０及び半導体チップ２２の固定は、接着剤に代えて接着テープを使用してもよい。
また、半導体チップ２０及び半導体チップ２２の電極と、配線基板１１の上面のワイヤボンディングパッド１２ａは導電性のワイヤ２４で電気的に接続されている。ワイヤ２４は、例えば、金線からなっている。
また、図２及び図４に示すように、ガイド１６に囲まれる配線基板１１の上面には絶縁性樹脂によって封止体２５が形成されている。ガイド１６の内側に形成される封止体２５は、半導体チップ２０，２２及びワイヤ２４を覆う。封止体２５は、例えば、エポキシ樹脂で形成されている。
一方、第２の半導体装置３０は、図２に示すように、四角形の配線基板３１を有する。この配線基板３１は、第１の半導体装置１０の配線基板１１と略同じ大きさになっている。第１の半導体装置１０上に第２の半導体装置３０を積層することから、第２の半導体装置３０の配線基板３１は配線基板１１の大きさ以下の大きさが望ましい。
配線基板３１は、例えば、厚さ０．２５ｍｍのガラス・エポキシ樹脂配線基板からなり、上面及び下面に所定パターンの配線３２，３３を有している。これら配線３２，３３の少なくとも一部は配線基板３１の上下面間を貫通する配線３４で接続されている。配線基板３１の上面に設けられる配線３２の一部は、ワイヤを固定するためのワイヤボンディングパッド３２ａをも構成する。
また、配線基板３１の下面の配線３３は電極３５（図３参照）が形成される電極形成部分３３ａをも構成する。この電極形成部分３３ａは、図２及び図３に示すように、第１の半導体装置１０のガイド１６に設けられた孔１７に対応して設けられ、この電極形成部分３３ａには電極３５が形成されている。この電極３５は直径が０．４ｍｍの半田ボール（ＰｂＳｎ半田ボールまたはＰｂフリー半田ボール）からなっている。
また、配線基板３１の上面には、例えば、メモリを構成する半導体チップ４０が接着剤４１によって固定されている。また、半導体チップ４０の上面には半導体チップ４０よりも小さい、例えば、メモリを構成する半導体チップ４２が絶縁性の接着剤４３によって固定されている。図示しないが半導体チップ４０及び半導体チップ４２の上面にはそれぞれ電極が設けられている。半導体チップ４０の電極は半導体チップ４２の外側に露出するように半導体チップ４２は半導体チップ４０に固定されている。なお、半導体チップ４０及び半導体チップ４２の固定は、接着剤に代えて接着テープを使用してもよい。
また、半導体チップ４０及び半導体チップ４２の電極と、配線基板３１の上面のワイヤボンディングパッド３２ａは導電性のワイヤ４４で電気的に接続されている。ワイヤ４４は、例えば、金線からなっている。
また、配線基板３１の上面全域には絶縁性樹脂によって封止体４５が形成されている。封止体４５は半導体チップ４０，４２及びワイヤ４４を覆う。封止体４５は、例えば、エポキシ樹脂で形成されている。封止体４５は、図１に示すように、配線基板３１と同じ寸法となる四角形である。
第１の半導体装置１０と第２の半導体装置３０は、第１の半導体装置１０の孔１７に形成される接続導体２によって接続されている。積層型半導体装置１の製造においては、図３に示すように、第１の半導体装置１０の上面の孔１７に半田ボール（ＰｂＳｎ半田ボールまたはＰｂフリー半田ボール）４７が入れられる。そして、孔１７に挿入された半田ボール４７上に第２の半導体装置３０の電極３５が重なるようにして第２の半導体装置３０を第１の半導体装置１０上に積層する。その後、電極３５及び半田ボール４７をリフロー（再加熱）して溶融して孔１７内で一体化する接続導体２を形成する。この接続導体２は第１の半導体装置１０の導体接続部分１２ｂと第２の半導体装置３０の電極形成部分３３ａを電気的に接続することになる。これにより、第１の半導体装置１０と第２の半導体装置３０は単一の回路を構成した積層型半導体装置１となる。最下段である第１の半導体装置１０の下面の電極１５が実装電極となる。
また、積層型半導体装置１において、第１の半導体装置１０の電極１５の融点は、第２の半導体装置３０の電極３５及び接続導体２の融点よりも低くなっている。これは、積層型半導体装置１の実装時、第２の半導体装置３０の電極３５及び接続導体２が溶融しないようにするものである。
つぎに、積層型半導体装置１の製造方法について、図６乃至図９を参照して説明する。図６は第１の半導体装置１０の製造方法を示す工程断面図、図７は第２の半導体装置３０の製造方法を示す工程断面図、図８は第１の半導体装置１０に第２の半導体装置３０を積層する方法を示す工程断面図である。
第１の半導体装置１０を製造する場合、図６（ａ）に示すように配線母基板１１ａが準備される。この配線母基板１１ａは、図２で説明した配線基板１１が縦横に整列配置され、その外周に配線基板構造とならない枠部１１ｂが設けられた構造になっている。配線母基板１１ａの状態では、前記配線基板１１に対応する部分を製品形成部１１ｃと呼称する。従って、図６（ａ）に示すように、配線母基板１１ａは、矩形状の枠部１１ｂの内側に、製品形成部１１ｃが４列１３行の数配列されたパターンになっている。製品形成部１１ｃの構造説明については省略する。また、図６（ｂ）乃至図６（ｅ）では、製品形成部１１ｃを拡大した状態で示す。
第１の半導体装置１０の製造では配線基板１１にガイド１６が固定される。また、製造の最終工程で配線母基板１１ａは切断される。この際、ガイド１６の外側で配線基板１１が切断される。このため、図９に示すように、本実施例１ではその切断部分を少なくするため、四角形からなる製品形成部１１ｃの各辺に沿って溝１１ｄが設けられている。そして、製品形成部１１ｃの四角形の各隅部分が支持片１１ｅで支持される構造になっている。
つぎに、図６（ｂ）に示すように、配線母基板１１ａの上面に図示しない接着剤によって各製品形成部１１ｃにガイド１６を固定する。ガイド１６は、既に説明した図５に示すような構造となり、複数の孔１７を有している。このガイド１６の固定によって孔１７の底に導体接続部分１２ｂが位置するようになる。
つぎに、図６（ｂ）に示すように、配線母基板１１ａの各製品形成部１１ｃの上面に半導体チップ２０を接着剤２１で接続するとともに、この半導体チップ２０上に半導体チップ２２を絶縁性の接着剤２３で固定する。この際、半導体チップ２０上の電極は半導体チップ２２から外れて露出するようにし、ワイヤボンディングを可能にしておく。
つぎに、図６（ｃ）に示すように、半導体チップ２０及び半導体チップ２２の図示しない電極と、ガイド１６の内側に配置されているワイヤボンディングパッド１２ａを導電性のワイヤ２４（接続手段）で接続する。ワイヤ２４は金ワイヤである。
つぎに、図６（ｄ）に示すように、各製品形成部１１ｃのガイド１６の内側を絶縁性の樹脂で覆い封止体２５を形成する。封止体２５は半導体チップ２０，２２及びワイヤ２４を覆う。封止体２５は、例えば、エポキシ樹脂で形成する。
つぎに、図６（ｅ）に示すように、配線母基板１１ａを裏返しにして、配線母基板１１ａの各製品形成部１１ｃの電極形成部分１３ａに電極１５を形成する。この電極１５は、例えば、直径０．３５ｍｍの半田ボール（ＰｂＳｎ半田ボールまたはＰｂフリー半田ボール）を取り付け、かつリフローしてバンプ電極（ボール電極）とする。
つぎに、配線母基板１１ａを図示しないダイシングブレードで切断して製品形成部１１ｃ毎に個片化し、図６（ｆ）に示す第１の半導体装置１０を複数製造する。配線母基板１１ａは切断されて配線基板１１になる。
第２の半導体装置３０を製造する場合、図７（ａ）に示すように配線母基板３１ａが準備される。この配線母基板３１ａは、図２で説明した配線基板３１が縦横に整列配置され、その外周に配線基板構造とならない枠部３１ｂが設けられた構造になっている。配線母基板３１ａの状態では、前記配線基板３１に対応する部分を製品形成部３１ｃと呼称する。従って、図７（ａ）に示すように、配線母基板３１ａは、矩形状の枠部３１ｂの内側に、製品形成部３１ｃが６列１７行配列されたパターンになっている。製品形成部３１ｃの構造説明については省略する。また、図７（ｂ）乃至図７（ｅ）では、製品形成部３１ｃを拡大した状態で示す。
このような配線母基板３１ａを準備した後、図７（ｂ）に示すように、配線母基板３１ａの各製品形成部３１ｃの上面に半導体チップ４０を接着剤４１で接続するとともに、この半導体チップ４０上に半導体チップ４２を絶縁性の接着剤４３で固定する。この際、半導体チップ４０上の電極は半導体チップ４２から外れて露出するようにし、ワイヤボンディングを可能にしておく。
つぎに、図７（ｃ）に示すように、半導体チップ４０及び半導体チップ４２の図示しない電極と、製品形成部３１ｃ内のワイヤボンディングパッド３２ａを導電性のワイヤ４４（接続手段）で接続する。ワイヤ４４は金ワイヤである。
つぎに、図７（ｄ）に示すように、配線母基板３１ａの上面全体を絶縁性の樹脂で覆い封止体４５を形成する。封止体４５は半導体チップ４０，４２及びワイヤ４４を覆う。封止体４５は、例えば、エポキシ樹脂で形成する。
つぎに、図７（ｅ）に示すように、配線母基板３１ａを裏返しにして、配線母基板３１ａの各製品形成部３１ｃの電極形成部分３３ａに電極３５を形成する。この電極３５は、例えば、直径０．４０ｍｍの半田ボール（ＰｂＳｎ半田ボールまたはＰｂフリー半田ボール）を取り付け、かつリフローしてバンプ電極（ボール電極）とする。
つぎに、配線母基板３１ａを図示しないダイシングブレードで切断して製品形成部３１ｃ毎に個片化し、図７（ｆ）に示す第２の半導体装置３０を複数製造する。配線母基板３１ａは切断されて配線基板３１になる。
つぎに、図８（ａ）に示すように、第１の半導体装置１０の上面の孔１７に半田ボール（ＰｂＳｎ半田ボールまたはＰｂフリー半田ボール）４７を挿入する。その後、孔１７に挿入された半田ボール４７上に第２の半導体装置３０の電極３５が重なるようにして第２の半導体装置３０を第１の半導体装置１０上に積層する。ついで、電極３５及び半田ボール４７をリフロー（再加熱）して溶融させて孔１７内で一体化させて接続導体２を形成する（図８（ｂ）参照）。
この接続導体２は、図８（ｂ）及び図２に示すように、第１の半導体装置１０の導体接続部分１２ｂと第２の半導体装置３０の電極形成部分３３ａを電気的に接続することになる。これにより、第１の半導体装置１０と第２の半導体装置３０は単一の回路を構成した積層型半導体装置１となる。最下段である第１の半導体装置１０の下面の電極１５が実装電極となる。
また、積層型半導体装置１の製造において、第１の半導体装置１０の電極１５の融点は、第２の半導体装置３０の電極３５及び接続導体２の融点よりも低くなっている。これは、積層型半導体装置１の実装時、第２の半導体装置３０の電極３５及び接続導体２が溶融しないようにするものである。このため、第１の半導体装置１０の電極１５は融点が１８０℃となるＰｂＳｎ半田ボールまたはＰｂフリー半田ボールを使用して製造し、第２の半導体装置３０の電極３５及び接続導体２は融点が２２０℃となるＰｂＳｎ半田ボールまたはＰｂフリー半田ボールを使用して製造する。
本実施例１によれば以下の効果を有する。
（１）下面に電極（半田ボール）３５を有する第２の半導体装置３０を、第１の半導体装置１０に重ねて積層する際、第１の半導体装置１０の配線基板１１の上面に接続導体２形成のため半田ボール４７を付け、その後この半田ボール４７上に第２の半導体装置３０の電極３５を重ねることから、第１の半導体装置１０の封止体２５が厚くても確実な積層が可能になる。即ち、最下段となる第１の半導体装置１０の実装電極１５の直径は、他の半導体装置（第２の半導体装置３０）の電極３５及び接続導体２（半田ボール４７）の直径に比較して小さくなっている。この結果、第１の半導体装置１０の封止体２５の厚さが厚くとも、積層型半導体装置１の実装電極１５の大きさに関わらず接続導体形成のための半田ボールを選ぶことができ、第１の半導体装置１０の上に第２の半導体装置３０を確実に積層することができる。
（２）接続導体２はガイド１６の孔１７に半田ボール４７を入れ、その後この半田ボール４７等をリフローすることによって形成される。一般に、半田ボールを２個重ねてリフローした場合には、規制するものがない場合には、一体となって直径の大きな接続導体となるが、本実施例の場合には、接続導体２は孔１７の内壁で規制される。従って、半田ボール４７を入れることが可能な小さな孔にすれば、２個の半田ボールによる接続導体２の直径を半田ボール４７の直径と同程度とすることができる。また、孔１７に重ねて入れる半田ボールの数をさらに増やせば、さらに厚い接続導体を形成することができる。これに伴い封止体を厚くでき、さらなる半導体チップのチップスタック数も増大できる。
（３）接続導体２はガイド１６の孔１７でその位置が規制されるとともに、ガイド１６によって隣接する接続導体２との絶縁が維持されている。これにより、第２の半導体装置３０の電極ピッチの狭小化も可能である。
（４）最下段となる第１の半導体装置１０の実装電極１５の直径は、他の半導体装置（第２の半導体装置３０）の電極３５及び接続導体２の直径に比較して小さくなっている。従って、積層型半導体装置１の実装電極１５は積層に左右されることなく直径の小さい半田ボールを選ぶことができ、実装電極のピッチの狭小化も可能になる。
（５）最下段の半導体装置（第１の半導体装置１０）の実装電極１５の融点は、他の半導体装置（第２の半導体装置３０）の電極３５及び接続導体２の融点よりも低くなっている。この結果、積層型半導体装置１の実装電極１５による実装時、第２の半導体装置３０の電極３５及び接続導体２の融点よりも低い温度で実装を行えば、積層構造に支障を来すことなく確実な実装が可能になり、実装の信頼性が高くなる。
（６）第１及び第２の半導体装置１０，３０のうちの少なくとも一つの半導体装置においては、配線基板の上面に半導体チップが重ねて固定される構造となることから、高機能・大容量の積層型半導体装置を提供することが可能になる。このチップスタックの採用は、封止体を厚くできることによって可能となる。
（７）第１の半導体装置１０を構成し、接続導体２を支持するガイド１６は、コストの安いガラス・エポキシ樹脂板で形成されていることから、積層型半導体装置１の製造コストの低減も可能になる。
図１０（ａ），（ｂ）は本発明の実施例２の半導体装置の製造方法に係わる断面図である。本実施例２の積層型半導体装置１は、実施例１の積層型半導体装置１において、接続導体２を半田ペーストを用いて製造する以外は他の構造及びその製造方法は実施例１と同じである。
図１０（ａ），（ｂ）は、実施例１の図８（ａ），（ｂ）に対応するものである。実施例１の場合では、図８（ａ）に示すように、ガイド１６の孔１７に半田ボール４７を挿入するが、本実施例２の場合には、図１０（ａ）に示すように、ガイド１６の孔１７に半田ペースト５０を入れて接続導体２を形成する。
即ち、図１０（ａ）に示すように、第１の半導体装置１０の上面の孔１７に半田ペースト（ＰｂＳｎ半田またはＰｂフリー半田）５０を入れる。その後、孔１７に挿入された半田ペースト５０上に第２の半導体装置３０の電極３５が重なるようにして第２の半導体装置３０を第１の半導体装置１０上に積層する。ついで、電極３５及び半田ペースト５０をリフロー（再加熱）して溶融させて孔１７内で一体化させて接続導体２を形成する（図１０（ｂ）参照）。
この接続導体２は、図１０（ｂ）に示すように、第１の半導体装置１０の導体接続部分１２ｂと第２の半導体装置３０の電極形成部分３３ａを電気的に接続することになる。これにより、第１の半導体装置１０と第２の半導体装置３０は単一の回路を構成した積層型半導体装置１となる。
本実施例２においても実施例１と同様な効果が得られる。
図１１乃至図１３は本発明の実施例３である積層型半導体装置の製造方法に係わる図である。図１１は第１の半導体装置の製造方法を示す各工程断面図、図１２は積層型半導体装置の第１の半導体装置に第２の半導体装置を積層する方法を示す断面図、図１３は第１の半導体装置の製造で用いる配線母基板の製品形成部を示す模式的平面図である。
本実施例３の積層型半導体装置１及びその製造方法は、実施例１において、第１の半導体装置１０の構造が異なる以外は実施例１と同様である。図１１は図６に対応し、図１２は図８に対応し、図１３は図９に対応する。
本実施例３の積層型半導体装置１は、図１３に示すように、ガイド１６には孔が設けられず、またガイド１６の各辺の幅は細く（例えば、幅１.０ｍｍ）なっている。そして、図１１（ｃ）に示すように、ワイヤボンディングが終了した後、図１１（ｄ）に示すように、ガイド１６の内側にガイド１６に接触させるようにして半田ボール４７を配線基板１１（配線母基板１１ａ）上に載置する。この際、半田ボール４７を配線母基板１１ａの導体接続部分１２ｂ上に半田ボール４７を載置する。また、半田ボール４７を加熱して導体接続部分１２ｂとの接続を良好にする。つぎに、図１１（ｅ）に示すように、半田ボール４７の上部（上面）を露出させる状態で封止体２５を形成する。その後、図１１（ｆ）に示すように、電極１５を形成し、かつ個片化して図１１（ｇ）に示す第１の半導体装置１０を製造する。
つぎに、図１２（ａ）に示すように、第１の半導体装置１０の上面に露出する半田ボール４７上に第２の半導体装置３０の電極３５が重なるようにして第２の半導体装置３０を第１の半導体装置１０上に積層する。ついで、電極３５及び半田ボール４７をリフローして接続導体２を形成する（図１２（ｂ）参照）。
この接続導体２は、図１２（ｂ）に示すように、第１の半導体装置１０の導体接続部分１２ｂと第２の半導体装置３０の電極形成部分３３ａを電気的に接続することになる。これにより、第１の半導体装置１０と第２の半導体装置３０は単一の回路を構成した積層型半導体装置１となる。
本実施例３においても実施例１と同様な効果が得られる。
図１４は本発明の実施例４である積層型半導体装置の断面図である。本実施例４の積層型半導体装置１は、実施例１の積層型半導体装置１において、実装電極１５が平板となり、ＬＧＡ型の積層型半導体装置１となっている以外は実施例１の積層型半導体装置１と同じである。このようなＬＧＡ型の積層型半導体装置１に対しても本発明は適用でき、実施例同様の効果を有する。
図１５及び図１６は本発明の実施例５である積層型半導体装置及びその製造方法に係わる図である。図１５は積層型半導体装置を示す断面図、図１６は積層型半導体装置の製造方法を示す断面図である。
本実施例５はさらに多くの半導体装置を積層する例である。図１５に示すように、実施例１の積層型半導体装置１において、第１の半導体装置１０と第２の半導体装置３０との間に第３の半導体装置１０Ａを介在積層したものである。
第３の半導体装置１０Ａは、図１６にも示すように、下段の第１の半導体装置１０と電気的に接続され、上段の第２の半導体装置３０に電気的に接続される。従って、第３の半導体装置１０Ａは、配線基板１１の上面に孔１７を有するガイド１６を有し、孔１７内に形成した接続導体２を介して上段側の第２の半導体装置３０に電気的に接続されている。本実施例５では、図１６に示すように、第１の半導体装置１０及び第３の半導体装置１０Ａの孔１７にそれぞれ半田ボール４７を挿入した後、第１の半導体装置１０上に第３の半導体装置１０Ａを位置決めして重ね、さらに第３の半導体装置１０Ａ上に第２の半導体装置３０を位置決めして重ね、その後リフローして第１の半導体装置１０，第３の半導体装置１０Ａ及び第２の半導体装置３０と重なる積層型半導体装置１を製造する。
本実施例５の積層型半導体装置１によればさらに半導体装置の機能，容量向上等を図ることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の実施例１である積層型半導体装置の平面図である。 図１のＡ−Ａ線に沿う断面図である。 図２に示す積層型半導体装置の分解断面図である。 図２に示す積層型半導体装置を構成する第１の半導体装置の平面図である。 前記第１の半導体装置を構成するガイドの平面図である。 実施例１の積層型半導体装置を構成する第１の半導体装置の製造方法を示す工程断面図である。 実施例１の積層型半導体装置を構成する第２の半導体装置の製造方法を示す工程断面図である。 実施例１の積層型半導体装置の製造における第１の半導体装置に第２の半導体装置を積層する方法を示す工程断面図である。 第１の半導体装置の製造で用いる配線母基板の製品形成部を示す模式的平面図である。 本発明の実施例２である積層型半導体装置の製造方法を示す断面図である。 本発明の実施例３である積層型半導体装置を構成する第１の半導体装置の製造方法を示す各工程断面図である。 本実施例３である積層型半導体装置の第１の半導体装置に第２の半導体装置を積層する方法を示す断面図である。 本実施例３である積層型半導体装置の第１の半導体装置の製造で用いる配線母基板の製品形成部を示す模式的平面図である。 本発明の実施例４である積層型半導体装置を示す断面図である。 本発明の実施例５である積層型半導体装置を示す断面図である。 本実施例５である積層型半導体装置の製造方法を示す断面図である。
符号の説明
１…積層型半導体装置、２…接続導体、１０…第１の半導体装置、１０Ａ…第３の半導体装置、１１…配線基板、１２…配線、１２ａ…ワイヤボンディングパッド、１２ｂ…導体接続部分、１３…配線、１３ａ…電極形成部分、１４…配線、１５…電極、１６…ガイド、１７…孔、２０…半導体チップ、２１…接着剤、２２…半導体チップ、２３…接着剤、２４…ワイヤ、２５…封止体、３０…第２の半導体装置、３１…配線基板、３２…配線、３２ａ…ワイヤボンディングパッド、３３…配線、３３ａ…電極形成部分、３４…配線、３５…電極、４０…半導体チップ、４１…接着剤、４２…半導体チップ、４３…接着剤、４４…ワイヤ、４５…封止体、４７…半田ボール、５０…半田ペースト。

Claims (18)

  1. 上面と下面とに各々所定パターンの配線を有し、前記上面と下面の各々の前記配線の一部は前記上面と下面との間を貫通する配線で互いに接続される配線基板と、
    前記配線基板の前記上面に固定される半導体チップと、
    前記半導体チップの電極と前記上面の前記配線とを電気的に接続する接続手段と、
    前記半導体チップ及び前記接続手段を覆う絶縁性樹脂からなる封止体と、
    前記配線基板の前記下面の前記配線の前記一部に重ねて形成される電極と、を有する半導体装置を少なくとも２段に積層してなる積層型半導体装置であって、
    下段となる第１の半導体装置は、
    該第１の半導体装置の前記配線基板の前記上面に固定される絶縁体からなる枠状のガイドと、
    前記ガイドに支持され、下面が前記第１の半導体装置の前記配線基板の前記上面の前記配線の前記一部に電気的に接続される接続導体と、を有し、
    前記ガイドの内側に前記第１の半導体装置の前記半導体チップ及び前記第１の半導体装置の前記接続手段が位置し、
    前記ガイドの内側が前記第１の半導体チップの前記封止体で覆われてなり、
    上段となる第２の半導体装置は、
    該第２の半導体装置の前記配線基板の前記下面の前記配線の前記一部に重ねて形成される前記電極が、前記第１の半導体装置の前記接続導体の上面に対面する構造となり、
    前記第２の半導体装置は前記第１の半導体装置に重なり、前記第２の半導体装置の前記配線基板の前記下面の前記配線の前記一部に重ねて形成される前記電極は、前記第１の半導体装置の前記接続導体の前記上面に接続されてなり、
    前記第１の半導体装置の前記配線基板の前記下面の前記配線の前記一部に重ねて形成される前記電極が、前記積層型半導体装置の実装電極になっており、
    前記第１の半導体装置の前記配線基板の前記下面の前記配線の前記一部に重ねて形成される前記電極と、前記第２の半導体装置の前記配線基板の前記下面の前記配線の前記一部に重ねて形成される前記電極とは半田ボールで形成され、前記第１の半導体装置の前記配線基板の前記下面の前記配線の前記一部に重ねて形成される前記電極の直径が、前記第２の半導体装置の前記配線基板の前記下面の前記配線の前記一部に重ねて形成される電極の直径よりも小さいことを特徴とする積層型半導体装置。
  2. 前記ガイドには上下を貫通する複数の孔が設けられ、前記各孔に前記接続導体が形成されていることを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記接続導体は半田で形成されていることを特徴とする請求項１に記載の積層型半導体装置。
  4. 前記ガイドの内壁に接触する前記接続導体が形成され、かつ前記各接続導体の上面側は前記封止体の上面側に露出していることを特徴とする請求項１に記載の積層型半導体装置。
  5. 前記第１の半導体装置の前記配線基板の前記下面の前記配線の前記一部に重ねて形成される前記電極の融点は、前記第２の半導体装置の前記配線基板の前記下面の前記配線の一部に重ねて形成される前記電極及び前記接続導体の融点よりも低いことを特徴とする請求項１に記載の積層型半導体装置。
  6. 前記接続導体は半田ボールで形成され、かつ前記接続導体の直径は前記第１の半導体装置の前記配線基板の前記下面の前記配線の一部に重ねて形成される前記電極の直径に比較して大きいことを特徴とする請求項１に記載の積層型半導体装置。
  7. 前記第１及び第２の半導体装置のうちの少なくとも一つの半導体装置においては、前記配線基板の上面に前記半導体チップが固定され、前記半導体チップの上にさらに半導体チップが固定され、前記両半導体チップの各電極は前記接続手段を介して前記配線基板の上面の前記各配線に電気的に接続されていることを特徴とする請求項１に記載の積層型半導体装置。
  8. 前記配線基板は四角形となり、前記ガイドは四角形枠となり、前記ガイドの外周縁は前記配線基板の周縁と一致していることを特徴とする請求項１に記載の積層型半導体装置。
  9. 前記ガイドはガラス・エポキシ樹脂板で形成されていることを特徴とする請求項１に記載の積層型半導体装置。
  10. 第１の半導体装置上に第２の半導体装置を積層して積層型半導体装置を製造する方法であって、
    前記第１の半導体装置は、
    （ａ）上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続されてなる製品形成部を、縦横に整列配置した配線母基板を準備する工程、
    （ｂ）前記製品形成部の上面の前記配線の導体接続部分に対応して設けられる貫通した孔を有する絶縁体からなる枠状のガイドを、前記各製品形成部の上面に固定する工程、
    （ｃ）前記各製品形成部の上面に半導体チップを固定する工程、
    （ｄ）前記各製品形成部において、前記半導体チップの電極と前記配線を接続手段で電気的に接続する工程、
    （ｅ）前記各製品形成部の各ガイドの内側を絶縁性樹脂で覆い、前記半導体チップ及び前記接続手段を覆う封止体を形成する工程、
    （ｆ）前記各製品形成部の下面の配線に電極を形成する工程、
    （ｇ）前記配線母基板を前記各製品形成部の境界線で切断して前記製品形成部を個片化する工程によって製造し、
    前記第２の半導体装置は、
    （ｋ）上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続され、かつ前記下面の電極が形成される配線部分は前記第１の半導体装置の前記孔に対応する位置に配置される構造の製品形成部を、縦横に整列配置した配線母基板を準備する工程、
    （ｌ）前記各製品形成部の上面にそれぞれ半導体チップを固定する工程、
    （ｍ）前記半導体チップの電極と前記製品形成部の上面の前記配線を接続手段で電気的に接続する工程、
    （ｎ）前記配線母基板の上面を絶縁性樹脂で覆って樹脂層を形成する工程、
    （ｏ）前記配線母基板の下面の前記配線に電極を形成する工程、
    （ｐ）前記配線母基板及び前記樹脂層を切断して前記製品形成部を個片化する工程によって製造し、
    （ｓ）前記第１の半導体装置の前記孔内に接続導体を入れる工程、
    （ｔ）前記第２の半導体装置の前記電極を前記接続導体に接触するように前記第１の半導体装置を前記第２の半導体装置上に重ね、前記接続導体及び前記第２の半導体装置の前記電極を一次的に溶融させて前記第１の半導体装置上に前記第２の半導体装置を固定する工程、を有し、
    前記（ｆ）の工程で前記第１の半導体装置の前記下面の前記配線に形成される前記電極と、前記（ｏ）の工程で前記第２の半導体装置の前記下面の前記配線に形成される前記電極とは半田ボールで形成され、前記（ｆ）の工程で前記第１の半導体装置の前記下面の前記配線に形成される前記電極の直径が、前記（ｏ）の工程で前記第２の半導体装置の前記下面の前記配線に形成される前記電極の直径よりも小さいことを特徴とする積層型半導体装置の製造方法。
  11. 前記第２の半導体装置を形成するための前記製品形成部の寸法を、前記第１の半導体装置を形成するための前記製品形成部の寸法以下にすることを特徴とする請求項１０に記載の積層型半導体装置の製造方法。
  12. 前記下段となる前記第１の半導体装置の電極は、前記第２の半導体装置の電極及び前記接続導体の融点よりも低い融点からなる電極材料で形成することを特徴とする請求項１０に記載の積層型半導体装置の製造方法。
  13. 前記第１及び第２半導体装置のうちの少なくとも一つの半導体装置の製造においては、前記配線基板の上面に前記半導体チップを固定し、その後前記半導体チップの上にさらに半導体チップを固定し、ついで前記両半導体チップの各電極と前記配線基板の上面の前記各配線を前記接続手段で電気的に接続することを特徴とする請求項１０に記載の積層型半導体装置の製造方法。
  14. 第１の半導体装置上に第２の半導体装置を積層して積層型半導体装置を製造する方法であって、
    前記第１の半導体装置は、
    （ａ）上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続されてなる製品形成部を、縦横に整列配置した配線母基板を準備する工程、
    （ｂ）前記製品形成部の上面の前記配線の導体接続部分が内周壁に近接するような絶縁体からなる枠状のガイドを、前記各製品形成部の上面に固定する工程、
    （ｃ）前記各製品形成部の上面に半導体チップを固定する工程、
    （ｄ）前記各製品形成部において、前記半導体チップの電極と前記配線を接続手段で電気的に接続する工程、
    （ｅ）前記ガイドの内周壁に寄り掛かるようにして前記各製品形成部の前記配線の前記接続部分上に接続導体を固定する工程、
    （ｆ）前記各製品形成部の各ガイドの内側を絶縁性樹脂で覆い、前記接続導体の上面を露出させ、かつ前記半導体チップ及び前記接続手段を覆う封止体を形成する工程、
    （ｇ）前記各製品形成部の下面の配線に電極を形成する工程、
    （ｈ）前記配線母基板を前記各製品形成部の境界線で切断して前記製品形成部を個片化する工程によって製造し、
    前記第２の半導体装置は、
    （ｋ）上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続され、かつ前記下面の電極が形成される配線部分は前記第１の半導体装置の前記導体接続部分に対応する位置に配置される構造の製品形成部を、縦横に整列配置した配線母基板を準備する工程、
    （ｌ）前記各製品形成部の上面にそれぞれ半導体チップを固定する工程、
    （ｍ）前記半導体チップの電極と前記製品形成部の上面の前記配線を接続手段で電気的に接続する工程、
    （ｎ）前記配線母基板の上面を絶縁性樹脂で覆って樹脂層を形成する工程、
    （ｏ）前記配線母基板の下面の前記配線に電極を形成する工程、
    （ｐ）前記配線母基板及び前記樹脂層を切断して前記製品形成部を個片化する工程によって製造し、
    （ｓ）前記第１の半導体装置の前記孔内に接続導体を入れる工程、
    （ｔ）前記第２の半導体装置の前記電極が前記第１の半導体装置の前記接続導体上に重なるように前記第１の半導体装置を前記第２の半導体装置上に重ね、前記接続導体及び前記第２の半導体装置の前記電極を一次的に溶融させて前記第１の半導体装置上に前記第２の半導体装置を固定する工程、を有し、
    前記（ｇ）の工程で前記第１の半導体装置の前記下面の前記配線に形成される前記電極と、前記（ｏ）の工程で前記第２の半導体装置の前記下面の前記配線に形成される前記電極とは半田ボールで形成され、前記（ｆ）の工程で前記第１の半導体装置の前記下面の前記配線に形成される前記電極の直径が、前記（ｏ）の工程で前記第２の半導体装置の前記下面の前記配線に形成される前記電極の直径よりも小さいことを特徴とする積層型半導体装置の製造方法。
  15. 前記第２の半導体装置を形成するための前記製品形成部の寸法は、前記第１の半導体装置を形成するための前記製品形成部の寸法以下になっていることを特徴とする請求項１４に記載の積層型半導体装置の製造方法。
  16. 前記下段となる前記第１の半導体装置の電極は、前記第２の半導体装置の電極及び前記導体の融点よりも低い融点からなる電極材料で形成することを特徴とする請求項１４に記載の積層型半導体装置の製造方法。
  17. 前記第１及び第２半導体装置のうちの少なくとも一つの半導体装置の製造においては、前記配線基板の上面に前記半導体チップを固定し、その後前記半導体チップの上にさらに半導体チップを固定し、ついで前記両半導体チップの各電極と前記配線基板の上面の前記各配線を前記接続手段で電気的に接続することを特徴とする請求項１４に記載の積層型半導体装置の製造方法。
  18. 前記第１の半導体装置と前記第２の半導体装置の間に第３の半導体装置を積層する積層型半導体装置であって、
    第３の半導体装置は、
    前記配線基板の上面に固定される絶縁体からなる枠状のガイドと、
    前記ガイドに支持され、下面が前記配線基板の前記配線に電気的に接続され、上面が露出し、かつ前記第２の半導体装置の下面の前記電極に対応する接続導体とを有し、
    前記ガイドの内側に前記半導体チップ及び前記接続手段が位置し、
    前記ガイドの内側が前記封止体で覆われ、
    前記配線基板の下面の前記配線に形成される電極が前記第１の半導体装置の前記接続導体に対応した構造となり、
    前記第３の半導体装置は、第３の半導体装置の前記電極が前記第１の半導体装置の前記接続導体に接続され、第３の半導体装置の前記接続導体が前記第２の半導体装置の前記電極に接続されていることを特徴とする請求項１に記載の積層型半導体装置。
JP2005120826A 2005-04-19 2005-04-19 積層型半導体装置及びその製造方法 Expired - Fee Related JP4704800B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005120826A JP4704800B2 (ja) 2005-04-19 2005-04-19 積層型半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005120826A JP4704800B2 (ja) 2005-04-19 2005-04-19 積層型半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2006303079A JP2006303079A (ja) 2006-11-02
JP4704800B2 true JP4704800B2 (ja) 2011-06-22

Family

ID=37471035

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005120826A Expired - Fee Related JP4704800B2 (ja) 2005-04-19 2005-04-19 積層型半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP4704800B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009044110A (ja) 2007-08-13 2009-02-26 Elpida Memory Inc 半導体装置及びその製造方法
KR101329355B1 (ko) 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
KR101534680B1 (ko) 2009-02-23 2015-07-07 삼성전자주식회사 적층형 반도체 패키지
US8716868B2 (en) 2009-05-20 2014-05-06 Panasonic Corporation Semiconductor module for stacking and stacked semiconductor module
WO2012035972A1 (ja) * 2010-09-17 2012-03-22 住友ベークライト株式会社 半導体パッケージおよび半導体装置
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8546932B1 (en) * 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure
JP6216157B2 (ja) * 2013-05-27 2017-10-18 新光電気工業株式会社 電子部品装置及びその製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH1041427A (ja) * 1996-07-24 1998-02-13 Sharp Corp 半導体装置及びその製造方法
WO1998025305A1 (fr) * 1996-12-04 1998-06-11 Hitachi, Ltd. Procede de fabrication d'un dispositif a semi-conducteur
JP2001068624A (ja) * 1999-08-26 2001-03-16 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
JP2001185676A (ja) * 1999-12-24 2001-07-06 Sharp Corp 半導体装置
JP2002016182A (ja) * 2000-06-28 2002-01-18 Sharp Corp 配線基板、半導体装置およびパッケージスタック半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH1041427A (ja) * 1996-07-24 1998-02-13 Sharp Corp 半導体装置及びその製造方法
WO1998025305A1 (fr) * 1996-12-04 1998-06-11 Hitachi, Ltd. Procede de fabrication d'un dispositif a semi-conducteur
JP2001068624A (ja) * 1999-08-26 2001-03-16 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
JP2001185676A (ja) * 1999-12-24 2001-07-06 Sharp Corp 半導体装置
JP2002016182A (ja) * 2000-06-28 2002-01-18 Sharp Corp 配線基板、半導体装置およびパッケージスタック半導体装置

Also Published As

Publication number Publication date
JP2006303079A (ja) 2006-11-02

Similar Documents

Publication Publication Date Title
JP4704800B2 (ja) 積層型半導体装置及びその製造方法
US10431556B2 (en) Semiconductor device including semiconductor chips mounted over both surfaces of substrate
US8110910B2 (en) Stack package
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US6441476B1 (en) Flexible tape carrier with external terminals formed on interposers
US6180881B1 (en) Chip stack and method of making same
JP6027966B2 (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
KR101653856B1 (ko) 반도체 장치 및 그 제조방법
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
TW201131696A (en) Integrated circuit packaging system with stacking interconnect and method of manufacture thereof
JPS6355213B2 (ja)
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JP2009506571A (ja) インターポーザー基板に接続するための中間コンタクトを有するマイクロ電子デバイスおよびそれに関連する中間コンタクトを備えたマイクロ電子デバイスをパッケージする方法
KR101245454B1 (ko) 비대칭적으로 배열된 다이 및 몰딩을 포함하는 멀티패키지 모듈
JP2010147070A (ja) 半導体装置
JP2011155203A (ja) 半導体装置
JP5358089B2 (ja) 半導体装置
US8735221B2 (en) Stacked package, method of fabricating stacked package, and method of mounting stacked package fabricated by the method
JP3529050B2 (ja) 半導体装置の製造方法
JP3632024B2 (ja) チップパッケージ及びその製造方法
US20100301468A1 (en) Semiconductor device and method of manufacturing the same
JP2010010269A (ja) 半導体装置、半導体装置製造用中間体およびそれらの製造方法
JP2012054496A (ja) 半導体装置および半導体装置の製造方法
US20040125574A1 (en) Multi-chip semiconductor package and method for manufacturing the same
JP3941654B2 (ja) 半導体パッケージの製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20061218

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080121

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110216

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110310

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees