JP2001185676A - 半導体装置 - Google Patents

半導体装置

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JP2001185676A JP36691499A JP36691499A JP2001185676A JP 2001185676 A JP2001185676 A JP 2001185676A JP 36691499 A JP36691499 A JP 36691499A JP 36691499 A JP36691499 A JP 36691499A JP 2001185676 A JP2001185676 A JP 2001185676A
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Yuichi Sato
雄一 佐藤
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

(57)【要約】 【課題】 搭載面積が小さく低消費電力で作動するとと
もに製造コストが低い半導体装置を提供すること。 【解決手段】 インタフェース基盤２上に、インタフェ
ース回路を有するインタフェースチップ３と論理回路を
有する機能チップ４とをスタックして、樹脂５でモール
ドする。上記インタフェースチップ３は、静電耐圧およ
びラッチアップ耐量の大きい保護回路と、アナログ回路
と、レベルシフト回路とを備える。微細化技術の進展に
伴う機能チップ４の高性能化および小型化を行う毎に、
従来技術によるインタフェースチップ３とを組み合わせ
て新しい半導体装置１を開発できるので、半導体装置の
汎用性を高め、低コストで製造することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は複数のチップを１パ
ッケージにマルチチップアセンブリした半導体装置に関
する。
【０００２】
【従来の技術】携帯機器において、半導体装置の実装面
積が小さいことは、上記携帯機器の小型軽量化の面から
重要である。また、微細加工技術の進展により、システ
ム全体の機能を果たす回路をＬＳＩ（大規模集積回路）
上に搭載するシステムオンチップが実現可能になりつつ
ある現在の状況では、半導体装置の実装面積の縮小は重
要な課題である。また、上記半導体装置を備える携帯機
器の電池寿命の面から、ＬＳＩの低消費電力化技術も重
要視されて盛んに開発されている。
【０００３】図１０は、従来の半導体装置としてのＬＳ
Ｉチップを示した図である。このＬＳＩチップは、低消
費電力化に対応するために低電圧で作動するものであ
り、低電圧でもＭＯＳ（金属酸化膜半導体）トランジス
タの駆動電流が過小にならないように、微細化プロセス
によって形成された薄いゲート酸化膜厚、および短いゲ
ート長のトランジスタで構成された論理回路１０１を備
える。一方、このＬＳＩチップは、静電耐性とラッチア
ップ耐性を確保する保護回路１０２と、入出力回路１０
３と、他のＬＳＩなどの外部の装置と信号をやり取りす
るために、内部の低い作動電圧に対して、入出力信号の
振幅を大きくするためのレベルシフト回路１０４とを備
える。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置において、上記保護回路１０２は、静電
耐圧やラッチアップ耐量の確保のため大きな面積が必要
であり、かつ、上記入出力回路１０３のトランジスタは
耐圧性確保のため、論理回路のトランジスタに比べて厚
いゲート酸化膜厚と、長いゲート長が必要である。さら
に、上記レベルシフト回路１０４や、外部と信号をやり
とりするためのパッド周辺部についても、微細化が進展
していない。一方、論理回路１０１の配線は、配線負荷
を抑えて高速化に対応するために多層メタル配線技術に
よって集積度が上げられ、微細化の進展によりトランジ
スタサイズが小さくなりつつある。そのため、図１１に
示すように、端子数の多いチップでは入出力端子が必要
とする面積によってチップサイズが決まってしまい、小
型化の難しい入出力端子，保護回路１０２，入出力回路
１０３およびレベルシフト回路１０４からなる周囲部
と、微細化の進んだ論理回路１０１との間に空領域が生
じたチップもあり、半導体装置の小型化が有効に行われ
ていないという問題がある。
【０００５】本発明の目的は、上記に述べたような課題
を解決し、低消費電力で動作し、かつ、有効に小型化が
行える半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置は、少なくとも２個以上の
チップを１パッケージにアセンブリした半導体装置にお
いて、少なくとも１個のチップは外部端子に電気的に直
接接続されて、少なくとも1個のチップは上記外部端子
に電気的に直接接続されていない。
【０００７】本発明によると、外部端子に電気的に直接
接続されているチップと、外部端子に電気的に直接接続
されていないチップとで半導体装置を構成する。そうす
ると、集積度や機能の異なる回路を別個のチップに分け
て提供することが可能となる。これらの種類の異なるチ
ップを組み合わせることによって、多くの用途に対応で
きる汎用性の高い半導体装置を製造することができる。
【０００８】１実施形態では、外部と接続するインタフ
ェース回路は、上記外部端子に直接接続されたチップに
のみ備える。
【０００９】上記実施形態によると、この半導体装置
は、外部端子に直接接続されているチップにのみ外部と
の入出力インタフェース回路を設ける。この外部端子に
直接接続されて、かつ、入出力インタフェース回路を有
するチップをインタフェースチップと呼び、外部端子に
直接接続されていないチップを機能チップと呼ぶ。集積
度が高く、配線やトランジスタ等を微細化技術の進んだ
プロセスで作製する機能チップのみを最先端プロセスに
よって製造する一方、機能チップよりも低い集積度のイ
ンタフェースチップは、既存の技術によって製造する。
上記最先端プロセスによる機能チップは高価であるが、
既存の技術によるインタフェースチップは安価である。
このインタフェースチップに最新の技術による機能チッ
プを組み合わせれば、新しい半導体装置を比較的安価に
製造することができる。すなわち、上記インタフェース
チップと機能チップとが１つのチップであれば、機能チ
ップの配線やトランジスタ等が微細化する毎にインタフ
ェースチップの回路も開発する必要がある。しかし、機
能チップとインタフェースチップとに分離すると、配線
やトランジスタ等の微細化に伴って機能チップのみを開
発するだけでよく、したがって、半導体装置の開発期間
と開発コストとを低減することができる。
【００１０】また、上記機能チップに、面積の大きい外
部とのインタフェース回路を組み込む必要がないので、
チップサイズを小さくできてコストを低減して、半導体
装置を小型化することが可能になる。
【００１１】１実施形態では、静電気による破壊や劣化
を防止するための保護回路は、上記外部端子に直接接続
されたチップにのみ備える。
【００１２】上記実施形態によると、外部端子に直接接
続されているチップにのみ静電気による破壊や劣化を防
止するための保護回路を設ける。すなわち、上記保護回
路を、配線やトランジスタ等を微細化技術の進んだプロ
セスで作製する機能チップから切り離す。そうすると、
上記機能チップの配線およびトランジスタ等の微細化に
伴って新たに保護回路を開発する必要がないので、半導
体装置の製造過程を簡略化できるとともに、製造コスト
を低減できる。
【００１３】１実施形態では、ラッチアップによる破壊
や劣化を防止するための保護回路は、上記外部端子に直
接接続されたチップにのみ備える。
【００１４】上記実施形態によると、外部端子に直接接
続されているチップにのみラッチアップによる破壊や劣
化を防止するための保護回路をる。すなわち、上記保護
回路を、配線やトランジスタ等を微細化技術の進んだプ
ロセスで作製する上記機能チップと切り離す。そうする
と、上記機能チップの配線やトランジスタ等の微細化に
伴って新たに上記保護回路を開発する必要がないので、
半導体装置の製造過程を簡略化できるとともに、製造コ
ストを低減できる。
【００１５】１実施形態では、耐圧性の高いトランジス
タで構成された回路は、上記外部端子に直接接続された
チップにのみ備える。
【００１６】上記実施形態によると、上記外部端子に直
接接続されているチップにのみ高耐圧のトランジスタで
構成された回路を設ける。すなわち、上記高耐圧のトラ
ンジスタ回路を、配線やトランジスタ等を微細化技術の
進んだプロセスで作製する上記機能チップと切り離す。
そうすると、上記機能チップの配線やトランジスタ等の
微細化に伴って新たに高耐圧のトランジスタ回路を開発
する必要がないので、半導体装置の製造過程を簡略化で
きるとともに、製造コストを低減できる。
【００１７】１実施形態では、レベルシフト回路は、上
記外部端子に直接接続されたチップにのみ備える。
【００１８】上記実施形態によると、上記外部端子に直
接接続されたチップに、上記機能チップと授受する信号
の電圧をレベルシフトするレベルシフト回路を備えてい
る。したがって、作動電圧が低い機能チップと、作動電
圧が高い外部端子に直接接続されたチップとの間で信号
をやりとりすることができる。そうすると、上記機能チ
ップを低い電圧で作動できるので、半導体装置の消費電
力を低くすることができる。
【００１９】１実施形態では、レベルシフト回路は、上
記外部端子に直接接続されたチップ以外のチップ（機能
チップ）に備える。
【００２０】上記実施形態によると、上記機能チップ
に、上記外部端子に直接接続されたチップと授受する信
号の電圧をレベルシフトするレベルシフト回路を備えて
いる。したがって、高い作動電圧の外部端子に直接接続
されたチップと、低い作動電圧の機能チップとの間で信
号をやりとりすることができる。そうすると、上記機能
チップは低い電圧で作動できるので、半導体装置の消費
電力を低くすることができる。
【００２１】１実施形態では、レベルシフト回路は、上
記外部端子に直接接続されたチップおよび外部端子に直
接接続されていないチップ（機能チップ）に備える。
【００２２】上記実施形態によると、上記機能チップお
よび上記外部端子に直接接続されたチップの両方に、上
記両チップが授受する信号の電圧をレベルシフトするレ
ベルシフト回路を備えている。したがって、高い作動電
圧の外部端子に直接接続されたチップと、低い作動電圧
の機能チップとの間で信号をやりとりすることができ
る。そうすると、上記機能チップは低い電圧で作動でき
るので、半導体装置の消費電力を低くすることができ
る。
【００２３】１実施形態では、レベルシフト電圧は、上
記外部端子に直接接続されたチップと上記外部端子に直
接接続されていないチップ（機能チップ）とで異なる。
【００２４】上記実施形態によると、上記機能チップと
上記外部端子に直接接続されたチップとの両方にレベル
シフト回路を備え、上記２つのレベルシフト回路での信
号のレベルシフト量は夫々異なる。したがって、上記機
能チップの作動電圧と外部端子に直接接続されたチップ
の作動電圧とを、夫々自由度を持たせて設定することが
できる。
【００２５】１実施形態では、アナログ回路は、上記外
部端子に直接接続されたチップにのみ備える。
【００２６】上記実施形態によると、比較的開発期間が
長いアナログ回路を、上記外部端子に直接接続されたチ
ップに搭載する。そのため、最先端の微細化プロセスに
よって開発された機能チップに、すでに開発済みのアナ
ログ回路を搭載した外部端子に直接接続されたチップを
組み合わせることにより、容易に新しい半導体装置を構
成することができる。
【００２７】１実施形態では、DC−DCコンバータ回路
は、上記外部端子に直接接続されたチップにのみ備え
る。
【００２８】上記実施形態によると、半導体装置の外部
から供給される高い電源電圧を、上記外部端子に直接接
続されたチップに設けたDC−DCコンバータ回路によっ
て、低い電源電圧に変換して上記機能チップに供給す
る。そうすると、機能チップのための低い電源電圧を別
個に半導体装置の外部から供給する必要がない。したが
って、この半導体装置を用いるシステムの電源の設計を
簡易にできる。
【００２９】１実施形態では、上記外部端子に直接接続
されたチップは、別のチップと接続するためのパッドを
有し、そのパッドの少なくとも１つは細長い部分を有す
る。
【００３０】上記実施形態によると、上記外部端子に直
接接続されたチップが備えるパッドの少なくとも１つ
が、細長い部分を有する。この細長い部分を有するパッ
ドは、上記機能チップ上の任意のパッドからワイヤボン
ドできる。したがって、半導体装置を製造する際のボン
ディング工程の自由度が向上するとともに、上記機能チ
ップのパッドを設置する位置についても、自由度が向上
する。
【００３１】１実施形態では、上記外部端子に直接接続
されたチップは、別のチップと接続するためのパッドを
有し、そのパッドのうちの少なくとも１つは、例えば矩
形等のリング状に形成されている。
【００３２】上記実施形態によると、上記外部端子に直
接接続されたチップが備えるパッドの少なくとも１つ
が、リング状に形成されている。このリング状に形成さ
れたパッドは、上記機能チップ上の任意のパッドからワ
イヤボンドできる。したがって、ボンディング工程の自
由度が向上するとともに、機能チップのパッドを設置す
る位置についても、自由度が向上する。
【００３３】１実施形態では、上記外部端子に直接接続
されているチップ上のDC−DCコンバータが電源電圧を発
生して別のチップ（機能チップ）に電源電圧を供給する
一方、上記電源電圧を供給されたチップ（機能チップ）
が電源電圧を制御するための信号を、上記DC−DCコンバ
ータを備えたチップに送る。
【００３４】上記実施形態によると、上記外部端子に直
接接続されたチップにDC−DCコンバータ回路を設けて、
半導体装置の外部から供給される高い電源電圧を低い電
源電圧に変換して上記機能チップに供給する一方、上記
低電圧電源を供給される機能チップにおいてプロセスバ
ラツキ、環境温度等の変動による動作速度の違いを検出
し、これらを解消するようにDC−DCコンバータ回路での
変換電圧を制御する手段を有する。そうすると、半導体
装置の動作を安定させて、半導体装置の品質を向上する
ことができる。
【００３５】１実施形態では、上記外部端子に接続され
たチップの入出力インタフェース回路は、端子ごとに回
路変更が可能である。
【００３６】上記実施形態によると、上記外部端子に直
接接続されたチップの入出力回路は、半導体装置の外部
と接続する外部端子ごとに、信号の入出力仕様を合わせ
ることができる。そして、上記入出力回路が接続するパ
ッドから、機能チップの所定の機能を有する回路に接続
して、半導体装置に所望の機能を与えることが可能とな
る。したがって、外部端子に接続されたチップの汎用性
を拡大できる。
【００３７】１実施形態では、上記外部端子に直接接続
されたチップと外部端子に直接接続されていないチップ
（機能チップ）とを重ねて、上記両チップをワイヤボン
ドによって接続する。
【００３８】上記実施形態によると、上記外部端子に直
接接続されたチップと上記機能チップとを重ねて設置し
て、夫々互いにワイヤボンドで接続するので、半導体装
置の占有面積を小さくすることが可能である。
【００３９】１実施形態では、上記外部端子に直接接続
されたチップと上記外部端子に直接接続されていないチ
ップ（機能チップ）とを互いに回路面同士が接するよう
にして重ねて、信号の授受および電源の供給をするよう
にする。
【００４０】上記実施形態によると、上記外部端子に直
接接続されたチップの回路面と上記機能チップの回路面
とを相対して重ねるので、上記外部端子に直接接続され
たチップと機能チップとを接続するワイヤボンドが不必
要である。そのため、半導体装置の製造工程を簡略化で
きる。かつ、外部端子に直接接続されたチップと機能チ
ップとが、互いに接続面上の任意の位置において接続が
可能なので、パッドを機能チップの全面に配置すること
ができ、多ピン接続に対応可能となる。
【００４１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１示すように、この半導体装置１は、イン
タフェース基盤２とインタフェースチップ３と機能チッ
プ４とで構成されており、上記両チップ３，４の保護の
ためにインタフェース基盤２より上方が樹脂５で被われ
ている。上記インタフェース基盤２の外部端子６は、イ
ンタフェース基盤２に設けた導電部を介してインタフェ
ースチップ３にワイヤ７で電気的に接続されている。ま
た、インタフェースチップ３と機能チップ４とはワイヤ
８で電気的に接続されている。
【００４２】図２は上記インタフェースチップ３を示し
た平面図である。このインタフェースチップ３は、外部
端子と電気的に接続する複数のパッド３１と、上記パッ
ド３１に接続されている外部端子から侵入して静電気や
ラッチアップをひき起こすノイズ等から論理回路を守る
保護回路３２とを備える。また、このインタフェースチ
ップ３は、入出力を制御する入出力回路３３と、上記イ
ンタフェースチップ３の信号レベルと機能チップ４の信
号レベルとの整合をとるためのレベルシフト回路３４と
を備え、また、機能チップ４と接続して信号を伝えるた
めのパッド３５と、上記機能チップ４に電源およびＧＮ
Ｄを供給するためのパッド３６，３７とを備える。さら
に、このインタフェースチップ３は、機能チップ４に供
給する電源電圧を発生するためのDC−DCコンバータ３８
及びアナログ回路３９を備える。上記DC−DCコンバータ
３８のためにコイルや大容量コンデンサが必要な場合
は、上記コイル及び大容量コンデンサはインタフェース
基盤２に実装する。
【００４３】上記機能チップ４は、図３に示すように、
インタフェースチップ３と信号を授受するためのパッド
４１と、電源およびＧＮＤを接続するためのパッド４
２，４３と、論理回路４４と、デバイス性能評価回路４
５とを備える。
【００４４】上記インタフェースチップ３は、外部と
３．３〜５Ｖの振幅の電圧を有する信号をやりとりする
ので、上記３．３〜５Vの振幅の電圧に耐え得るように
ゲート絶縁膜厚が比較的厚い。また、インタフェースチ
ップ３は、インタフェース回路を構成するために２層メ
タル配線程度の細小加工寸法０．５〜１．０μm程度の
微細化プロセスによって形成されている。一方、上記機
能チップ４は５層メタル配線先端微細化プロセスで形成
されている。上記インタフェースチップ３の入出力回路
３３はパッド３１の信号ごとに入力専用、出力専用、入
出力共用に配線またはＰＬＤ（プログラマブルロジック
デバイス）等によって変更可能であり、入カレベル、シ
ュミットトリガ、プルアップ抵抗、プルダウン抵抗、出
力電流、トライステート出力、オープンドレイン、発振
回路、ノンコネクション等が、必要な入出力仕様に合わ
せて変更可能である。
【００４５】上記インタフェースチップ３の入出力回路
３３は次のような構成を有する。上記インタフェースチ
ップ３は、入出力信号と電源（ＶＣＣ，ＧＮＤ）用の１
００ピンの端子を備え、VCC=３．３Vである。上記１０
０ピンの外部端子を備えたインタフェースチップ３の入
出力回路（アナログ回路を含む）は、例えば、図１に示
した外部端子６の１番ピンに接続される入出力回路３３
は入力回路に、外部端子６の２番ピンに接続される入出
力回路３３は出力回路に、外部端子６の３番ピンに接続
される入出力回路３３は入出力回路に、外部端子６の４
番ピンに接続される入出力回路３３はシュミットトリガ
入力回路に、外部端子６の５番ピンにはアナログ回路等
に、外部端子６のピンごとに必要とされる入出力仕様に
合わせてある。一方、必要な機能を実現する論理回路だ
けを機能チップ４に作成し、この機能チップ４と上記イ
ンタフェースチップ３との間をワイヤーボンディングし
て、それぞれの信号や電源をワイヤー８を介して供給す
るようにしている。
【００４６】図２に示したインタフェースチップ３と、
図３に示した機能チップ４とを図１に示すようにスタッ
クして、樹脂５でモールドして半導体装置を構成してい
る。この半導体装置は次のように動作する。
【００４７】図１の外部端子６の１番ピンから入力され
た信号はインタフェース基盤２を介して１番ピンに対応
したワイヤ７によりインタフェースチップ３のパッド３
１−１に供給される。上記入力された信号の外来ノイズ
を保護回路３２−１で除去したのち入力回路に設定され
た入出力回路３３−１で波形整形される。入力回路３３
−１からの３．３Ｖ振幅の出力信号はレベルシフト回路
３４−１に入力され、例えば機能チップ４の動作電源電
圧（ＶＤＤ）が１Ｖとすると、１Ｖの振幅に変換されて
パッド３５−１に導出される。パッド３５−１はワイヤ
８により機能チップ４のパッド４１−１に接続されてい
る。また、別の入力信号は、外部端子６の５番ピンから
入力して、インタフェース基盤２、ワイヤ７、インタフ
ェースチップ３のパッド３１−５、保護回路３２−Ａを
経てアナログ回路３９としての例えばＡＤコンバータに
入力され、上記ADコンバータで１Ｖ振幅のデジタル信号
に変換された信号はパッド３５−５〜３５−１２に導か
れて、ワイヤ８により機能チップ４のパッド４１−５〜
４１−１２に接続される。また、例えば外部端子６の４
０番ピンから入力された電源電圧（ＶＣＣ）を基に、イ
ンタフェースチップ３に設けたDC−DCコンバータ３８に
より発生された電源（ＶＤＤ，ＧＮＤ）が電源パッド３
６，３７に導出されて、この電源パッド３６，３７は、
ワイヤ８によって機能チップ４のパッド４２，４３に接
続され、機能チップ４の電源ライン（ＶＤＤ，ＧＮＤ）
に供給される。ここで、パッド３６，３７は、機能チッ
プ４の任意の場所のパッド４２，４３にワイヤボンドで
きるように、矩形の枠状に形成されている。上記パッド
３６，３７の形状は、矩形の枠状に限らずリング状に形
成されていれば、どのような形状であってもよい。ま
た、信号用のパッドと同じ形状の複数のパッドに電源が
接続される形態でもよい。上記機能チップ４上のパッド
４１−１に伝達された入力信号は、論理回路４４で信号
処理されて、出力信号を得る。論理回路４４からの出力
信号は機能チップ４のパッド４１−２に導かれて、ワイ
ヤ８、インタフェースチップ３のパッド３５−２を介し
てレベルシフト回路３４−２に入力される。上記機能チ
ップ４からの１Ｖ振幅の出力信号は、インタフェースチ
ップ上のレベルシフト回路３４−２により３．３Ｖ振幅
にレベル変換されて、出力回路上に設定されている入出
力回路３３−２で、駆動力のある出力信号に変換されて
保護回路３２−２を経てパッド３１−２、ワイヤ７、イ
ンタフェース基盤２を介して外部端子６の２番ピンに導
出される。
【００４８】また、上記機能チップ４に備えられたデバ
イス性能評価回路４５は、例えば遅延回路の遅延時間が
所定の時間内に入っているか、または遅延量が小さすぎ
ないかを判定する回路で構成されている。上記遅延時間
が大きすぎる場合はインタフェースチップ３のDC−DCコ
ンバータ３８の出力電圧を少し高くなるように制御する
信号が、また、遅延時間が小さすぎる場合はインタフェ
ースチップ３のDC−DCコンバータ３８の出力電圧が少し
低くなるように制御する信号が、デバイス性能評価回路
４５から発せられる。上記各信号は、機能チップ側のパ
ッド４１−５０，４１−５１、ワイヤ８、インタフェー
スチップ３側のパッド３５−５０，３５−５１を介して
DC−DCコンバータ３８に送られて、機能チップ４上の電
源ＶＤＤが適切な電圧を供給するように制御される。
【００４９】図４はその他の実施の形態の半導体装置の
機能チップ５４を示す。この半導体装置は、インタフェ
ースチップは図１に示すものからレベルシフト回路を除
去したものであって、この機能チップ５４側にレベルシ
フト回路４６を備える。上記機能チップ４を０．５Ｖ程
度の低い電圧で動作させる場合、図示していないインタ
フェースチップの回路は０．５Ｖの電圧の信号での動作
は難しいため、機能チップ４側である程度にレベルシフ
トした信号をインタフェースチップに供給するようにし
たものである。このように機能チップ４にレベルシフト
回路４６を備えた場合、機能チップ４側で３．３Ｖ程度
にレベルシフトしてインタフェースチップ側ではレベル
シフトしない。また、機能チップ４とインタフェースチ
ップの両チップにレベルシフト回路４６を設け、機能チ
ップ４側で１〜２Ｖ程度にレベルシフトしてインタフェ
ースチップ側で３．３Ｖ〜５Ｖにまでレベルシフトする
ものでもよい。また、機能チップ４側で３Ｖ程度にレベ
ルシフトしてインタフェースチップ３側で２０Vにレベ
ルシフトする等、両チップに配置する回路の仕様および
機能等に対応して、多くのレベルシフトの形態を実現で
きる。
【００５０】図５は本発明の他の実施形態の半導体装置
の側面図を示した図である。この半導体装置は、リード
フレーム９にインタフェースチップ３と機能チップとを
実装している。
【００５１】図６は本発明の他の実施形態の半導体装置
の側面図であり、インタフェース基盤２に、インタフェ
ースチップ３と機能チップ４ａ，４ｂとを順次スタック
して実装している。上記チップ４ａ，４ｂは両方または
どちらかがメモリチップである。
【００５２】図７は本発明のさらに異なる実施形態の半
導体装置を示し、インタフェースチップ３と機能チップ
４とを回路面同士を互いに対向させて重ね合せ、上記イ
ンタフェースチップ３の回路と機能チップ４の回路とを
ハンダボール１０によって接続している。
【００５３】図８は本発明のさらに異なる実施形態の半
導体装置を示す図であり、インタフェースチップ３と機
能チップ４との間に、縦方向にのみ導通があり横方向に
は絶縁されている異方性導電材料１１をはさんで、上記
インタフェースチップ３の回路と機能チップ４の回路と
を接続している。
【００５４】図９は本発明のさらに異なる実施形態の半
導体装置を示し、基盤２に、インタフェースチップ３と
機能チップ４とを同一平面上に配置して接続した例であ
る。図９ａの半導体装置は上記チップ３，４と基盤およ
びチップ３，４同士をワイヤボンディングによって接続
している。図９ｂの半導体装置は上記チップ３，４と基
盤２とをハンダボールによって夫々接続して、両チップ
３，４は基盤２を介して互いに接続している。
【００５５】図１、図５、図６に示した実施形態では、
インタフェースチップ３の上に重ねた機能チップ４の下
面にはワイヤボンド用のパッドを配置できないが、図
７、図８に示した実施形態では、インタフェースチップ
３と機能チップ４とを接続するパッドを機能チップ４の
上下両面に配置することができ、多ピン接続に対応可能
である。また、図９ａ，図９ｂに示した実施形態は、イ
ンタフェース基盤２を介してインタフェースチップ３と
機能チップ４とを接続するので、さらに多ピン化の対応
が可能である。
【００５６】
【発明の効果】以上より明らかなように、本発明の半導
体装置は、少なくとも2個のチップを１パッケージにア
センブリした半導体装置において、少なくとも1個のチ
ップは外部端子に電気的に直接接続され、少なくとも１
個のチップは上記外部端子に電気的に直接接続されたチ
ップと電気的に接続されて外部端子に直接接続されてい
ないので、集積度や機能が異なる複数のチップを設定し
て組み合わせることによって、多くの用途に対応できる
汎用性の高い半導体装置を製造することができる。
【００５７】１実施形態による半導体装置は、外部と接
続するインタフェース回路を、上記外部端子に直接接続
されたチップにのみ備えてインタフェースチップを形成
する一方、上記インタフェースチップに接続して外部端
子に直接接続されていないチップを機能チップとして形
成するので、上記インタフェースチップと機能チップと
を異なる集積度で別個に形成して、所望の機能に応じて
上記２種類のチップを組み合わせて半導体装置を製造で
き、したがって、半導体装置の開発期間および開発コス
トを低減することが可能になる。また、上記機能チップ
にはインタフェース回路を組込まないので、機能チップ
を小型化してコストを低減でき、かつ、半導体装置を小
型化することができる。
【００５８】１実施形態による半導体装置は、静電気に
よる破壊や劣化を防止するための保護回路を、上記外部
端子に直接接続されたチップにのみ備えるので、配線や
トランジスタ等を微細化技術の進んだプロセスで作製す
る機能チップのみを新たに開発して、既存の保護回路を
備えた外部端子に直接接続されたチップと組み合わせる
ことによって、半導体装置の製造過程を簡略化できると
ともに、製造コストを低減できる。
【００５９】１実施形態による半導体装置は、ラッチア
ップによる破壊や劣化を防止するための保護回路を、上
記外部端子に直接接続されたチップにのみ備えるので、
配線やトランジスタ等を微細化技術の進んだプロセスで
作製する機能チップのみを新たに開発して、既存の保護
回路を備えた外部端子に直接接続されたチップと組み合
わせることによって、半導体装置の製造過程を簡略化で
きるとともに、製造コストを低減できる。
【００６０】１実施形態による半導体装置は、耐圧性の
高いトランジスタで構成された回路を、上記外部端子に
直接接続されたチップのみに備えるので、配線やトラン
ジスタ等を微細化技術の進んだプロセスで作製する機能
チップのみを新たに開発して、既存の耐圧性の高いトラ
ンジスタを備えた外部端子に直接接続されたチップと組
み合わせることによって、半導体装置の製造過程を簡略
化できるとともに、製造コストを低減できる。
【００６１】１実施形態による半導体装置は、レベルシ
フト回路を上記外部端子に直接接続されたチップにのみ
備えて、機能チップの低い作動電圧と、外部端子に直接
接続されたチップの高い作動電圧との間でレベルシフト
をするので、上記両チップの間で信号をやりとりするこ
とができる。また、上記機能チップを低い作動電圧で作
動することができるので、半導体装置の消費電力を低く
することができる。
【００６２】１実施形態による半導体装置は、レベルシ
フト回路を上記機能チップに備えるので、機能チップの
低い作動電圧と、外部端子に直接接続されたチップの高
い作動電圧との間でレベルシフトをするので、上記両チ
ップの間で信号をやりとりすることができる。また、上
記機能チップを低い作動電圧で作動することができるの
で、半導体装置の消費電力を低くすることができる。
【００６３】１実施形態による半導体装置は、レベルシ
フト回路を外部端子に直接接続されたチップと機能チッ
プとの両方のチップに備えるので、上記両チップにおい
て信号を互いに受け取れるレベルにレベルシフトして、
上記両チップの間で信号をやりとりすることができる。
また、上記機能チップを低い作動電圧で作動することが
できるので、半導体装置の消費電力を低くすることがで
きる。
【００６４】１実施形態による半導体装置は、レベルシ
フト電圧が上記外部端子に直接接続されたチップと上記
機能チップとで異なり、機能チップと外部端子に直接接
続されたチップとで夫々所定の値のレベルシフト量を設
定することができるため、上記機能チップと外部端子に
直接接続されたチップとの信号の授受方法を、自由度を
持たせて設定することができる。
【００６５】１実施形態による半導体装置は、アナログ
回路を上記外部端子に直接接続されたチップにのみ備え
るので、最先端の微細化プロセスで開発された機能チッ
プに、すでに開発済みのアナログ回路を搭載した既存の
外部端子に直接接続されたチップを組み合わせることに
より、容易に新しい半導体装置を構成することができ
る。
【００６６】１実施形態による半導体装置は、DC−DCコ
ンバータ回路を上記外部端子に直接接続されたチップに
のみ備え、上記半導体装置の外部から供給される高い電
源電圧を低い電源電圧に変換して機能チップに供給する
ので、この機能チップのための低い電源電圧を半導体装
置の外部から供給する必要がなく、半導体装置の電源の
回路を簡易にできる。
【００６７】１実施形態による半導体装置は、上記外部
端子に直接接続されたチップに、別のチップと接続する
ためのパッドを備え、そのパッドの少なくとも１つは細
長い部分を有するので、上記機能チップ上のパッドから
上記細長い部分を有するパッドの任意の位置にワイヤボ
ンドでき、ボンディング工程の自由度が向上するととも
に、機能チップのパッドを設置する位置を自由に設定す
ることができる。
【００６８】１実施形態による半導体装置は、上記外部
端子に直接接続されたチップに、別のチップと接続する
ためのパッドを有し、そのパッドのうちの少なくとも１
つはリング状に形成されているので、上記機能チップ上
のパッドから上記リング形状を有するパッドの任意の位
置にワイヤボンドでき、ボンディング工程の自由度が向
上するとともに機能チップのパッドを設置する位置を自
由に設定することができる。
【００６９】１実施形態による半導体装置は、上記外部
端子に直接接続されているチップ上のDC−DCコンバータ
が電源電圧を発生して別のチップに電源を供給する一
方、上記電源を供給されたチップが電源電圧を制御する
ための信号を、上記DC−DCコンバータを備えたチップに
供給するので、例えば、DC−DCコンバータによって低電
圧電源を供給される機能チップにおいてプロセスバラツ
キ、環境温度等の変動による動作速度の違いを検出し、
これらを解消するように上記DC−DCコンバータの発生電
圧を制御することができる。したがって、半導体装置の
動作を安定させて、半導体装置の品質を向上することが
できる。
【００７０】１実施形態による半導体装置は、上記外部
端子に接続されたチップの入出力インタフェース回路
を、端子ごとに回路変更が可能であるので、半導体装置
の外部と接続する外部端子ごとに、信号の入出力仕様を
合わせることができる。したがって、外部端子に接続さ
れたチップの汎用性を拡大することができる。
【００７１】１実施形態による半導体装置は、外部端子
に直接接続されたチップと機能チップとを重ねて設置し
て上記両チップをワイヤボンドによって接続するので、
半導体装置の占有面積を小さくすることができる。
【００７２】１実施形態による半導体装置は、外部端子
に直接接続されたチップと機能チップとを互いに回路面
同士が接するようにして重ねて、信号の授受および電源
の供給をするので、上記外部端子に直接接続されたチッ
プと機能チップとの間の接続にワイヤボンドが不要とな
り、そのため、半導体装置の製造工程を簡略化でき、か
つ、両チップが互いの接続面における任意の位置におい
て接続可能であるので、パッドを機能チップの全面に配
置することができて、多ピン接続に対応可能となる。
【図面の簡単な説明】
【図１】 本発明の１実施形態による半導体装置の断面
図である。
【図２】 本発明の１実施形態による半導体装置を構成
する外部端子に直接接続されたチップの平面図である。
【図３】 本発明の１実施形態による半導体装置を構成
する機能チップの平面図である。
【図４】 本発明の１実施形態による半導体装置を構成
する機能チップの平面図である。
【図５】 本発明の１実施形態による半導体装置におい
て、リードフレームに外部端子に直接接続されたチップ
と機能チップとを実装した状態を示す断面図である。
【図６】 本発明の１実施形態による半導体装置におい
て、インタフェース基盤に１個の外部端子に直接接続さ
れたチップと２個の機能チップとを実装した状態を示す
断面図である。
【図７】 本発明の１実施形態による半導体装置におい
て、外部端子に直接接続されたチップと機能チップとの
間をハンダボールによって接続した状態を示す断面図で
ある。
【図８】 本発明の１実施形態による半導体装置におい
て、外部端子に直接接続されたチップと機能チップとの
間を、縦方向のみ導通があり横方向には絶縁されている
材料によって接続した状態を示す断面図である。
【図９】 本発明の１実施形態による半導体装置におい
て、外部端子に直接接続されたチップと機能チップとを
インタフェース基盤上に設置して接続した状態を示す断
面図である。
【図１０】 従来の半導体装置を示す平面図である。
【図１１】 従来の半導体装置を示す平面図である。
【符号の説明】
１ 半導体装置 ２ インタフェース基盤 ３ インタフェースチップ ４ 機能チップ ５ 樹脂 ６ 外部端子 ７ ワイヤー ８ ワイヤー

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２個のチップを１パッケージ
    にアセンブリした半導体装置において、 少なくとも１個のチップは外部端子に電気的に直接接続
    され、少なくとも1個のチップは上記外部端子に電気的
    に直接接続されたチップと電気的に接続され、外部端子
    に直接接続されていないことを特徴とする半導体装置。
  2. 【請求項２】 請求項１の半導体装置において、外部と
    接続するインタフェース回路は、上記外部端子に直接接
    続されたチップにのみ備えたことを特徴とする半導体装
    置。
  3. 【請求項３】 請求項１または２の半導体装置におい
    て、静電気による破壊や劣化を防止するための保護回路
    は、上記外部端子に直接接続されたチップにのみ備えた
    ことを特徴とする半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれか1つの半導体
    装置において、ラッチアップによる破壊や劣化を防止す
    るための保護回路は、上記外部端子に直接接続されたチ
    ップにのみ備えたことを特徴とする半導体装置。
  5. 【請求項５】 請求項１乃至４のいずれか1つの半導体
    装置において、耐圧性の高いトランジスタで構成された
    回路は、上記外部端子に直接接続されたチップにのみ備
    えたことを特徴とする半導体装置。
  6. 【請求項６】 請求項１乃至５のいずれか1つの半導体
    装置において、レベルシフト回路は、上記外部端子に直
    接接続されたチップにのみ備えたことを特徴とする半導
    体装置。
  7. 【請求項７】 請求項１乃至５のいずれか1つの半導体
    装置において、レベルシフト回路は、上記外部端子に直
    接接続されたチップ以外のチップに備えたことを特徴と
    する半導体装置。
  8. 【請求項８】 請求項１乃至５のいずれか1つの半導体
    装置において、レベルシフト回路は、上記外部端子に直
    接接続されたチップおよび上記外部端子に直接接続され
    ていないチップに備えたことを特徴とする半導体装置。
  9. 【請求項９】 請求項１乃至８のいずれか１つの半導体
    装置において、レベルシフト電圧は、上記外部端子に直
    接接続されたチップと上記外部端子に直接接続されてい
    ないチップとで異なることを特徴とする半導体装置。
  10. 【請求項１０】 請求項１乃至９のいずれか１つの半導
    体装置において、アナログ回路は、上記外部端子に直接
    接続されたチップにのみ備えたことを特徴とする半導体
    装置。
  11. 【請求項１１】 請求項１乃至１０のいずれか１つの半
    導体装置において、DC−DCコンバータ回路は、上記外部
    端子に直接接続されたチップにのみ備えたことを特徴と
    する半導体装置。
  12. 【請求項１２】 請求項１乃至１１のいずれか１つの半
    導体装置において、上記外部端子に直接接続されたチッ
    プは、別のチップと接続するためのパッドを有し、その
    パッドの少なくとも１つは細長い部分を有することを特
    徴とする半導体装置。
  13. 【請求項１３】 請求項１乃至１２のいずれか１つの半
    導体装置において、上記外部端子に直接接続されたチッ
    プは、別のチップと接続するためのパッドを有し、その
    パッドのうちの少なくとも１つはリング状に形成されて
    いることを特徴とする半導体装置。
  14. 【請求項１４】 請求項１１の半導体装置において、上
    記外部端子に直接接続されているチップ上のDC−DCコン
    バーターが電源電圧を発生して別のチップに電源電圧を
    供給する一方、上記電源電圧を供給されたチップが電源
    電圧を制御するための信号を、上記DC−DCコンバータを
    備えたチップに送ることを特徴とする半導体装置。
  15. 【請求項１５】 請求項２乃至１４のいずれか１つの半
    導体装置において、上記外部端子に直接接続されたチッ
    プの入出力インタフェース回路は、端子ごとに回路変更
    が可能であることを特徴とする半導体装置。
  16. 【請求項１６】 請求項１乃至１５のいずれか１つの半
    導体装置において、上記外部端子に直接接続されたチッ
    プと外部端子に直接接続されていないチップとを重ね
    て、上記両チップをワイヤボンドによって接続したこと
    を特徴とする半導体装置。
  17. 【請求項１７】 請求項１乃至１５のいずれか１つの半
    導体装置において、上記外部端子に直接接続されたチッ
    プと上記外部端子に直接接続されていないチップとを互
    いに回路面同士が接するようにして重ねて、信号の授受
    および電源の供給をするようにしたことを特徴とする半
    導体装置。
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