JP2011023897A - 半導体集積装置 - Google Patents
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Abstract
【解決手段】データ信号DATAに所定の処理を施す第1内部回路11aと、送信元からリクエスト信号REQを受信すると、リクエスト信号REQが自己に対するリクエストであるか否かを判別し、自己に対するリクエストである場合に、送信元からデータ信号DATAを受信し、受信したデータ信号DATAを第1内部回路11aに出力し、自己に対するリクエストでない場合に、リクエスト信号REQを転送先に転送し、送信元からデータ信号DATAを受信し、受信したデータ信号DATAを転送先に転送する第2内部回路11bとを備えるとともに、互いにずらして積層された複数の半導体チップ11を具備し、複数の半導体チップ11のうち1の半導体チップにおいて、送信元が一側に積層された半導体チップであり、転送先が他側に積層された半導体チップである。
【選択図】図1
Description
特許文献1に開示された半導体装置は、クロック信号生成部で生成され、複数のクロックドライバを介して供給される少なくとも1つのクロック信号またはその反転クロック信号を用いて同期をとる複数の記憶素子を含むクロック同期型の半導体集積装置で、記憶素子を物理的レイアウトにおける近傍の記憶素子毎または論理的結合度の高い記憶素子毎に小ブロックに分割し、この少ブロック毎にバッファ回路を設けるとともに、バッファ回路の一部の前段に、クロック信号を供給するかしないかの制限を行うトランスミッションゲートを設けている。
本実施例は、半導体集積装置が浮遊ゲートを有するNAND型の不揮発性メモリチップが積層されたMCP(Multi Chip Package)タイプの不揮発性半導体記憶装置である場合の例である。
半導体装置10は外部回路(図示せず)、例えばメモリコントローラからライトアクセスする半導体チップを判別するためのリクスエスト信号REQおよびデータ信号DATAを受信し、要求を処理したことを示すアクノリッジ信号ACKを外部回路に送信する。
第2内部回路11b、12b、13b、14bはメモリセルアレイへのライトアクセス、リードアクセスを制御するための回路で、リクスエスト信号REQ、データ信号DATAおよびアクノリッジ信号ACKを外部回路との間および隣接する半導体チップ間で双方向にやり取りするための一対の信号端子である第1信号端子11c、12c、13c、14cと第2信号端子11d、12d、13d、14dとを備えている。
具体的には、最下層の半導体チップ11において、送信元が外部回路(図示せず)であり、転送先が上に積層された半導体チップ12である。半導体チップ12における送信元が下に積層された半導体チップ11であり、転送先が上に積層された半導体チップ13である。半導体チップ13における送信元が下に積層された半導体チップ12であり、転送先が上に積層された半導体チップ14である。最上層の半導体チップ14における送信元が下に積層された半導体チップ13である。
半導体チップ14はライトデータを受け取ると、ライトデータをメモリセルに書き込み、書き込みが終了したことを示すアクノリッジ信号を半導体チップ13に送信する。アクノリッジ信号は半導体チップ13、12、11によりホストに転送される。
半導体チップ14はリード要求を受け取ると、メモリセルからデータを読み出し、リードデータを半導体チップ13に送信する。リードデータは半導体チップ13、12、11によりホストに転送される。
また、半導体チップ11、12、13、14が同じ種類の半導体チップである場合について説明したが、異なる種類の半導体装置を積層することも可能である。
(付記1) 最下層の半導体チップにおける送信元または転送先が、外部回路である半導体集積装置。
11、12、13、14、41、42、43、44、51、61、62、63、64 半導体チップ
11a、12a、13a、14a、41a、42a、43a、44a、51a、61a、62a、63a、64a 第1内部回路
11b、12b、13b、14b、41b、42b、43b、44b、51b、61b、62b、63b、64b 第2内部回路
11c、12c、13c、14c、51c、61c、62c、63c、64c 第1信号端子
11d、12d、13d、14d、61d、62d、63d、64d 第2信号端子
61e 第3信号端子
61f 第4信号端子
15、18、19、20、46、47、4849、52、65、66、67、68、6970 信号配線
16 パッド
17 リード端子
21 外囲器
31a、31b、36a、36b バッファ
32a、32b 同期化回路
33a、33b シリアルパラレル変換回路
34 信号処理回路
35a、35b パラレルシリアル変換回路
41c〜44c 信号端子
REQ リクエスト信号
DATA データ信号
ACK アクノリッジ信号
C1、C2 容量
Claims (5)
- データ信号に所定の処理を施す第1内部回路と、
送信元からリクエスト信号を受信すると、前記リクエスト信号が自己に対するリクエストであるか否かを判別し、
自己に対するリクエストである場合に、前記送信元から前記データ信号を受信し、受信した前記データ信号を前記第1内部回路に出力し、
自己に対するリクエストでない場合に、前記リクエスト信号を転送先に転送し、前記送信元から前記データ信号を受信し、受信した前記データ信号を前記転送先に転送する第2内部回路と、
を備えるとともに、互いにずらして積層された複数の半導体チップを具備し、
前記複数の半導体チップのうち1の前記半導体チップにおいて、前記送信元が一側に積層された前記半導体チップであり、前記転送先が他側に積層された前記半導体チップであることを特徴とする半導体集積装置。 - 前記第2回路は、
前記リクエスト信号および前記データ信号に応じたシリアルデータ信号を受信し、前記シリアルデータ信号を内部クロック信号のタイミングに同期させる同期化回路と、
前記内部クロック信号のタイミングに同期した前記シリアルデータ信号をパラレルデータ信号に変換するシリアルパラレル変換回路と、
前記パラレルデータ信号に所定の処理を施す信号処理回路と、
前記パラレルデータ信号を前記シリアルデータ信号に変換し、外部に出力するパラレルシリアル変換回路と、
を具備する請求項1に記載の半導体集積装置。 - 前記信号処理回路は、
前記シリアルデータ信号が前記リクエスト信号の場合に、前記パラレルデータ信号をデコードしてリクエストされた前記半導体チップを判別し、
前記シリアルデータ信号が前記データ信号の場合に、前記判別結果に応じて前記パラレルデータ信号を前記第1内部回路または前記パラレルシリアル変換回路に出力する機能を有する処理回路であることを特徴とする請求項2に記載の半導体集積装置。 - 最下層の前記半導体チップの前記第2内部回路は、自己に対するリクエスト信号でない場合に、リクエストされた前記半導体チップが、最下層の前記半導体チップの上に積層された前記半導体チップに近いか、最上層の前記半導体チップに近いかを判定し、
最下層の前記半導体チップの上に積層された前記半導体チップに近い場合は、最下層の前記半導体チップの上に積層された前記半導体チップを前記転送先とし、
最上層の前記半導体チップに近い場合は、最上層の前記半導体チップを前記転送先とすることを特徴とする請求項1に記載の半導体集積装置。 - 最下層の前記半導体チップの前記第2内部回路は、自己に対するリクエスト信号でない場合に、リクエストされた前記半導体チップが、最下層の前記半導体チップの上に積層された前記半導体チップ、最上層の前記半導体チップ、および最下層の前記半導体チップと最上層の前記半導体チップとの中間に積層された前記半導体チップのいずれに近いかを判定し、
最下層の前記半導体チップの上に積層された前記半導体チップに近い場合は、最下層の前記半導体チップの上に積層された前記半導体チップを前記転送先とし、
最上層の前記半導体チップに近い場合は、最上層の前記半導体チップを前記転送先とし、
最下層の前記半導体チップと最上層の前記半導体チップとの中間に積層された前記半導体チップに近い場合は、最下層の前記半導体チップと最上層の前記半導体チップとの中間に積層された前記半導体チップを前記転送先とすることを特徴とする請求項1に記載の半導体集積装置。
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