TWI533318B - 半導體封裝 - Google Patents

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Description

半導體封裝 【對相關申請案之交叉參考】
本件申請案主張於2010年9月3日在韓國智慧財產局申請之韓國專利申請案第10-2010-0086580號之權利，其揭露內容以引用的方式全部併入本文中。
揭露之實施例之一或多個態樣是有關於半導體記憶體裝置(semiconductor memory device)，且更明確而言，是有關於一種用於有效率地控制半導體記憶體晶片之堆疊結構之半導體記憶體裝置。
隨著已不斷需要半導體記憶體裝置之高整合程度及高效能，半導體記憶體晶片之堆疊結構之重要性已增加。此外，歸因於此等半導體記憶體裝置之緊湊堆疊結構，較頻繁地出現與存取所述裝置相關聯的非吾人所樂見之干擾以及熱量。因此，存在有效率地控制半導體記憶體晶片之堆疊結構，以維持半導體記憶體晶片之高度整合組態，且減少與堆疊之半導體記憶體晶片相關聯之干擾以及過多熱量之需要。
所揭露之實施例之一或多個態樣提供用於有效率地控制半導體記憶體晶片之堆疊結構之半導體記憶體裝置，包含半導體封裝。
在一實施例中，一種半導體封裝包含封裝介面 (package interface)、半導體晶片堆疊(stack of semiconductor chip)、多個基板通孔堆疊(a plurality of stacks of through substrate vias)以及介面電路(interface circuit)。封裝介面至少包含第一對端子。每一基板通孔堆疊包含半導體晶片中之各別者的多個基板通孔，每一基板通孔電連接至緊鄰的半導體晶片之基板通孔。介面電路包含連接至第一對端子以接收提供第一資訊之差分信號的輸入端，且包含按單端信號格式將包含第一資訊之輸出信號提供至多個基板通孔堆疊中之至少一者的輸出端。
在另一實施例中，一種半導體封裝包含封裝介面、半導體晶片堆疊、多個基板通孔堆疊以及介面電路。封裝介面至少包含第一對端子。每一基板通孔堆疊包含半導體晶片中之各別者的多個基板通孔，每一基板通孔電連接至緊鄰的半導體晶片之基板通孔。介面電路包含連接至第一對端子以接收提供第一資訊之差分輸入信號的輸入端，且包含按差分信號格式將包含第一資訊之差分輸出信號提供至多個基板通孔堆疊中之至少一者的輸出端。
在另一實施例中，一種半導體封裝包含封裝介面、半導體晶片堆疊、多個基板通孔堆疊以及介面電路。封裝介面至少包含第一對端子。每一基板通孔堆疊包含半導體晶片中之各別者的多個基板通孔，每一基板通孔電連接至緊鄰的半導體晶片之基板通孔。介面電路包含連接至第一對端子以接收提供第一資訊之差分輸入信號的輸入端，且包含將包含第一資訊之輸出信號提供至多個基板通孔堆疊中 之至少一者的輸出端。介面電路經組態以將差分輸入信號解譯為多位準信號，且基於解譯之多位準信號提供輸出信號。
在另一實施例中，一種半導體封裝包含可連接至位址匯流排(address bus)之封裝端子、記憶體晶片堆疊、介面電路以及多個基板通孔堆疊。介面電路包含：位址緩衝器(address buffer)，其連接至封裝端子以接收外部位址；位址轉譯電路(address translation circuit)，其經連接以自位址緩衝器接收外部位址，且具有內部位址之輸出端；以及監視電路(monitoring circuit)，其經組態以監視對所述記憶體晶片堆疊之至少一記憶體位置的存取操作之量且提供對應的監視結果。每一基板通孔堆疊包含所述堆疊之記憶體晶片中的各別者之多個基板通孔，每一基板通孔電連接至緊鄰的記憶體晶片之基板通孔，每一基板通孔堆疊經連接以在位址轉譯電路之輸出端處接收內部位址。位址轉譯電路經組態以至少回應於監視電路之監視結果而將外部位址轉譯至內部位址。
在另一實施例中，一種半導體封裝包含封裝端子、記憶體晶片堆疊、介面電路以及多個基板通孔堆疊。所述介面電路包含：位址緩衝器，其連接至封裝端子以接收外部位址；以及位址轉譯電路，其經連接以自位址緩衝器接收外部位址，且具有輸出內部位址之輸出端。每一基板通孔堆疊包含記憶體晶片中的各別者之多個基板通孔，每一者電連接至緊鄰的記憶體晶片之基板通孔，多個基板通孔堆 疊中的每一堆疊經連接以在位址轉譯電路之輸出端處接收內部位址。所述介面電路進一步包含更新控制器(refresh controller)，所述更新控制器與封裝端子邏輯通信且經組態以接收外部更新控制信號，所述更新控制器可操作以輸出一系列內部更新控制信號，所述系列內部更新控制信號中的每一者可操作以起始所述記憶體晶片堆疊的不同部分之記憶體更新。
在另一實施例中，一種半導體封裝包含封裝介面、記憶體晶片堆疊、多個基板通孔堆疊以及介面電路。所述封裝介面包含封裝端子，所述封裝端子至少包含第一對端子。每一基板通孔堆疊包含記憶體晶片中之各別者的多個基板通孔，每一基板通孔電連接至緊鄰的記憶體晶片之基板通孔。所述介面電路包含：輸入端，其連接至第一對端子以接收提供第一資訊之差分信號，且包含按單端信號格式將包含第一資訊之輸出信號提供至多個基板通孔堆疊中之至少一者的輸出端；位址緩衝器，其連接至封裝端子中的多個端子以接收外部位址；位址轉譯電路，其經連接以自位址緩衝器接收外部位址，且具有內部位址之輸出端；監視電路，其經組態以監視對所述記憶體晶片堆疊之至少一記憶體位置的存取操作之量且提供對應的監視結果；以及更新控制器，其與封裝端子中的多個端子邏輯通信且經組態以接收外部更新控制信號，更新控制器可操作以輸出一系列內部更新控制信號，所述系列內部更新控制信號中的每一者可操作以起始所述記憶體晶片堆疊的不同部分之 記憶體更新。所述位址轉譯電路經組態以至少回應於監視電路之監視結果而將外部位址轉譯至內部位址。
在另一實施例中，揭露一種更新半導體封裝中的記憶體晶片堆疊之方法。所述方法包含接收單一外部更新命令，以及回應於所述單一外部更新命令而按依序次序更新所述記憶體晶片堆疊中的第一晶片以及第二晶片。
自結合隨附圖式之以下詳細描述，將更清晰地理解本文中論述之例示性實施例。
下文將參看隨附圖式詳細描述例示性實施例。相同參考數字貫穿圖式表示相同元件。然而，所揭露之實施例可按許多不同形式體現且不應被解釋為限於本文中闡明之實施例。
應理解，當元件或層被稱作“在另一元件或層上”、“連接至”、“耦合至”或“鄰近”另一元件或層時，其可直接在另一元件或層上、直接連接、耦合或鄰近另一元件或層，或可存在介入元件或層。相比之下，當元件被稱作“直接在另一元件或層上”、“直接連接至”、“直接耦合至”、“直接鄰近”另一元件或層或其類似者時，不存在介入元件或層。全篇中相同數字指代相同元件。如本文中所使用，術語“及/或”包含相關聯的列出項中之一或多者的任何以及所有組合。
應理解，雖然術語第一、第二、第三等可在本文中用以描述各種元件、組件、區域、層及/或區段，但此等元件、 組件、區域、層及/或區段不應受到此等術語之限制。此等術語僅用以將一元件、組件、區域、層或區段與另一元件、組件、區域、層或區段區分開。因此，在不脫離本發明概念之教示之情況下，以下論述之第一元件、組件、區域、層或區段可被稱為第二元件、組件、區域、層或區段。
為了易於描述，諸如“在......下方”、“在......下”、“下部”、“在......上”、“上部”以及其類似者之空間相對術語可在本文中用以描述如在圖中說明的一元件或特徵與另一(另外)元件或特徵之關係。應理解，此等空間相對術語意欲包含除了圖中描繪之定向之外的在使用或操作中的裝置之不同定向。舉例而言，若翻轉圖中之裝置，則描述為“在其他元件或特徵下”或“在其他元件或特徵下方”之元件將被定向於“在其他元件或特徵上”。因此，術語“在......下”可包含“在......上”以及“在......下”之兩個定向。可以其他方式定向裝置(旋轉90度或按其他定向)，且相應地解釋本文中使用之空間相對描述詞。
本文中使用之術語僅用於描述特定實施例之目的，且並不意欲限制本發明概念。如本文中使用，單數形式“一”以及“所述”意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語“包括”及/或“包含”當在此說明書中使用時指定所陳述特徵、整數、步驟、操作、元件及/或組件之存在，且並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
本文中參照為理想化之實施例(以及中間結構)之示 意性說明的橫截面或透視說明來描述實施例。因而，應預期到作為(例如)製造技術及/或容許度之結果的自說明之形狀之變化。因此，實施例不應被解釋為限於本文中說明的區域之特定形狀，而應包含(例如)自製造產生的形狀之偏離。舉例而言，說明為具有銳緣之邊緣或角落區域可具有稍微的圓或彎曲特徵。同樣，說明為圓形或球形之元件可在形狀上為橢圓形，或可具有某些筆直或扁平部分。因此，在圖中說明之區域在性質上為示意性的，且其形狀並不意欲說明裝置之區域或元件之實際形狀，且並不意欲限制所揭露之實施例之範疇。
除非另有定義，否則本文中使用之所有術語(包含技術以及科學術語)具有與由一般熟習本發明概念屬於之技術者通常所理解之相同的含義。應進一步理解，諸如在常用之辭典中定義之術語的術語應解釋為具有與其在相關技術之情況下的含義一致之含義，且不應按理想化或過於正式的意義來解釋，除非本文中有如此明確的定義。
圖1為根據例示性實施例的半導體記憶體裝置MD之方塊圖。參看圖1，半導體記憶體裝置MD包含半導體記憶體晶片MCs之堆疊結構。半導體記憶體晶片MCs中之每一者可為揮發性或非揮發性記憶體晶片。因而，半導體記憶體裝置MD可為包含多個堆疊之晶片之半導體封裝。半導體封裝亦可包含其上安置堆疊之晶片之封裝基板(圖中未示)。此外，半導體記憶體裝置MD可包含覆蓋堆疊之晶片之密封劑(圖中未示)。密封劑可由(例如)樹脂或 其他絕緣材料形成，以保護封裝基板之組件以及記憶體晶片免受外部環境影響。
在一實施例中，半導體記憶體晶片MCs中之每一者包含用於儲存資料DTA之儲存區域ARY。雖然圖1說明將半導體記憶體晶片MCs中之每一者之儲存區域ARY分成兩個部分，但本發明不限於此。半導體記憶體晶片MCs中之每一者可包含未分割儲存區域或分成兩個以上部分之儲存區域。
在圖1中，介面控制電路ICC控制信號SIG在外部電路(例如，記憶體控制器MCT)與半導體記憶體晶片MCs之間的交換。詳細而言，介面控制電路ICC控制信號SIG經由內部輸入/輸出(I/O)單元IIO被傳輸至半導體記憶體晶片MCs或經由內部I/O單元IIO自半導體記憶體晶片MCs輸出信號SIG，且控制信號SIG經由外部I/O單元EIO被傳輸至外部或經由外部I/O單元EIO自外部輸出信號SIG。
為了便於解釋，圖1使用箭頭說明內部I/O單元IIO以及外部I/O單元EIO，但內部I/O單元IIO可為傳導材料(例如，貫通電極(through electrode))，且外部I/O單元EIO可包含諸如資料匯流排(data bus)之電路。詳言之，貫通電極可為基板通孔(例如，穿過一或多個晶片或晶片之部分的傳導材料，諸如，晶片基板)。在晶片為矽晶片之實施例中，基板通孔可為矽通孔。如本文中使用，術語“基板通孔”可指穿過單一晶片之單一通孔，或可指彼此連接 且穿過晶片堆疊之一群通孔(亦即，垂直對準之基板通孔堆疊)。類似地，術語“貫通電極”可指穿過單一晶片之電極，或指穿過晶片堆疊之垂直對準之電極堆疊。
在一些情況下，各別基板通孔完全穿過晶片堆疊中之每一各別晶片。然而，在其他情況下，穿過一或多個各別晶片之一或多個基板通孔僅部分穿過晶片，且接著連接至晶片內之電路。所述電路電連接至基板通孔，且可電連接至連接至下一個緊鄰的晶片之基板通孔的焊墊或其他導電元件。又，某些基板通孔可在不電連接至晶片中之電路的情況下穿過某些晶片。
在一實施例中，堆疊之晶片垂直對準，且每一晶片具有相同的平面尺寸。因而，晶片之外邊緣亦可對準。此外，晶片可具有相同厚度，且可為相同的晶片。然而，所述晶片堆疊不需要包含具有相同尺寸之所有晶片，且所述晶片堆疊中之一些晶片可具有比其他者小的尺寸，或與其他者相比，可在側向方向上移位，使得晶片之外邊緣不對準。
外部I/O單元EIO可為連接至外部記憶體控制器MCT之系統資料匯流排。經由內部I/O單元IIO或外部I/O單元EIO傳輸之信號SIG可為包含位址Addr之位址信號、包含資料DTA之資料信號及/或包含用於操作半導體記憶體裝置MD之命令CMD之命令信號。
在一實施例中，作為半導體記憶體晶片MCs之堆疊結構、內部I/O單元IIO與外部I/O單元EIO間的介面執行之介面控制電路ICC包含於半導體記憶體裝置MD中， 且可呈各種形式，如以下將描述。
圖2A至圖2C說明根據例示性實施例的在圖1之半導體記憶體裝置MD中包含的介面控制電路ICC之結構。參看圖2A，在半導體記憶體裝置MD之一實施例中，介面控制電路ICC包含於半導體記憶體晶片中之一者中。來自半導體記憶體晶片中的包含介面控制電路ICC之半導體記憶體晶片可被稱作主記憶體晶片MAS。亦即，圖2A之半導體記憶體裝置之半導體記憶體晶片由包含介面控制電路ICC之主記憶體晶片MAS(其包含一或多個緩衝器以及儲存區域(圖中未示))以及不包含主記憶體晶片MAS且包含儲存區域(圖中未示)之多個從屬記憶體晶片SLAs組成。然而，介面控制電路ICC可為包含儲存區域或不包含任何儲存區域的被稱作介面控制晶片之晶片之部分，且介面控制電路亦可包含額外邏輯部分或可不包含邏輯部分。介面控制晶片可藉由使某些外部信號穿過緩衝器、邏輯電路或其他處理電路而將其自所述半導體記憶體晶片堆疊之內部電路去耦，但亦可在不去耦某些外部信號之情況下直接將彼等信號穿過至內部晶片(例如，某些功率信號)。
如上所述，內部I/O單元IIO可為用於將介面控制電路ICC電連接至從屬記憶體晶片SLAs之貫通電極(例如，基板通孔，或更特定言之，矽通孔)，標為“TSV”。內部I/O單元IIO之貫通電極TSV可經安置，用於分別接收位址Addr、資料DTA或命令CMD。在一實施例中，由於介面控制電路ICC包含於主記憶體晶片MAS中，因此將介 面控制電路ICC連接至主記憶體晶片MAS之內部I/O單元IIO可由內部電線(圖中未示)形成。參看圖2A，如將亦在其他圖式中展示，為了便於解釋，將半導體記憶體晶片說明為彼此分離地安置，以便說明用於將半導體記憶體晶片彼此電連接之貫通電極TSV。然而，實務上，在半導體記憶體裝置MD中，可按鄰近半導體記憶體晶片經由中間層彼此連接之方式安置半導體記憶體晶片。
舉例而言，參看圖2B以及圖2C，堆疊中之每一半導體記憶體晶片可包含基板(SUB)，且堆疊中之每一半導體記憶體晶片可與堆疊中之下一個半導體晶片由中間層(intermediate layer；IL)分開。中間層可包含(例如)將記憶體晶片與堆疊中之下一個鄰近記憶體晶片電分開之絕緣層(insulation layer；IL)、黏著材料或另一材料。
半導體記憶體裝置MD可包含貫通電極TSV，每一貫通電極經排列為基板通孔堆疊，堆疊中之每一基板通孔穿過各別晶片。舉例而言，如在圖2B以及圖2C中所示，個別基板通孔iTSV各自穿過堆疊中之各別晶片(亦即，iTSV1穿過SUB1，iTSV2穿過SUB2等)。可垂直對準個別基板通孔以形成彼此電連接之基板通孔之堆疊。舉例而言，在圖2B中描繪之實施例中，每一個別基板通孔(iTSV1、iTSV2、iTSV3)連接至各別傳導焊墊(PAD1、PAD2、PAD3)，各別傳導焊墊連接至傳導球或凸塊(BMP)，傳導球或凸塊連接至下一個鄰近的半導體晶片之個別基板通孔。每一焊墊PAD可安置於晶片之作用表面 處，且可連接至晶片中之電路。在圖2C中描繪之實施例中，每一晶片包含電連接至下一個鄰近晶片之基板通孔以形成基板通孔堆疊的基板通孔，基板通孔堆疊包括穿過晶片堆疊之單一連續基板通孔。因而，單一基板通孔穿過可安置於堆疊中之鄰近晶片之基板之間的任何中間層(例如，絕緣層、黏著層等)。在圖2C中展示之實施例中，每一晶片可包含包圍且電連接至單一基板通孔且安置於晶片之作用表面處的焊墊。焊墊可連接至晶片上之電路。然而，實施例不限於圖2B以及圖2C中描繪之實施例，且可使用包含堆疊之晶片(每一晶片包含各別通孔)的其他實施例。
雖然圖2A至圖2C中未展示，但當將半導體記憶體晶片彼此分離地安置時，其可由內插層(圖中未示)支撐。
在圖2A至圖2C中，若內部I/O單元IIO包含在具有高度整合半導體記憶體晶片之半導體記憶體裝置MD中的貫通電極TSV，則可能需要過多數目個貫通電極TSV用於高頻寬傳輸。在此情況下，可能會比所需者更多地增大晶片大小。
對於高頻寬傳輸，根據一實施例之半導體記憶體裝置MD可提供經最佳化用於半導體記憶體晶片之堆疊結構的介面。為此，在半導體記憶體裝置MD中，可按各種方式組合由內部I/O單元IIO使用之I/O類型以及由外部I/O單元EIO使用之I/O類型，如以下將詳細地描述。
圖3為根據例示性實施例的在圖1之介面控制電路ICC中包含的I/O介面單元IU之方塊圖。參看圖3，介面 控制電路ICC包含在用於根據第一I/O類型接收/傳輸信號之內部I/O單元IIO與用於根據第二I/O類型接收/傳輸信號之外部I/O單元EIO之間提供介面之I/O介面單元IU。I/O介面單元IU可基於在圖4之表中介紹的IIO之第一I/O類型與EIO之第二I/O類型的組合執行介面連接。
圖4為展示根據由內部I/O單元IIO以及外部I/O單元EIO使用的第一I/O類型與第二I/O類型之組合在半導體記憶體裝置MD中包含的貫通電極之數目之實例的表。
參看圖3以及圖4，在第一I/O類型中，根據由半導體記憶體裝置MD需要之頻寬判定待包含於(to be included in)內部I/O單元IIO中的貫通電極之數目。根據本發明概念之實施例的外部I/O單元EIO可根據包含差分I/O類型的各種I/O類型中之一者接收/傳輸信號。在一實施例中，假定根據差分I/O類型(且特定言之，×32差分I/O類型)操作外部I/O單元EIO，使得半導體記憶體裝置MD可達成高資料傳輸速率。若半導體記憶體裝置MD中之外部I/O單元EIO根據單端I/O類型傳輸以及接收信號，則根據下列條件中之一者判定需要的貫通電極之數目。若在一實施例中，第二I/O類型為單端I/O類型，則接腳(圖中未示)之數目應為當第二I/O類型為差分I/O類型時之兩倍高，使得半導體記憶體裝置MD可經由外部I/O單元EIO接收信號。
第一I/O類型可為圖4之表中介紹的各種I/O類型中之一者。舉例而言，第一I/O類型可為單端I/O類型，其 中經由內部I/O單元IIO傳輸信號。在此情況下，可假定對於200MHz核心循環時間，半導體記憶體裝置MD需要160GB/sec之頻寬。此假設亦適用於其他實施例。
若第一I/O類型為單端I/O類型且第二I/O類型為差分I/O類型，則半導體記憶體裝置MD需要按200Mbps之資料(傳輸)速率操作的6400個貫通電極(情況1)。亦即，若第一I/O類型為單端I/O類型，則需要的貫通電極之數目與貫通電極中之每一者的資料速率之乘積應滿足半導體記憶體裝置MD需要的頻寬。
在此情況下，需要的貫通電極之數目根據在甚至同一頻寬下的貫通電極之資料速率而變化。舉例而言，當半導體記憶體裝置MD的貫通電極之資料速率加倍(例如，400Mbps)時，需要3200個貫通電極用於半導體記憶體裝置MD以具有160GB/sec之頻寬(情況2)。可藉由改變經由貫通電極中之每一者傳輸/接收的資料(信號)之叢發長度來調整貫通電極中的每一者之資料速率。換言之，情況1與情況2之比較表明當資料之叢發長度加倍時，貫通電極之資料速率亦加倍。
因此，若將資料之叢發長度設定至“4”，則半導體記憶體裝置MD需要在相同條件下按800Mbps之資料速率操作的1600個貫通電極(情況3)。
因此，若第一I/O類型為單端I/O類型且第二I/O類型為差分I/O類型，則圖3之I/O介面單元IU可具有如圖5中所說明之結構。
參看圖5，I/O介面單元IU可包含：解串器(deserializer)DSER，其根據差分I/O類型而經由外部I/O單元EIO接收由X個位元(X表示等於或大於“2”之整數)組成之外部信號SIG1，且將外部信號SIG1轉換成並行信號(parallel signal)SIG2；以及驅動器TSVD，其將經由解串器DSER接收之並行信號SIG2遞送至貫通電極。如上所述，若根據差分I/O類型自外部I/O單元EIO接收之信號SIG1為32位元信號，亦即，若X為“32”，則並行信號SIG2為X×BL位元信號。
I/O介面單元IU可進一步包含：接收器TSVR，其根據單端I/O類型而經由內部I/O單元IIO接收內部信號SIG3；以及串聯器(serializer)SER，其將自接收器TSVR接收之內部信號SIG3轉換成串列信號(serial signal)SIG4，且經由外部I/O單元EIO傳輸串列信號SIG4。
返回參看圖4，將描述第一I/O類型為多位準I/O類型之情況。多位準信號為表示三個或三個以上位元狀態之信號且如此進行解譯(例如，一類型之多位準信號表示由四個不同電壓位準表示之四個狀態00、01、10以及11)，而單位準信號僅表示2個位元狀態(亦即，1或0)。當根據多位準I/O類型(且特定言之，4位準方法)經由內部I/O單元IIO傳輸以及接收信號時，半導體記憶體裝置MD需要按400Mbps之資料速率操作的3200個貫通電極(情況4)。亦即，若第一I/O類型為多位準I/O類型，則需要的貫通電極之數目與貫通電極中之每一者的資料速率之乘 積應滿足半導體記憶體裝置MD需要的頻寬。
然而，若在多位準I/O類型中將資料之叢發長度設定至“2”，則半導體記憶體裝置MD需要在相同條件下按800Mbps之資料速率操作的1600個貫通電極(情況5)。若將資料之叢發長度設定至“4”，則半導體記憶體裝置MD亦需要在相同條件下按800Mbps之資料速率操作的1600個貫通電極(情況6)。
最後，當根據差分I/O類型驅動內部I/O單元IIO時，半導體記憶體裝置MD需要按200Mbps之資料速率操作的12800個貫通電極(情況7)。亦即，若第一I/O類型為差分I/O類型，則需要的貫通電極之數目之兩倍與貫通電極中之每一者的資料速率之乘積應滿足半導體記憶體裝置MD需要的頻寬。
然而，若當根據差分I/O類型驅動內部I/O單元IIO時將資料之叢發長度設定至“2”，則半導體記憶體裝置MD需要按400Mbps之資料速率操作的6400個貫通電極(情況8)。類似地，若將資料之叢發長度設定至“4”，則半導體記憶體裝置MD需要在相同條件下按800Mbps之資料速率操作的3200個貫通電極(情況9)。
以上已描述分別由根據各種實施例的半導體記憶體裝置之內部I/O單元以及外部I/O單元使用的I/O類型之各種組合。如上所述，半導體記憶體裝置可基於需要的貫通電極之數目判定分別待由內部I/O單元以及外部I/O單元使用的I/O類型。又，半導體記憶體裝置可基於貫通電 極中之每一者之資料速率判定待由內部I/O單元以及外部I/O單元使用的I/O類型。然而，本發明概念不限於以上描述。此外，在一實施例中，介面控制電路可經組態使得在不同I/O類型之間僅轉換某些信號類型(諸如，資料信號)(例如，自差分至單端)，而在不同I/O類型之間不轉換其他信號類型(諸如，位址或控制信號或電力連接)。亦即，在一實施例中，僅資料信號由介面控制電路ICC在不同I/O類型之間轉換。
半導體記憶體裝置之I/O介面單元IU可執行針對各種I/O協定之介面連接，以便提供經最佳化用於按高頻寬操作的半導體記憶體晶片之堆疊結構的介面。
返回參看圖2A，半導體記憶體裝置MD的從屬記憶體晶片SLAs之數目不受限制。舉例而言，半導體記憶體裝置MD可包含三個從屬記憶體晶片SLA1至SLA3，其中經由在一個主記憶體晶片MAS中包含的介面控制電路ICC控制信號之傳輸以及接收，如在圖6A中所說明。或者，半導體記憶體裝置MD可包含七個從屬記憶體晶片SLA1至SLA7(如在圖6B中所說明)或十五個從屬記憶體晶片SLA1至SLA15(如在圖6C中所說明)。
主記憶體晶片MAS中包含的介面控制電路ICC可經由連接至從屬記憶體晶片SLAs的圖2A之貫通電極TSV與對應的從屬記憶體晶片SLAs交換信號。貫通電極TSV中之每一者可穿過所有從屬晶片，或在一些實施例中，貫通電極中之一些或無一者穿過所有從屬晶片，且一些或全 部僅穿過從屬晶片之一子集。
圖6A至圖6C說明半導體記憶體裝置包含一個主記憶體晶片之情況，但本發明概念不限於此。在其他實施例中，圖2A之半導體記憶體裝置MD可包含多個主記憶體晶片。圖7以及圖8說明半導體記憶體裝置MD包含多個主記憶體晶片之情況。
參看圖7，半導體記憶體裝置MD可包含兩個主記憶體晶片，例如，第一主記憶體晶片MAS1以及第二主記憶體晶片MAS2。第一主記憶體晶片MAS1可包含第一介面控制電路ICC1(其控制資料輸入至第一主記憶體晶片MAS1以及自第一主記憶體晶片MAS1輸出資料)以及第一至第三從屬記憶體晶片SLA1、SLA2以及SLA3。類似地，第二主記憶體晶片MAS2可包含第二介面控制電路ICC2(其控制資料輸入至第二主記憶體晶片MAS2以及自第二主記憶體晶片MAS2輸出資料)以及第四至第六從屬記憶體晶片SLA4、SLA5以及SLA6。
可將第二主記憶體晶片MAS2安置於來自從屬記憶體晶片SLA1至SLA3中的距第一主記憶體晶片MAS1最遠之第三從屬記憶體晶片SLA3上，其中資料之輸入以及輸出由第一介面控制電路ICC1控制。第二主記憶體晶片MAS2可經由傳輸貫通電極TRA連接至基板SUB(例如，封裝基板，圖7中未展示)上之第一主記憶體晶片MAS1，以便經由圖1之外部I/O單元EIO與圖1之外部電路MCT交換信號。
參看圖8，與圖7中不同，半導體記憶體裝置MD可包含(例如)四個主晶片MAS1至MAS4。又，與圖7中不同，四個從屬記憶體晶片SLA1至SLA4可分別對應於在圖8之主記憶體晶片MAS1至MAS4中包含的四個介面電路ICC1至ICC4。在半導體記憶體裝置MD中，主晶片MAS1至MAS4可個別地安裝於基板SUB上且經由線接合(wire bonding)WB而電連接。
當一個半導體記憶體裝置包含多個主記憶體晶片時，可將不同識別符分別指派至主記憶體晶片，使得僅指派所要的識別符之主記憶體晶片可在某一時間操作，藉此防止同時啟動主記憶體晶片。此控制可由圖1之記憶體控制器MCT執行。
已描述如在圖1中說明之介面控制電路ICC包含於來自半導體記憶體晶片之堆疊結構中的主記憶體晶片中之情況，但不限於此。
舉例而言，參看圖9，介面控制電路ICC可包含於與半導體記憶體晶片MCs之堆疊結構分開的介面晶片IC中。介面晶片IC可安裝於圖8之基板SUB上，且可經由多個貫通電極TSV與半導體記憶體晶片MCs交換信號。
待包含於圖9之半導體記憶體裝置MD中的半導體記憶體晶片之數目亦不受限制。舉例而言，半導體記憶體裝置MD可包含如圖10A中說明之四個半導體記憶體晶片MC1至MC4，可包含如圖10B中說明之八個半導體記憶體晶片MC1至MC8，可包含如圖10C中說明之十六個半 導體記憶體晶片MC1至MC16，或可包含其他數目個半導體記憶體晶片。
圖9說明半導體記憶體裝置MD包含一個介面晶片IC之情況，但本發明概念不限於此，且半導體記憶體裝置MD可包含多個介面晶片IC。圖11說明包含(例如)兩個介面晶片IC1以及IC2之半導體記憶體裝置MD。
參看圖11，可將第二介面晶片IC2安置於半導體記憶體晶片MC2上，其中信號之輸入以及輸出由第一介面晶片IC1控制。在此情況下，第二介面晶片IC2可經由傳輸貫通電極TRA連接至基板(圖中未示)上之第一介面晶片IC1，以便經由外部I/O單元EIO與外部電路交換信號。
返回參看圖9，就大小而言，圖9中展示之介面晶片IC與半導體記憶體晶片MCs相同，但可比半導體記憶體晶片MCs小，如在圖12中所說明。舉例而言，在一實施例中，介面晶片IC可不包含在半導體記憶體晶片MCs中包含的圖1之儲存區域ARY。然而，即使介面晶片IC可比半導體記憶體晶片MCs小，亦可將半導體記憶體晶片MCs穩定地安置於介面晶片IC上。
為此，參看圖13，在半導體記憶體裝置MD中，在基板SUB與最接近介面晶片IC之第一半導體記憶體晶片MC1之間可存在填料FL。填料FL可為有機材料(諸如，聚合物)，且可位於與介面晶片IC相同的層位處且鄰近介面晶片IC之側表面。在一實施例中，填料FL在介面晶片IC之所有側上將其包圍。填料亦可充當散熱器，且可包含 (例如)一或多個焊球或金屬柱以輔助耗散來自半導體記憶體裝置MD之熱量。
圖14說明根據例示性實施例的圖1之介面控制電路ICC包含於緩衝器晶片BC中之情況。參看圖14，在根據一實施例之半導體記憶體裝置MD中，介面控制電路ICC可包含於緩衝器晶片BC中，緩衝器晶片BC與半導體記憶體晶片MCs之堆疊結構分開安置且緩衝經由內部I/O單元IIO或外部I/O單元EIO傳輸或接收之資料。圖14之半導體記憶體裝置MD可具有如在圖9至圖13中之一者中說明的結構。
圖2A至圖2C至圖14中說明之介面控制電路可控制分別根據第一I/O類型以及第二I/O類型傳輸或接收信號之內部I/O單元與外部I/O單元之間的介面連接，但不限於以上描述。
根據一實施例的半導體記憶體裝置之介面控制電路可具有用於防止由過度存取造成的來自半導體記憶體晶片之堆疊結構中的半導體記憶體晶片之效能降級或用於防止耦合現象或錯誤發生於半導體記憶體晶片之堆疊結構之間的結構以及功能，如將在以下詳細地描述。
圖15為根據一例示性實施例的在圖1之介面控制電路ICC中包含的位址擾亂器AS之方塊圖。
若半導體記憶體裝置MD包含如在圖1中說明的半導體記憶體晶片MCs之堆疊結構，且比存取其他半導體記憶體晶片MCs或區域更頻繁地存取特定半導體記憶體晶片 MCs或半導體晶片之區域(亦即，組、區塊或特定字線或字線群組)，則歸因於過熱或過度使用，僅特定半導體記憶體晶片或區域之效能可能降級。因而，半導體記憶體晶片MCs之全部或一部分之效能的降級可降低半導體記憶體裝置MD之可靠性。為了防止此問題，根據一實施例之半導體記憶體裝置MD可包含位址擾亂器AS，所述位址擾亂器AS監視指示待存取(to be accessed)之半導體記憶體晶片的晶片位址MCaddr，擾亂半導體記憶體晶片之晶片位址MCaddr(例如，將晶片位址轉譯至不同晶片位址)，且輸出另一半導體記憶體晶片之晶片位址MCaddr(當比存取其他半導體記憶體晶片更頻繁地存取所述半導體記憶體晶片時)。位址擾亂器AS不限於改變晶片位址，且除了擾亂晶片堆疊中之不同晶片之位址(亦即，晶片位址)之外，半導體記憶體裝置MD亦可擾亂晶片之部分(諸如，晶片內之個別組)之位址。
在一實施例中，可假定半導體記憶體晶片MCs之堆疊結構具有具相同大小以及結構之儲存區域。亦即，若改變了晶片位址，則可存取對應於待存取之位址的另一記憶體晶片之相同儲存區域。
圖16說明根據例示性實施例的包含圖15之位址擾亂器AS的半導體記憶體裝置MD。參看圖16，圖15之位址擾亂器AS可包含在如在圖3中說明之主記憶體晶片MAS中包含之介面控制電路ICC。參看圖16，將具有不同值之晶片位址MCaddr分別指派至多個半導體記憶體晶片。舉 例而言，主記憶體晶片MAS之晶片位址MCaddr可為“1”，且第一從屬記憶體晶片SLA1之晶片位址MCaddr可為“2”。
位址擾亂器AS可回應於控制信號XCON而擾亂具有指派至多個半導體記憶體晶片之不同值的晶片位址MCaddr且輸出改變之晶片位址MCaddr'。在一實施例中，控制器可追蹤不同晶片中之可用記憶體空間，且若控制器判定第一晶片之一區域(例如，組、區塊或字線)正被過度使用且第二晶片之相同區域可利用(亦即，不具有儲存於其中之資料)，則控制器可將晶片位址MCaddr擾亂成改變之晶片位址MCaddr'，且可將第一晶片之區域中的資料寫入至第二晶片上之相同區域，使得在隨後存取期間，存取第二晶片，而非第一晶片，從而減少對第一晶片之過度使用區域之使用。雖然按改變晶片位址描述以上之位址改變，但亦可改變其他位址，諸如，不同晶片間或同一晶片內之記憶體組位址。
在另一實施例中，替代追蹤可用記憶體空間，當判定第一晶片之區域經過度使用時，即使第二晶片之相同區域具有儲存於其中之資料，仍可將所述晶片中之一者之第三區域或第三晶片用作臨時儲存器(亦即，緩衝器)，使得可將儲存於第二晶片中之資料儲存於緩衝器中，且接著可將來自第一晶片之資料移動至第二晶片，可將緩衝器中之資料移動至第一晶片，且接著晶片位址MCaddr可經擾亂以輸出改變之晶片位址MCaddr'，因此當隨後存取記憶體 時，調換彼等兩個記憶體區域。
雖未在圖16以及其他圖式中說明，但介面控制電路ICC可將自位址擾亂器AS接收之晶片位址MCaddr'傳輸至來自多個貫通電極TSV中之晶片選擇貫通電極CST。然而，可經由諸如主記憶體晶片MAS中之內部電線(圖中未示)之其他方式將晶片位址MCaddr'傳輸至包含介面控制電路ICC之主記憶體晶片MAS。圖16說明晶片選擇貫通電極CST為來自多個貫通電極中之最左邊的貫通電極，但不限於此。
圖16說明僅一個穿過所述晶片堆疊之晶片選擇貫通電極CST包含於半導體記憶體裝置MD中，但穿過所述晶片堆疊的晶片選擇貫通電極CST之數目不受限制，且可根據晶片位址MCaddr的位元之數目加以判定。
根據一例示性實施例的位址擾亂器AS可擾亂呈各種形式中之一者的晶片位址，如以下將參看圖17A至圖17B以及圖18描述。
圖17A以及圖17B說明根據某些實施例的可由圖15之位址擾亂器AS使用之擾亂方法。參看圖17A，若位址擾亂器AS不執行擾亂，則位址擾亂器AS輸出具有與輸入至其處之晶片位址MCaddr相同的值之晶片位址MCaddr'。舉例而言，若第一記憶體晶片之晶片位址MCaddr為“1”，則自位址擾亂器AS輸出的第一記憶體晶片之晶片位址MCaddr'亦為“1”。
參看圖17B，位址擾亂器AS可回應於控制信號XCON 而擾亂晶片位址MCaddr且輸出另一晶片位址MCaddr'，如藉由點線所指示。舉例而言，位址擾亂器AS可擾亂第四記憶體晶片之晶片位址MCaddr(‘4’)且輸出第三記憶體晶片之晶片位址MCaddr(‘3’)，且可擾亂第三記憶體晶片之晶片位址MCaddr(‘3’)且輸出第四記憶體晶片之晶片位址MCaddr(‘4’)。又，位址擾亂器AS可擾亂第n-1個記憶體晶片之晶片位址MCaddr(‘n-1’)且輸出第n個記憶體晶片之晶片位址MCaddr(‘n’)，且可擾亂第n個記憶體晶片之晶片位址MCaddr(‘n’)且輸出第n-1個記憶體晶片之晶片位址MCaddr(‘n-1’)。
亦即，在一實施例中，位址擾亂器AS可回應於控制信號XCON而在偶數編號的晶片位址與奇數編號的晶片位址之間擾亂，但不限於此。
圖18說明根據另一實施例的可由圖15之位址擾亂器AS使用之擾亂方法。參看圖18，位址擾亂器AS可擾亂第四記憶體晶片之晶片位址MCaddr(‘4’)且輸出第二記憶體晶片之晶片位址MCaddr(‘2’)，且擾亂第二記憶體晶片之晶片位址MCaddr(‘2’)且輸出第四記憶體晶片之晶片位址MCaddr(‘4’)，如藉由點線所指示。此外，根據其他實施例之位址擾亂器可根據其他各種方法中之一者執行擾亂。舉例而言，擾亂可能不僅僅改變兩個輸入晶片位址MCaddr，使得彼此調換其各別輸出晶片位址MCaddr'。實情為，可按不同方式擾亂三個或三個以上輸入位址以導致三個或三個以上不同輸出位址。
在以上描述之實施例中，根據控制信號XCON執行位址擾亂器之擾亂。在一實施例中，可使用在介面控制電路ICC中包含之計數器CT產生用於控制位址擾亂器AS之控制信號XCON，如在圖19以及圖20中所說明。
參看圖19，當在半導體記憶體裝置MD外之記憶體控制器MCT將位址Addr傳輸至半導體記憶體裝置MD時，記憶體控制器MCT可將計數命令CMD_CU傳輸至介面控制電路ICC中之計數器CT。亦即，記憶體控制器MCT可監視待傳輸(to be transmitted)之一或多個晶片位址。當對於特定位址將計數命令CMD_CU輸入至計數器CT預定次數或更多次數時，計數器CT可產生控制信號XCON且將其傳輸至位址擾亂器AS。控制信號XCON可指示位址擾亂器AS擾亂具有不同位址之此位址(例如，其可執行與另一晶片(諸如，在具有計數器CT之低計數的位址處之晶片)之位址調換)。
否則，參看圖20，可將位址Addr直接輸入至在介面控制電路ICC中包含之計數器CT。因而，計數器CT可監視位址Addr以及其他位址，且當將位址Addr輸入至計數器CT預定次數或更多次數時，產生控制信號XCON且將控制信號XCON傳輸至位址擾亂器AS。
以上結合圖19以及圖20描述之計數可根據不同類型之處理程序對位址進行計數。詳言之，在一實施例中，計數可基於通常導致由半導體記憶體裝置產生的增加之熱量之記憶體存取。舉例而言，ICC可使計數之數目基於記憶 體晶片堆疊中的記憶體晶片之記憶體位置之存取頻率(亦即，每單位時間之計數)。或者，ICC可使計數之數目基於至至少一記憶體位置之依序寫入或對至少一記憶體位置之存取之數目(例如，在連續重複發生同一位置之寫入/存取之情況下)。可使用其他類型之計數。此外，可基於特定半導體記憶體晶片或特定半導體記憶體晶片之特定組的累積之存取產生計數。
在一實施例中，控制信號XCON可包含關於擾亂方法之資訊，連同指示是否待執行(to be performed)擾亂之資訊。舉例而言，控制信號XCON可指示圖17B中說明之擾亂方法或是圖18中說明之擾亂方法可用以執行擾亂。
在一實施例中，圖19以及圖20中說明之計數器CT可包含儲存區域STR(例如，反熔絲、電熔絲或非揮發性記憶體裝置)，且將不同位址之計數結果儲存於其中，使得甚至當在根據一實施例之半導體記憶體裝置中發生電力切斷時，仍可保留計數結果。又，在一實施例中，用以重新導引至已變得有缺陷之位址的寫入/存取之現有電路可用以基於以上描述的計數以及控制信號XCON實施擾亂。
返回參看圖15，已描述位址擾亂器AS接收晶片位址。此外，包含位址擾亂器AS之介面控制電路ICC可進一步包含用於解碼經由圖1之外部I/O單元EIO接收之外部位址Addr的解碼器DE，如在圖21中所說明。參看圖21，記憶體位址Addr可包含(例如)作為外部晶片位址位元MCaddr之一或多個預定位元(例如，在具有位元[m：0] 之位址中，最高有效位元[m：m-i]可包括外部晶片位址位元MCaddr)，以及作為內部位址Addr'[m-i-1：0](m表示自然數，且i表示等於或小於m之自然數)之剩餘位元。ICC可提取外部晶片位址位元[m：m-i]，且將彼等位元傳輸至擾亂器AS。擾亂器AS可接著根據以上描述之實施例擾亂外部晶片位址位元，且輸出經擾亂之晶片位址MCaddr'。此位址可輸入至解碼器DE內以選擇晶片進行存取。此外，可使內部位址位元Addr'在不被擾亂之情況下穿過ICC。經解碼之晶片位址位元以及內部位址位元可接著被發送至記憶體晶片，且用以存取晶片。雖然以上描述了晶片位址，但可替代地使用諸如組位址或晶片位址與組位址之組合的其他位址。
圖22A以及圖22B說明根據某些實施例的可在圖19中說明之位址Addr中包含的晶片位址MCaddr之實例。參看圖22A，可藉由位址Addr之兩個最高有效位元來表達四個半導體記憶體晶片MCs之堆疊結構中之每一者的晶片位址MCaddr。舉例而言，第一記憶體晶片MC1之晶片位址MCaddr1可為“00”，其為位址Addr之兩個最高有效位元Addr[m：m-1]，且第二記憶體晶片MC2之晶片位址MCaddr2可為“01”，其為位址Addr之兩個最高有效位元Addr[m：m-1]。類似地，第三記憶體晶片MC3之晶片位址MCaddr3可為“10”，其為位址Addr之兩個最高有效位元Addr[m：m-1]，且第四記憶體晶片MC4之晶片位址MCaddr4可為“11”，其為位址Addr之兩個最高有效位 元Addr[m：m-1]。
參看圖22B，可藉由位址Addr之三個最高有效位元來表達八個半導體記憶體晶片MCs之堆疊結構中之每一者的晶片位址MCaddr。舉例而言，第一記憶體晶片MC1之晶片位址MCaddr1可為“000”，其為位址Addr之三個最高有效位元Addr[m：m-2]，且第二記憶體晶片MC2之晶片位址MCaddr2可為“001”，其為位址Addr之三個最高有效位元Addr[m：m-2]。類似地，第三記憶體晶片MC3之晶片位址MCaddr3可為“010”，其為位址Addr之三個最高有效位元Addr[m：m-2]，且第四記憶體晶片MC4之晶片位址MCaddr4可為“011”，其為位址Addr之三個最高有效位元Addr[m：m-2]。類似地，第五記憶體晶片MC5之晶片位址MCaddr5、第六記憶體晶片MC6之晶片位址MCaddr6、第七記憶體晶片MC7之晶片位址MCaddr7以及第八記憶體晶片MC8之晶片位址MCaddr8可為分別為位址Addr之三個最高有效位元Addr[m：m-2]之“100”、“101”、“110”以及“111”。
圖23以及圖24說明根據例示性實施例的包含圖15之位址擾亂器AS之半導體記憶體裝置MD。參看圖23，位址擾亂器AS可包含在如在圖9中所說明之介面晶片IC中包含之介面控制電路ICC。參看圖24，位址擾亂器AS可包含在如在圖14中說明之緩衝器晶片BC中包含之介面控制電路ICC。
圖23之介面晶片IC以及圖24之緩衝器晶片BC中包 含的位址擾亂器AS皆可具有與主記憶體晶片MAS中包含之位址擾亂器AS相同的結構以及功能。然而，若與在主記憶體晶片MAS中不同地將位址擾亂器AS包含於介面晶片IC或緩衝器晶片BC中，則可將所有半導體記憶體晶片之晶片位址MCaddr傳輸至穿過晶片堆疊之晶片選擇貫通電極CST。
如上所述，根據例示性實施例之半導體記憶體裝置可藉由擾亂半導體記憶體晶片之晶片位址來防止當過度存取來自半導體記憶體晶片之堆疊結構中的半導體記憶體晶片時造成之錯誤發生於其中。此外，半導體記憶體裝置可藉由擾亂組之組位址來防止來自半導體記憶體晶片之堆疊結構之組中的組受到過度存取，如以下將參看圖25A至25B或其他圖式所描述。
圖25A以及圖25B說明根據某些例示性實施例的圖1之半導體記憶體裝置MD之實例，其中半導體記憶體晶片中之每一者包含多個組。參看圖25A，半導體記憶體晶片MC1、MC2、MC3......至MCn之堆疊結構中的每一者包含兩個組。舉例而言，第一記憶體晶片MC1可包含第一組BK1以及第二組BK2，且第二記憶體晶片MC2可包含第三組BK3以及第四組BK4，但本發明概念不限於此。根據一實施例之半導體記憶體裝置對於半導體記憶體晶片中之每一者可包含四個或四個以上組，如在圖25B中所說明。
圖26為根據另一例示性實施例的在圖25A或圖25B之半導體記憶體裝置MD中包含的位址擾亂器AS之方塊 圖。參看圖25A至25B以及圖26，位址擾亂器AS可對晶片位址MCaddr及/或組位址BAaddr執行擾亂。換言之，位址擾亂器AS可如上所述對組位址BAaddr執行擾亂，以便防止當過度存取組時造成的來自多個組中的組之效能降級。
舉例而言，當不需要擾亂時，位址擾亂器AS可執行如在圖27A中所說明之操作，且當需要擾亂時，可如在圖27B中所說明回應於控制信號XCON而執行擾亂。亦即，位址擾亂器AS可擾亂第三組之組位址BAaddr(‘3’)且輸出第二組之組位址BAaddr'(‘2’)，且可擾亂第二組之組位址BAaddr'(‘2’)且輸出第三組之組位址BAaddr(‘3’)。
當根據一實施例之位址擾亂器對晶片位址MCaddr及/或組位址BAaddr執行擾亂時(如在圖27A中所說明)，則可將晶片位址MCaddr及/或組位址BAaddr輸入至圖26之位址擾亂器AS，如在圖28中所說明。
根據另一例示性實施例之位址擾亂器可擾亂第一儲存區域A之位址，且輸出來自半導體記憶體晶片之堆疊結構之儲存區域中的另一儲存區域B之位址，如在圖29A或圖29B中所說明。在此情況下，第一儲存區域A以及第二儲存區域B可位於不同半導體記憶體晶片中(見圖29A)，或可位於相同的半導體記憶體晶片中(見圖29B)。儲存區域可為字線、字線群組、區塊等。
圖30為根據一實施例的分別在如圖7或圖10A至10C 中說明之多個介面控制電路中包含的例示性位址擾亂器之方塊圖。參看圖30，位址擾亂器AS1以及AS2可分別包含於多個介面控制電路ICC1以及ICC2中。參看圖30，當自外部將位址Addr輸入至第一位址擾亂器AS1時，第一位址擾亂器AS1可擾亂半導體記憶體裝置之位址，所述半導體記憶體裝置之介面連接由第一介面控制電路ICC1控制。類似地，當自外部將位址Addr輸入至第二位址擾亂器AS2時，第二位址擾亂器AS2可擾亂半導體記憶體裝置之位址，所述半導體記憶體裝置之介面連接由第二介面控制電路ICC2控制。
如上所述，根據某些實施例之位址擾亂器可藉由擾亂所接收之位址來防止來自半導體記憶體晶片、組或儲存區域之堆疊結構中的特定半導體記憶體晶片、組或儲存區域受到過度存取。然而，本文中描述之位址轉譯亦可用於不包含晶片堆疊或不包含基板通孔之系統中。舉例而言，以上描述之位址轉譯可用於包含經由線接合或經由安置於板或基板上但不處於堆疊組態中之多個晶片連接之晶片堆疊的半導體裝置中。此外，位址轉譯可發生於單一晶片內、不同記憶體組或單一晶片內之不同記憶體區域之間。然而，轉譯方法特別適用於堆疊晶片封裝以避免特定晶片或特定組或區域之過度使用致使整個封裝有缺陷或不可操作。
圖31為根據例示性實施例的在圖1之介面控制電路ICC中包含的更新控制器RC之方塊圖。在一實施例中， 圖1之半導體記憶體晶片MCs之堆疊結構可為動態隨機存取記憶體(DRAM)。在此情況下，需要週期性地更新半導體記憶體晶片。然而，當同時更新半導體記憶體晶片MCs之堆疊結構時，可能發生雜訊。為了減少雜訊，在一實施例中，介面控制電路ICC包含回應於更新命令(refresh command)CMD_Refr而在不同時間更新半導體記憶體晶片MCs之堆疊結構的更新控制器RC。
參看圖32，若將更新命令CMD_Refr輸入至圖31之更新控制器RC，則在一實施例中，更新控制器RC可產生由依序產生之脈衝信號組成的更新信號(refresh signal)XRefr以及晶片選擇信號CSEL，晶片選擇信號CSEL在更新信號XRefr之對應脈衝信號之脈衝持續時間Tref1、Tref2、......或Tref2i+1內(亦即，在自對應脈衝信號之上升邊緣至隨後脈衝信號之上升邊緣的時間週期內)啟動半導體記憶體晶片MCa、MCb、......或MCc。此處，a、b以及c表示自然數，每一者小於或等於半導體記憶體晶片之堆疊結構之數目。
現將參看隨附圖式更詳細地描述根據各種實施例之例示性更新控制器。
參看圖33，根據一實施例之半導體記憶體裝置MD可包含一個具有介面控制電路ICC之主記憶體晶片MAS以及三個從屬記憶體晶片SLA1至SLA3。如上所述，當將更新命令CMD_Refr輸入至根據一實施例的在圖33中說明之更新控制器RC時，更新控制器RC可產生由依序產生 之脈衝信號組成的更新信號XRefr，以及晶片選擇信號CSEL，晶片選擇信號CSEL在更新信號XRefr之對應脈衝信號之脈衝持續時間內啟動半導體記憶體晶片。
在此情況下，將更新信號XRefr傳輸至穿過晶片堆疊且傳輸命令之命令貫通電極CMT，且經由選擇器MUX將晶片選擇信號CSEL傳輸至穿過所述晶片堆疊且傳輸晶片位址MCaddr之晶片選擇貫通電極CST。在介面控制電路ICC包含於如圖33中說明之主記憶體晶片MAS中之實施例中，可經由內部電線(圖中未示)傳輸用於主記憶體晶片MAS之晶片選擇信號CSEL。
在一實施例中，選擇器MUX包含於介面控制電路ICC中。若執行更新，則選擇器MUX自更新控制器RC接收晶片選擇信號CSEL，且將其傳輸至晶片選擇貫通電極CST。接著，啟動來自經由晶片選擇貫通電極CST接收晶片選擇信號CSEL之半導體記憶體晶片MAS、SLA1、SLA2以及SLA3中的對應於晶片選擇信號CSEL之半導體記憶體裝置。若未執行更新，則選擇器MUX將晶片位址MCaddr傳輸至晶片選擇貫通電極CST。
雖未在圖33中展示，但介面控制電路ICC可進一步包含諸如圖21之解碼器DE的解碼器，所述解碼器解碼經擾亂之晶片位址。
若將更新命令CMD_Refr輸入至圖33之更新控制器RC，則更新控制器RC可輸出諸如在圖34中說明之更新信號XRefr，所述更新信號XRefr由具有相同脈衝持續時 間Tref之脈衝信號組成，且其數目等於半導體記憶體晶片MAS、SLA1、SLA2以及SLA3之數目。接著，根據更新信號XRefr依序產生分別對應於四個半導體記憶體晶片MAS、SLA1、SLA2以及SLA3之堆疊結構的多個晶片選擇信號CSEL。
晶片選擇信號CSEL中之每一者可為2位元信號。若對四個半導體記憶體晶片MAS、SLA1、SLA2以及SLA3指派晶片識別符(晶片位址)(例如，分別“00”、“01”、“10”以及“11”，如例如在圖22A中所說明)，則對應於其之晶片選擇信號CSEL亦被分別指派“00”、“01”、“10”以及“11”，如在圖34中所說明。
在另一實施例中，若將更新命令CMD_Refr輸入至圖33之更新控制器RC，則更新控制器RC可輸出諸如在圖35中說明之更新信號XRefr，所述更新信號XRefr由具有相同脈衝持續時間Tref之兩個脈衝信號組成，且其數目小於半導體記憶體晶片MAS、SLA1、SLA2以及SLA3之數目。在此情況下，產生對應於更新信號XRefr之兩個脈衝信號的兩個晶片選擇信號CSEL。亦即，更新控制器RC可同時更新兩個半導體記憶體晶片，且可接著在前兩個之後同時更新另兩個半導體記憶體晶片。在此情況下，若對四個半導體記憶體晶片MAS、SLA1、SLA2以及SLA3指派晶片識別符(晶片位址)(例如，“00”、“01”、“10”以及“11”，如例如在圖22A中所說明)，則對應於主記憶體晶片MAS以及第二從屬記憶體晶片SLA2之晶片選擇 信號CSEL可為“0”，且對應於第一從屬記憶體晶片SLA1以及第三從屬記憶體晶片SLA3之晶片選擇信號CSEL可為“1”，如在圖35中所說明。
參看圖34以及圖35，將更新信號XRefr說明為由具有相同脈衝持續時間Tref之脈衝信號組成，但並不限於此。舉例而言，參看圖36，可在與其他半導體記憶體晶片不同的時間週期內更新特定半導體記憶體晶片，例如，對應於為“10”之晶片選擇信號CSEL的半導體記憶體晶片。舉例而言，可在比其他半導體記憶體裝置長的週期時間內更新效能降低得比其他半導體記憶體裝置多的半導體記憶體晶片。
參看例示性圖34以及圖35，半導體記憶體晶片MAS、SLA1、SLA2以及SLA3按其堆疊之次序個別或同時地更新，但並不限於此，且可按與此次序無關之隨機次序更新，如(例如)在圖37中所說明。參看圖37，若對四個半導體記憶體晶片MAS、SLA1、SLA2以及SLA3指派晶片識別符(晶片位址)(例如，“00”、“01”、“10”以及“11”，如例如在圖22A中所說明)且晶片選擇信號CSEL分別具有值“00”、“11”、“10”以及“01”，則半導體記憶體晶片MAS、SLA3、SLA2以及SLA1按彼次序更新。
圖38說明根據另一例示性實施例的包含圖31之更新控制器的半導體記憶體裝置MD。在一實施例中，除了從屬記憶體晶片之數目外，圖38之半導體記憶體裝置MD 與圖33之半導體記憶體裝置MD相同。參看圖38，半導體記憶體裝置MD包含一個主記憶體晶片MAS以及七個從屬記憶體晶片SLA1至SLA7。在此實施例中，包含更新控制器RC的介面控制電路ICC之結構以及操作與當半導體記憶體裝置MD包含僅三個從屬記憶體晶片SLA1至SLA3時相同，惟產生的脈衝信號之數目以及待根據一更新命令更新的半導體記憶體晶片之數目除外。舉例而言，如在圖39中所說明，當將更新命令CMD_Refr輸入至更新控制器RC時，更新控制器RC可輸出由具有相同脈衝持續時間Tref之脈衝信號組成的更新信號XRefr，且所述脈衝信號之數目等於半導體記憶體晶片之數目。又，根據更新信號Xrefr依序產生分別對應於八個半導體記憶體晶片MAS以及SLA1至SLA7之晶片選擇信號CSEL。在此情況下，分別指派至八個半導體記憶體晶片MAS以及SLA1至SLA7之晶片識別符(晶片位址)可如在例示性圖22B中展示所說明。
如在圖32至圖39中所描繪，每一晶片可接收更新命令，且與其他晶片相比，可按依序次序經歷更新程序。舉例而言，在根據定址位元(結合圖34以及圖35描述之晶片ID實例)識別晶片之情形下，某些晶片可在其他晶片前接收更新命令且開始以及完成更新程序。更新之序列可按定址晶片之次序(亦即，00，接著01，接著10，接著11)，但可替代地按其他次序。又，可同時更新某些晶片(藉由接收更新命令且同時執行更新)。此外，根據某些實施 例，雖然晶片可依次接收更新命令且分開來執行更新，但可在先前晶片完成其更新程序前接收在不同晶片中之至少一些中的更新命令。因而，多個晶片可同時經歷更新，即使其不接收更新命令或同時開始更新。
用於更新半導體記憶體晶片之序列可包含不同型樣。舉例而言，如上所解釋，序列可取決於指派至不同晶片的晶片ID。在其他情況下，晶片可與控制序列之模式暫存器集(mode register set；MRS)相關聯，使得暫存器控制更新晶片之次序。在另一實施例中，可基於半導體記憶體晶片內之記憶體組判定更新。
以上已描述在根據一實施例的具有僅一個主記憶體晶片之半導體記憶體裝置中之主記憶體晶片中包含的介面控制電路之更新控制器，但本發明概念不限於此。根據一實施例之更新控制器亦可包含於在介面晶片或緩衝器晶片中包含之介面控制電路ICC中。又，如圖25A至圖25B中所說明，當半導體記憶體晶片之堆疊結構中的每一者包含多個組時，可依序或按隨機次序更新所述組。
在一實施例中，若如圖40中所說明包含多個介面控制電路ICC1以及ICC2，則更新控制器可分別包含於介面控制電路ICC1以及ICC2中。舉例而言，第一介面控制電路ICC1可包含第一更新控制器RC1，且第二介面控制電路ICC2可包含第二更新控制器RC2。第一更新控制器RC1可接收更新命令CMD_Refr，且產生用於由第一介面控制電路ICC1介面連接之半導體記憶體晶片的更新信號 XRefr1以及晶片選擇信號CSEL1。類似地，第二更新控制器RC2可接收更新命令CMD_Refr，且產生用於由第二介面控制電路ICC2介面連接之半導體記憶體晶片的更新信號XRefr2以及晶片選擇信號CSEL2。
如上所述，根據一實施例之更新控制器可依序或按隨機次序更新多個半導體記憶體晶片，藉此防止產生當同時更新所有所述多個半導體記憶體晶片時造成的雜訊。
圖41A至圖41C為根據某些實施例的說明諸如圖1之ICC的介面控制電路包含來自I/O介面單元IU、位址擾亂器AS以及更新控制器RC中之至少兩個裝置的情況之方塊圖。特定言之，圖41A說明圖1之介面控制電路ICC包含I/O介面單元IU以及位址擾亂器AS之情況。圖41B說明圖1之介面控制電路ICC包含I/O介面單元IU以及更新控制器RC之情況。圖41C說明圖1之介面控制電路ICC包含I/O介面單元IU、位址擾亂器AS以及更新控制器RC中之所有者之情況。在不脫離所揭露之實施例之精神以及範疇的情況下，亦可實施其他組合或組態。
圖42為根據一例示性實施例的具體地說明圖41C之介面控制電路ICC之方塊圖。在圖42中，說明半導體記憶體晶片MCs以及對應的介面控制電路ICC。半導體記憶體晶片MCs包含對應於圖1之儲存區域ARY的核心(例如，DRAM核心)、解碼位址Addr且啟動對應於位址Addr之記憶體單元的列解碼器(row decoder)ROWDEC以及行解碼器(column decoder)COLDEC、感測自所述核心讀取 之資料的感測器IOSA以及I/O驅動器IODRV(經由其接收或輸出資料)。
圖41C之介面控制電路ICC包含I/O介面單元IU、位址擾亂器AS以及更新控制器RC。I/O介面單元IU經由資料I/O單元DQ自外部裝置接收資料SIG1，且經由資料I/O單元DQS將資料SIG4傳輸至外部裝置(DQ以及DQS皆可為差分信號)。介面控制電路ICC進一步包含將時脈信號CLK傳輸至介面控制電路ICC之其他電路的時脈單元CLK以及解碼命令CMD之命令解碼器CMDDEC。
圖43A至圖43D說明根據某些實施例的如(例如)在圖1中展示的半導體記憶體晶片MD之各種實例。根據某些實施例之半導體記憶體裝置MD可包含揮發性或非揮發性記憶體作為半導體記憶體晶片。舉例而言，根據一實施例之半導體記憶體裝置MD可包含為DRAM(圖43A)之半導體記憶體晶片，可包含為相變隨機存取記憶體(Phase-change Random Access Memory；PRAM)(圖43B)之半導體記憶體晶片，或可包含為電阻式隨機存取記憶體(Resistive Random Access Memory；RRAM)(圖43C)之半導體記憶體晶片。此外，根據某些實施例之半導體記憶體裝置MD可包含為不同類型之半導體記憶體(圖43D)之半導體記憶體晶片。
圖44為根據一實施例的包含諸如圖1中展示之多個半導體記憶體裝置的半導體記憶體模組MU之示意性方塊圖。參看圖44，半導體記憶體模組MU包含x個半導體記 憶體裝置MD1、......至MDx(x表示等於或大於“2”之整數)。當圖44之半導體記憶體模組MU中包含的x個半導體記憶體裝置MD1、......至MDX中之每一者在其主記憶體晶片中包含根據一實施例之內部控制電路時，半導體記憶體模組MU可具有如在例示性圖45A或圖45B中所說明之結構。詳言之，若半導體記憶體模組MU包含兩個半導體記憶體裝置，則半導體記憶體模組MU可具有如在圖45A中所說明之結構。參看圖45A，半導體記憶體裝置MD1以及MD2中之每一者包含一個主記憶體晶片以及三個從屬晶片。特定言之，第一半導體記憶體裝置MD1可包含三個從屬記憶體晶片SLA1至SLA3，其中經由在第一主記憶體晶片MAS1中包含之第一介面控制電路ICC1控制信號之傳輸或接收。類似地，第二半導體記憶體裝置MD2可包含三個從屬記憶體晶片SLA4至SLA6，其中經由在第二主記憶體晶片MAS2中包含之第二介面控制電路ICC2控制信號之傳輸或接收。
若圖44之半導體記憶體模組MU包含四個半導體記憶體裝置MD1至MD4，則半導體記憶體模組MU可具有如在圖45B中所說明之結構。特定言之，四個半導體記憶體裝置MD1至MD4可包含主記憶體晶片MAS1至MAS4，所述主記憶體晶片MAS1至MAS4分別具有對應的介面控制電路ICC1至ICC4。
然而，本發明概念不限於圖45A以及圖45B之實施例，且自根據以上實施例的半導體記憶體裝置之描述，一 般熟習此項技術者可根據其他各種實施例得出半導體記憶體模組，在所述其他各種實施例中，半導體記憶體裝置中之每一者包含兩個或兩個以上主記憶體晶片以及小於或多於四個之從屬記憶體晶片(與圖45A以及圖45B不同)。
在一實施例中，若半導體記憶體裝置(諸如在圖44之半導體記憶體模組MU中包含之半導體記憶體裝置)中之每一者包含在位置與對應的半導體記憶體晶片分開的介面晶片中之介面控制電路，則半導體記憶體模組MU可具有如在圖46A或圖46B中所說明之結構。詳言之，半導體記憶體模組MU可當兩個半導體記憶體裝置包含於其中時具有如在圖46A中所說明之結構，且可當四個半導體記憶體裝置包含於其中時具有如在圖46B中所說明之結構。一般熟習此項技術者可自圖45A至圖45B中描繪的半導體記憶體模組MU之以上描述得出在圖46A以及圖46B中所說明之半導體記憶體模組MU。因此，此處將不描述在圖46A以及圖46B中所說明之半導體記憶體模組MU。
圖47至圖52說明根據某些實施例的半導體記憶體系統之各種實例。參看圖47至圖52，半導體記憶體系統MS中之每一者可包含在板BD上之多個半導體記憶體模組MU1至MUk以及記憶體控制器MCT。在一實施例中，半導體記憶體模組MU1至MUk中之每一者可與圖44之半導體記憶體模組MU相同，且記憶體控制器MCT可與圖1之記憶體控制器MCT相同。
圖47以及圖48之記憶體控制器MCT中的每一者可 包含I/O介面單元IU，所述I/O介面單元IU執行半導體記憶體模組MU1至Muk與外部電路(例如，處理器)之間的介面。詳言之，在圖48之半導體記憶體系統MS中，半導體記憶體模組MU1至Muk中之每一者亦可包含I/O介面單元IU，所述I/O介面單元IU作為諸如圖44中展示之半導體記憶體裝置與記憶體控制器MCT之間的介面而執行。
圖49以及圖50之記憶體控制器MCT中的每一者可包含位址擾亂器AS，所述位址擾亂器AS回應於第二控制信號XCON2而擾亂用於識別半導體記憶體裝置之模組位址MDaddr(自模組位址MDaddr轉換至另一模組位址MDaddr')，以便防止來自半導體記憶體模組MU1至Muk中的半導體記憶體模組受到過度存取。詳言之，在圖50之半導體記憶體系統MS中，半導體記憶體模組MU1至Muk中之每一者亦包含位址擾亂器AS，所述位址擾亂器AS擾亂諸如圖44中展示的半導體記憶體裝置之位址，以便防止來自半導體記憶體裝置中的半導體記憶體裝置受到過度存取。
圖51以及圖52之記憶體控制器MCT中的每一者可包含更新控制器RC，所述更新控制器RC藉由產生用於識別半導體記憶體模組MU1至MUk之模組選擇信號MSEL而依序或按隨機次序更新諸如在圖44中展示之半導體記憶體裝置。
在圖47至圖52中之每一者中說明的I/O介面單元 IU、位址擾亂器AS以及更新控制器RC之操作可分別類似於圖3之I/O介面單元IU、圖15之位址擾亂器AS以及圖31之更新控制器RC之操作。此外，雖圖中未示，但根據一實施例的半導體記憶體系統之記憶體控制器可包含介面控制電路ICC，所述介面控制電路ICC包含I/O介面單元IU、位址擾亂器AS以及更新控制器RC所有者，如在例示性圖42中所展示。
雖然本發明已經特別參照其例示性實施例展示以及描述，但應理解，在不脫離以下申請專利範圍之精神以及範疇之情況下，可在其中進行形式以及細節之各種改變。
A‧‧‧第一儲存區域
Addr‧‧‧位址
Addr'‧‧‧內部位址位元
Addr'[m-i-1：0]‧‧‧內部位址
ARY‧‧‧儲存區域
AS‧‧‧位址擾亂器
AS1‧‧‧第一位址擾亂器
AS2‧‧‧第二位址擾亂器
B‧‧‧第二儲存區域
BAaddr、BAaddr'‧‧‧組位址
BC‧‧‧緩衝器晶片
BD‧‧‧板
BK1‧‧‧第一組
BK2‧‧‧第二組
BK3‧‧‧第三組
BK4‧‧‧第四組
BMP1‧‧‧傳導球或凸塊
BMP2‧‧‧傳導球或凸塊
CLK‧‧‧時脈信號/時脈單元
CMD_CU‧‧‧計數命令
CMDDEC‧‧‧命令解碼器
CMT‧‧‧命令貫通電極
CMD‧‧‧命令
CMD_Refr‧‧‧更新命令
COLDEC‧‧‧行解碼器
CSEL、CSEL1、CSEL2‧‧‧晶片選擇信號
CST‧‧‧晶片選擇貫通電極
CT‧‧‧計數器
DE‧‧‧解碼器
DQ、DQS‧‧‧資料I/O單元
DSER‧‧‧解串器
DTA‧‧‧資料
EIO‧‧‧外部I/O單元
FL‧‧‧填料
IIO‧‧‧內部I/O單元
IC‧‧‧介面晶片
ICC‧‧‧介面控制電路
ICC1‧‧‧第一介面控制電路
ICC2‧‧‧第二介面控制電路
ICC3、ICC4‧‧‧介面控制電路
IL1‧‧‧中間層
IL2‧‧‧中間層
IOSA‧‧‧感測器
IODRV‧‧‧I/O驅動器
iTSV1~iTSV3‧‧‧個別基板通孔
IU‧‧‧I/O介面單元
MAS‧‧‧主記憶體晶片
MAS1~MAS4‧‧‧主記憶體晶片
MC1~MC16、MCn、MCs‧‧‧半導體記憶體晶片
MCaddr‧‧‧晶片位址
MCaddr'‧‧‧晶片位址
MCaddr1‧‧‧第一記憶體晶片之晶片位址
MCaddr2‧‧‧第二記憶體晶片之晶片位址
MCaddr3‧‧‧第三記憶體晶片之晶片位址
MCaddr4‧‧‧第四記憶體晶片之晶片位址
Mca、MCb、MCc‧‧‧半導體記憶體晶片
MUX‧‧‧選擇器
MCT‧‧‧記憶體控制器
MD‧‧‧半導體記憶體裝置
MD1~MD4、MDx‧‧‧半導體記憶體裝置
Mdaddr、MDaddr'‧‧‧模組位址
MU1~MU3、MUk‧‧‧半導體記憶體模組
MS‧‧‧半導體記憶體系統
MSEL‧‧‧模組選擇信號
PAD1~PAD3‧‧‧傳導焊墊
RC‧‧‧更新控制器
RC1‧‧‧第一更新控制器
RC2‧‧‧第二更新控制器
ROWDEC‧‧‧列解碼器
SER‧‧‧串聯器
SIG‧‧‧信號
SIG1‧‧‧外部信號/資料
SIG2‧‧‧並行信號
SIG3‧‧‧內部信號
SIG4‧‧‧串列信號/資料
SLA1~SLA15、SLAs‧‧‧從屬記憶體晶片
SUB、SUB1~SUB3‧‧‧基板
TSV‧‧‧貫通電極
TSVD‧‧‧驅動器
TSVR‧‧‧接收器
TRA‧‧‧傳輸貫通電極
Tref1、Tref2、Tref2i+1、Tref‧‧‧脈衝持續時間
WB‧‧‧線接合
XCON‧‧‧控制信號
XCON2‧‧‧第二控制信號
XRefr、XRefr1、Xrefr2‧‧‧更新信號
圖1為根據例示性實施例的半導體記憶體裝置之方塊圖。
圖2A至圖2C說明根據例示性實施例的在圖1之半導體記憶體裝置中包含的介面控制電路之結構。
圖3為根據例示性實施例的在圖1之介面控制電路中包含的輸入/輸出(I/O)介面單元之方塊圖。
圖4為根據例示性實施例的展示根據由圖3之內部I/O單元以及外部I/O單元使用的第一I/O類型與第二I/O類型之組合在半導體記憶體裝置中包含的貫通電極之數目之實例的表。
圖5為根據例示性實施例的圖3之I/O介面單元之詳細方塊圖。
圖6A至圖6C說明根據例示性實施例的如在圖2A至 圖2C中展示的半導體記憶體晶片之堆疊結構之實例。
圖7以及圖8說明根據例示性實施例的包含主記憶體晶片的晶片之堆疊結構之實例。
圖9說明根據另一例示性實施例的在圖1之半導體記憶體裝置中包含的介面控制電路之結構。
圖10A至圖10C說明根據例示性實施例的如在圖9中展示的半導體記憶體晶片之堆疊結構之實例。
圖11說明根據一實施例的半導體記憶體裝置包含如圖9中展示之多個介面晶片之情況。
圖12以及圖13說明根據例示性實施例的圖9之介面晶片之各種形狀。
圖14說明根據例示性實施例的圖1之介面控制電路包含於緩衝器晶片BC中之情況。
圖15為根據例示性實施例的在圖1之介面控制電路中包含的位址擾亂器之方塊圖。
圖16說明根據例示性實施例的包含圖15之位址擾亂器的半導體記憶體裝置。
圖17A以及圖17B說明根據例示性實施例的可由圖15之位址擾亂器使用之擾亂方法。
圖18說明根據另一例示性實施例的可由位址擾亂器使用之擾亂方法。
圖19以及圖20為根據例示性實施例的說明產生待傳輸至圖15之位址擾亂器的控制信號之方法之方塊圖。
圖21為根據例示性實施例的包含圖15之位址擾亂器 的介面控制電路之方塊圖。
圖22A以及圖22B說明根據例示性實施例的可在圖19中說明之所接收位址中包含的晶片位址之實例。
圖23以及圖24說明根據例示性實施例的包含圖15之位址擾亂器之半導體記憶體裝置。
圖25A以及圖25B說明根據例示性實施例的圖1之半導體記憶體裝置之實例，其中半導體記憶體晶片中之每一者包含多個組。
圖26為根據另一例示性實施例的在圖25A以及圖25B之半導體記憶體裝置中包含的位址擾亂器之方塊圖。
圖27A以及圖27B說明根據另一例示性實施例的可由圖26之位址擾亂器使用之擾亂方法。
圖28為根據另一例示性實施例的包含圖26之位址解擾亂器的介面控制電路之方塊圖。
圖29A以及圖29B說明根據例示性實施例的圖15之位址擾亂器之操作。
圖30為根據例示性實施例的分別在多個介面控制電路中包含的位址擾亂器之方塊圖。
圖31為根據例示性實施例的在圖1之介面控制電路中包含的更新控制器之方塊圖。
圖32為根據例示性實施例的說明圖31之更新控制器之操作之時序圖。
圖33說明根據例示性實施例的包含圖31之更新控制器的半導體記憶體裝置。
圖34至圖37為根據例示性實施例的說明圖33之更新控制器之操作之時序圖。
圖38說明根據另一例示性實施例的包含圖31之更新控制器的半導體記憶體裝置。
圖39為根據另一例示性實施例的說明圖38之更新控制器之操作之時序圖。
圖40為根據某些例示性實施例的分別在多個介面控制電路中包含的如圖31中所示之更新控制器之方塊圖。
圖41A至圖41C為根據例示性實施例的說明圖1之介面控制電路包含來自I/O介面單元、位址擾亂器以及更新控制器中之至少兩個裝置的情況之方塊圖。
圖42為根據例示性實施例的更具體地說明圖41C之情況之方塊圖。
圖43A至圖43D說明根據例示性實施例的如在圖1中展示的半導體記憶體晶片之各種實例。
圖44為根據例示性實施例的包含多個圖1之半導體記憶體裝置的半導體記憶體模組之示意性方塊圖。
圖45A至圖46B說明根據例示性實施例的圖44之半導體記憶體模組之實例。
圖47至圖52說明根據例示性實施例的半導體記憶體系統之各種實例。
Addr‧‧‧位址
ARY‧‧‧儲存區域
CMD‧‧‧命令
DTA‧‧‧資料
EIO‧‧‧外部I/O單元
ICC‧‧‧介面控制電路
IIO‧‧‧內部I/O單元
MCs‧‧‧半導體記憶體晶片
MCT‧‧‧記憶體控制器
MD‧‧‧半導體記憶體裝置
SIG‧‧‧信號
TSV‧‧‧貫通電極

Claims (62)

  1. 一種半導體封裝，其包括：封裝介面，其至少包含第一對端子；半導體晶片堆疊；多個基板通孔堆疊，每一基板通孔堆疊包括所述半導體晶片中之各別者的多個基板通孔，每一基板通孔電連接至緊鄰的半導體晶片之基板通孔；以及介面電路，其包含連接至所述第一對端子以接收提供第一資訊之差分信號的輸入端，且包含按單端信號格式將包含所述第一資訊之輸出信號提供至所述多個基板通孔堆疊中之至少一者的輸出端，其中所述多個基板通孔堆疊的數目對應於所述輸入端的類型和所述輸出端的類型。
  2. 如申請專利範圍第1項所述之半導體封裝，其中所述介面電路包含輸入緩衝器，所述輸入緩衝器包含所述輸入端以及所述輸出端。
  3. 如申請專利範圍第1項所述之半導體封裝，其中所述介面電路經組態以將所述輸出信號作為單端信號提供至所述多個基板通孔堆疊中的至少兩者。
  4. 如申請專利範圍第1項所述之半導體封裝，其中所述介面電路經組態以將所述輸出信號作為單端信號提供至僅一基板通孔堆疊。
  5. 如申請專利範圍第1項所述之半導體封裝，其中所述介面電路經組態以將所述差分信號解譯為多位準信號，且基於所述解譯之多位準信號輸出所述單端信號。
  6. 如申請專利範圍第1項所述之半導體封裝，其中所述介面電路經組態以自所述第一對端子按第一頻率接收資料，且按比所述第一頻率低之第二頻率輸出資料。
  7. 如申請專利範圍第6項所述之半導體封裝，其中所述介面電路包含解串器以自所述對端子接收第一資料作為多個依序封包，且將所述第一資料並行地輸出至所述多個基板通孔堆疊中的至少兩者。
  8. 如申請專利範圍第7項所述之半導體封裝，其中所述第一頻率為所述第二頻率的2n倍，其中n為整數。
  9. 如申請專利範圍第1項所述之半導體封裝，其中所述介面電路為形成所述半導體晶片堆疊的所述半導體晶片中之一者之部分。
  10. 如申請專利範圍第9項所述之半導體封裝，其中所述封裝包括僅兩個半導體晶片。
  11. 如申請專利範圍第1項所述之半導體封裝，更包括：封裝基板，所述半導體晶片堆疊安置於其上，其中所述介面電路為所述封裝基板之部分。
  12. 如申請專利範圍第1項所述之半導體封裝，其中所述多個基板通孔堆疊中之至少一堆疊延伸穿過整個所述半導體晶片堆疊。
  13. 如申請專利範圍第1項所述之半導體封裝，更包括：一或多個單一端子，其包含於所述封裝介面中，所述一或多個單一端子連接至輸入端以接收一或多個各別單端輸入信號，其中所述差分信號為資料信號，且所述一或多個各別單端輸入信號並非資料信號。
  14. 如申請專利範圍第1項所述之半導體封裝，更包括：非傳導性密封劑，其覆蓋所述半導體晶片堆疊之頂部部分以及側部部分。
  15. 一種半導體封裝，其包括：封裝介面，其至少包含第一對端子；半導體晶片堆疊；多個基板通孔堆疊，每一基板通孔堆疊包括所述半導體晶片中之各別者的多個基板通孔，每一基板通孔電連接至緊鄰的半導體晶片之基板通孔；以及介面電路，其包含連接至所述第一對端子以接收提供第一資訊之差分輸入信號的輸入端，且包含按差分信號格式將包含所述第一資訊之差分輸出信號提供至所述多個基板通孔堆疊中之至少一者的輸出端。
  16. 如申請專利範圍第15項所述之半導體封裝，其中所述介面電路包含輸入緩衝器，所述輸入緩衝器包含所述輸入端以及所述輸出端。
  17. 如申請專利範圍第15項所述之半導體封裝，其中所述介面電路經組態以將所述差分輸出信號作為差分信號提供至所述多個基板通孔堆疊中的至少兩者。
  18. 如申請專利範圍第15項所述之半導體封裝，其中所述介面電路經組態以將所述差分輸出信號作為差分信號提供至僅一基板通孔堆疊。
  19. 如申請專利範圍第15項所述之半導體封裝，其中所述介面電路經組態以將所述差分輸入信號解譯為多位準信號，且基於所述解譯之多位準信號輸出所述差分輸出信號。
  20. 如申請專利範圍第15項所述之半導體封裝，其中所述介面電路經組態以自所述第一對端子按第一頻率接收資料，且按比所述第一頻率低之第二頻率輸出資料。
  21. 如申請專利範圍第20項所述之半導體封裝，其中所述介面電路包含解串器以自所述對端子接收第一資料作為多個依序封包，且將所述第一資料並行地輸出至所述多個基板通孔堆疊中的至少兩者。
  22. 如申請專利範圍第21項所述之半導體封裝，其中所述第一頻率為所述第二頻率的2n倍，其中n為整數。
  23. 如申請專利範圍第15項所述之半導體封裝，其中所述介面電路為形成所述半導體晶片堆疊的所述半導體晶片中之一者之部分。
  24. 如申請專利範圍第23項所述之半導體封裝，其中所述封裝包括僅兩個半導體晶片。
  25. 如申請專利範圍第15項所述之半導體封裝，更包括：封裝基板，所述半導體晶片堆疊安置於其上，其中所述介面電路為所述封裝基板之部分。
  26. 如申請專利範圍第15項所述之半導體封裝，其中所述多個基板通孔堆疊中之至少一堆疊延伸穿過整個所述半導體晶片堆疊。
  27. 如申請專利範圍第15項所述之半導體封裝，更包括：一或多個單一端子，其包含於所述封裝介面中，所述一或多個單一端子連接至輸入端以接收一或多個各別單端輸入信號，其中所述差分輸入信號為資料信號，且所述一或多個各別單端輸入信號並非資料信號。
  28. 如申請專利範圍第15項所述之半導體封裝，更包括：非傳導性密封劑，其覆蓋所述半導體晶片堆疊之頂部部分以及側部部分。
  29. 一種半導體封裝，其包括：封裝介面，其至少包含第一對端子；半導體晶片堆疊；多個基板通孔堆疊，每一基板通孔堆疊包括所述半導體晶片中之各別者的多個基板通孔，每一基板通孔電連接至緊鄰的半導體晶片之基板通孔；以及 介面電路，其包含連接至所述第一對端子以接收提供第一資訊之差分輸入信號的輸入端，且包含將包含所述第一資訊之輸出信號提供至所述多個基板通孔堆疊中之至少一者的輸出端，其中所述介面電路經組態以將所述差分輸入信號解譯為多位準信號，且基於所述解譯之多位準信號提供所述輸出信號。
  30. 如申請專利範圍第29項所述之半導體封裝，其中所述介面電路包含輸入緩衝器，所述輸入緩衝器包含所述輸入端以及所述輸出端。
  31. 如申請專利範圍第29項所述之半導體封裝，其中所述介面電路經組態以將所述輸出信號作為單端信號提供至所述多個基板通孔堆疊中的至少兩者。
  32. 如申請專利範圍第29項所述之半導體封裝，其中所述介面電路經組態以將所述輸出信號作為單端信號提供至僅一基板通孔堆疊。
  33. 如申請專利範圍第29項所述之半導體封裝，其中所述介面電路經組態以將所述輸出信號作為差分信號提供至所述多個基板通孔堆疊中的至少兩者。
  34. 如申請專利範圍第29項所述之半導體封裝，其中所述介面電路經組態以自所述第一對端子按第一頻率接收資料，且按比所述第一頻率低之第二頻率輸出資料。
  35. 如申請專利範圍第34項所述之半導體封裝，其中所述介面電路包含解串器以自所述對端子接收第一資料作 為多個依序封包，且將所述第一資料並行地輸出至所述多個基板通孔堆疊中的至少兩者。
  36. 如申請專利範圍第35項所述之半導體封裝，其中所述第一頻率為所述第二頻率的2n倍，其中n為整數。
  37. 如申請專利範圍第29項所述之半導體封裝，其中所述介面電路為形成所述半導體晶片堆疊的所述半導體晶片中之一者之部分。
  38. 如申請專利範圍第37項所述之半導體封裝，其中所述封裝包括僅兩個半導體晶片。
  39. 如申請專利範圍第29項所述之半導體封裝，更包括：封裝基板，所述半導體晶片堆疊安置於其上，其中所述介面電路為所述封裝基板之部分。
  40. 如申請專利範圍第29項所述之半導體封裝，其中所述多個基板通孔堆疊中之至少一堆疊延伸穿過整個所述半導體晶片堆疊。
  41. 如申請專利範圍第29項所述之半導體封裝，更包括：一或多個單一端子，其包含於所述封裝介面中，所述一或多個單一端子連接至輸入端以接收一或多個各別單端輸入信號，其中所述差分輸入信號為資料信號，且所述一或多個各別單端輸入信號並非資料信號。
  42. 如申請專利範圍第29項所述之半導體封裝，更包括： 非傳導性密封劑，其覆蓋所述半導體晶片堆疊之頂部部分以及側部部分。
  43. 一種半導體封裝，其包括：封裝端子，其可連接至位址匯流排；記憶體晶片堆疊；介面電路，其包括：位址緩衝器，其連接至所述封裝端子以接收外部位址；位置轉譯電路，其經連接以自所述位址緩衝器接收所述外部位址，且具有內部位址之輸出端；以及監視電路，其經組態以監視對所述記憶體晶片堆疊之至少一記憶體位置的存取操作之量且提供對應的監視結果；以及多個基板通孔堆疊，每一基板通孔堆疊包括所述堆疊之所述記憶體晶片中的各別者之多個基板通孔，每一基板通孔電連接至緊鄰的記憶體晶片之基板通孔，每一基板通孔堆疊經連接以在所述位址轉譯電路之所述輸出端處接收所述內部位址；其中所述位址轉譯電路經組態以至少回應於所述監視電路之所述監視結果而將所述外部位址轉譯至內部位址。
  44. 如申請專利範圍第43項所述之半導體封裝，其中所述記憶體晶片堆疊包括揮發性記憶體晶片堆疊，且其中 所述監視電路監視至所述記憶體晶片堆疊中的所述揮發性記憶體晶片之記憶體位置的寫入頻率。
  45. 如申請專利範圍第44項所述之半導體封裝，其中所述揮發性記憶體晶片包括DRAM晶片。
  46. 如申請專利範圍第43項所述之半導體封裝，其中所述監視電路監視對所述記憶體晶片堆疊中的所述記憶體晶片之記憶體位置之存取頻率。
  47. 如申請專利範圍第43項所述之半導體封裝，其中所述監視電路對至所述至少一記憶體位置的依序寫入之數目進行計數。
  48. 一種半導體封裝，其包括：封裝端子；記憶體晶片堆疊；介面電路，其包括：位址緩衝器，其連接至所述封裝端子以接收外部位址；以及位置轉譯電路，其經連接以自所述位址緩衝器接收所述外部位址，且具有輸出內部位址之輸出端；多個基板通孔堆疊，每一基板通孔堆疊包括所述記憶體晶片中的各別者之多個基板通孔，每一基板通孔電連接至緊鄰的記憶體晶片之基板通孔，所述多個基板通孔堆疊中的每一堆疊經連接以在所述位址轉譯電路之所述輸出端處接收內部位址；以及 介面電路，其包括更新控制器，所述更新控制器與所述封裝端子邏輯通信且經組態以接收外部更新控制信號，所述更新控制器可操作以輸出一系列內部更新控制信號，所述系列內部更新控制信號中的每一者可操作以起始所述記憶體晶片堆疊的不同部分之記憶體更新。
  49. 如申請專利範圍第48項所述之半導體封裝，其中所述記憶體晶片堆疊之每一不同部分包括單一記憶體晶片。
  50. 如申請專利範圍第48項所述之半導體封裝，其中所述記憶體晶片堆疊之每一不同部分包括多個記憶體晶片。
  51. 如申請專利範圍第48項所述之半導體封裝，其中每一內部更新控制信號為更新程式碼。
  52. 如申請專利範圍第48項所述之半導體封裝，其中每一內部更新控制信號為更新程式碼以及晶片位址。
  53. 如申請專利範圍第48項所述之半導體封裝，其中所述記憶體晶片堆疊包括下列各者中之一者：PRAM晶片堆疊、DRAM晶片堆疊以及RRAM晶片堆疊。
  54. 如申請專利範圍第48項所述之半導體封裝，其中所述記憶體晶片堆疊僅包括直接堆疊於彼此之上的DRAM晶片。
  55. 一種半導體封裝，其包括：封裝介面，其包含至少包含第一對端子之封裝端子；記憶體晶片堆疊； 多個基板通孔堆疊，每一基板通孔堆疊包括所述記憶體晶片中之各別者的多個基板通孔，每一基板通孔電連接至緊鄰的記憶體晶片之基板通孔；以及介面電路，其包含：連接至所述第一對端子以接收提供第一資訊之差分信號的輸入端，且包含按單端信號格式將包含所述第一資訊之輸出信號提供至所述多個基板通孔堆疊中之至少一者的輸出端；位址緩衝器，其連接至多個所述封裝端子以接收外部位址；位置轉譯電路，其經連接以自所述位址緩衝器接收所述外部位址，且具有內部位址之輸出端；監視電路，其經組態以監視對所述記憶體晶片堆疊之至少一記憶體位置的存取操作之量且提供對應的監視結果；以及更新控制器，其與多個所述封裝端子邏輯通信且經組態以接收外部更新控制信號，所述更新控制器可操作以輸出一系列內部更新控制信號，所述系列內部更新控制信號中的每一者可操作以起始所述記憶體晶片堆疊的不同部分之記憶體更新；其中所述位址轉譯電路經組態以至少回應於所述監視電路之所述監視結果而將所述外部位址轉譯至內部位址。
  56. 如申請專利範圍第55項所述之半導體封裝，其中所述介面電路經組態以將所述輸出信號作為單端信號提供至所述多個基板通孔堆疊中的至少兩者。
  57. 如申請專利範圍第55項所述之半導體封裝，其中所述介面電路經組態以將所述輸出信號作為單端信號提供至僅一基板通孔堆疊。
  58. 如申請專利範圍第55項所述之半導體封裝，其中所述介面電路經組態以將所述差分信號解譯為多位準信號，且基於所述解譯之多位準信號輸出所述單端信號。
  59. 如申請專利範圍第55項所述之半導體封裝，其中所述記憶體晶片堆疊包括揮發性記憶體晶片堆疊，且其中所述監視電路監視至所述記憶體晶片堆疊中的所述揮發性記憶體晶片之記憶體位置的寫入頻率。
  60. 如申請專利範圍第55項所述之半導體封裝，其中所述監視電路監視對所述記憶體晶片堆疊中的所述記憶體晶片之記憶體位置之存取頻率。
  61. 如申請專利範圍第55項所述之半導體封裝，其中所述記憶體晶片堆疊之每一不同部分包括單一記憶體晶片。
  62. 如申請專利範圍第55項所述之半導體封裝，其中所述記憶體晶片堆疊之每一不同部分包括多個記憶體晶片。
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