KR101175248B1

KR101175248B1 - 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템, 반도체 장치 및 방법

Info

Publication number: KR101175248B1
Application number: KR1020100065864A
Authority: KR
Inventors: 박병권
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-07-08
Filing date: 2010-07-08
Publication date: 2012-08-21
Also published as: TW201203279A; US8724417B2; US20130223169A1; TWI532054B; US20120008434A1; CN102314935B; US8437211B2; KR20120005233A; CN102314935A

Abstract

본 발명은, 리프레쉬를 실행시키기 위한 리프레쉬 신호, 뱅크를 활성화시키는 뱅크 액티브 신호 및 다수의 제2 반도체를 구분하기 위한 제2 반도체 구분신호를 제공하는 제1 반도체; 및 상기 제1 반도체로부터 수신된 리프레쉬 신호, 뱅크 액티브 신호, 제2 반도체 구분신호 및 입력신호를 이용하여 서로 다른 타이밍에 리프레쉬 동작을 실행하는 다수의 제2 반도체를 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템을 제공한다.

Description

다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템, 반도체 장치 및 방법{SYSTEM, SEMICONDUCTOR DEVICE FOR CONTROLLING REFRESH OPERATION OF STACKED CHIPS AND METHOD THEREFOR}

본 발명은 반도체 설계기술에 관한 것으로서, 다수의 적층된 반도체칩의 리프레쉬 동작을 제어하는 시스템, 반도체 장치 및 방법에 관한 것이다.

일반적으로, 반도체의 메모리 셀은 데이터의 값을 유지시키기 위해 주기적으로 워드라인(Word Line)을 활성화시켜 리프레쉬(Refresh) 동작을 실행한다.

그러나, 반도체의 메모리 셀의 모든 뱅크에서 해당하는 워드라인을 활성화하는 경우에는 피크 전류(Peak Current)가 상승한다는 문제가 발생한다.

이러한 문제점을 해결하기 위해, 뱅크들을 2그룹(2-Piled) 또는 4그룹(4-Piled) 등으로 분할하여 동작시키므로써 피크 전류를 감소시키는 방법이 사용되어 왔다.

예를들어, 반도체 메모리 셀이 8뱅크로 구성된다면, 뱅크(Bank<0:7>)가 동시에 리프레쉬 동작을 실행하거나, 뱅크(Bank< 0:3>) 및 뱅크(Bank<4:7>)가 2개 그룹으로 분할하여 리프레쉬 동작을 실행하거나, 뱅크(Bank<0:1>), 뱅크(Bank<2:3>), 뱅크(Bank<4:5>) 및 뱅크(Bank<6:7>)로 분할하여 리프레쉬 동작을 실행할 수 있다.

한편, 고속, 고밀도 및 저전력의 반도체 장치에 대한 요구가 계속되고 있으며, 이런 요구에 따라 선폭을 줄이는 스케일링 다운(Scaling Down) 방식으로 집적도가 향상되어 왔다. 그러나, 최근에는 이러한 방식의 기술적인 한계에 봉착해 있어 이에 대한 해결책으로 다양한 형태의 적층 패키지 기술이 개발되고 있다.

특히, 반도체 칩 관통라인(TSV, 관통 실리콘 비아라고 칭하기도함)를 이용한 적층 반도체 패키지가 제안되고 있는데, 적층 반도체 패키지는 일반적으로 반도체칩 내에 반도체칩을 관통하는 비아홀(Via hole)을 형성하고, 관통된 비아홀 내에 전도성 물질을 채워 관통 실리콘 비아라는 관통 전극을 형성하며, 관통 전극을 매개로 상부 반도체칩과 하부 반도체칩 간을 전기적으로 연결하는 방식으로 구현하고 있다.

도 1은 일반적인 반도체 칩 관통라인(TSV)을 이용하여 적층된 반도체칩을 나타내는 도면이다.

도 1에 도시된 바와 같이, 이러한 반도체칩에서는 스택을 쌓을수록 셀의 밀도가 증가되므로 리프레쉬 주기(tRFC)는 스택수에 비례하여 변하게되고, 라스(RAS:Row Access Strobe) 투 라스(RAS) 신호(tRRD)가 차이를 발생하게 된다.

또한, 적층된 반도체칩의 뱅크수가 슬레이브칩의 수에 비례하여 늘어나게 되므로써 피크전류(Peak Current)가 상승되는 문제가 발생되며, 공급전압을 공급하기 위한 전하펌프의 면적 역시 증가한다는 문제점이 발생하게 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 피크전류를 줄이도록 반도체 칩 관통라인을 이용하여 적층된 칩들의 리프레쉬를 제어하는 시스템, 반도체 장치 및 방법을 제공하는 것을 목적으로 한다.

서로 다른 타이밍에 각 슬레이브칩에서의 리프레쉬 동작을 실행시키도록 반도체 칩 관통라인을 이용하여 적층된 칩들의 리프레쉬를 제어하는 시스템, 반도체 장치 및 방법을 제공하는 것을 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 리프레쉬를 실행시키기 위한 리프레쉬 신호, 뱅크를 활성화시키는 뱅크 액티브 신호 및 다수의 제2 반도체를 구분하기 위한 제2 반도체 구분신호를 제공하는 제1 반도체; 및 상기 제1 반도체로부터 수신된 리프레쉬 신호, 뱅크 액티브 신호, 제2 반도체 구분신호 및 입력신호를 이용하여 서로 다른 타이밍에 리프레쉬 동작을 실행하는 다수의 제2 반도체를 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템이 제공된다.

본 발명의 다른 측면에 따르면, 마스터칩; 및 제1 반도체 관통 라인을 이용하여 상기 마스터칩으로부터 리프레쉬 신호, 뱅크 액티브 신호, 슬레이브칩 구분신호를 수신하고, 이를 이용하여 서로 다른 타이밍에 리프레쉬 동작을 실행하는 다수의 슬레이브칩을 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치가 제공된다.

본 발명의 또 다른 측면에 따르면, 뱅크를 활성화시키는 뱅크 액티브 신호를 다수의 슬레이브칩에 제공하는 제1 단계; 상기 제1 단계에서 제공된 뱅크 액티브 신호를 이용하여 소정의 지연량만큼 지연된 출력신호를 생성하고, 이를 이용하여 해당 슬레이브칩의 리프레쉬를 상기 지연량만큼 지연하여 실행하는 제2 단계; 상기 제2 단계에서 생성된 출력신호를 상위 슬레이브칩의 입력신호로서 입력하는 제3 단계; 및 최상위 슬레이브칩의 이전 슬레이브칩까지는 상기 제2 단계 및 3단계를 차례로 반복 실행하고, 상기 최상위 슬레이브칩에서는 상기 제2단계를 반복 실행하여 서로 다른 타이밍에 상기 다수의 슬레이브칩의 리프레쉬 동작을 실행하는 제4 단계를 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 방법이 제공된다.

전술한 바와 같이, 본 발명의 일 실시예에 따른 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템, 반도체 장치 및 방법은 각 슬레이브칩을 소정 지연량만큼 각각 지연시켜 활성화시켜 서로 다른 타이밍에 각 슬레이브칩의 리프레쉬 동작이 실행되도록 하므로써 피크전류를 줄이도록 한다.

또한, 서로 다른 타이밍에 각 슬레이브칩의 리프레쉬 동작을 실행시켜 전류의 소모가 분산되므로써 전원공급 구동부의 능력을 상대적으로 보완할 수 있어 전원공급 구동부가 차지하는 면적을 감소시켜 생산성을 향상시킨다.

도 1은 일반적인 반도체 칩 관통라인(TSV)을 이용하여 적층된 반도체칩을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치를 간략히 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 도 2에 도시된 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치에 구비된 슬레이브칩의 구체적인 구성을 나타내는 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 도 3에 도시된 지연 제어부의 구체적인 상세 회로도이다.
도 5는 본 발명의 일 실시예에 따른 도 3에 도시된 모드 선택부의 구체적인 상세 회로도이다.
도 6은 본 발명의 일 실시예에 따른 종료신호 생성부의 구체적인 상세 회로도이다.
도 7은 본 발명의 일 실시예에 따른 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치에 사용된 슬레이브칩에서의 리프레쉬 타이밍을 나타내는 타이밍도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

본 발명에서는 8개의 슬레이브칩이 적층되고, 각 슬레이브칩에 구비된 뱅크들은 2그룹의 뱅크들(제1그룹: 뱅크0 - 뱅크3, 제2그룹: 뱅크4 - 뱅크7)로 분류된 것으로 가정하여 일 예로 설명하며, 제2그룹의 뱅크들(뱅크4 -뱅크 7)의 구성 및 동작이 제1 그룹의 뱅크들(뱅크0 - 뱅크3)과 동일하므로 제1그룹의 뱅크들(BA<0:3>)에 대한 구성 및 동작에 대해서만 설명한다.

도 2는 본 발명의 일 실시예에 따른 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치를 간략히 나타내는 도면이다.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치는 마스터칩(100) 및 다수의 슬레이브칩(SLAVE0 - SLAVE7)을 포함한다.

마스터칩(100)은 다수의 슬레이브칩(SLAVE0 - SLAVE7)에서 리프레쉬를 실행시키기 위한 리프레쉬 신호(REF), 각 뱅크들을 활성화시키는 뱅크 액티브 신호(BA<0:3>) 및 슬레이브칩을 구분하기 위한 슬레이브칩 구분신호(SLICE<0:2>)를 제1 반도체 칩 관통라인(L1)을 통해 다수의 슬레이브칩(SLAVE0-SLAVE7)에 제공한다.

이때, 테스트모드 동안에는, 테스트모드시의 리프레시 신호인 테스트 리프레쉬 신호(TAREF<0:2>)도 상기 제1 반도체 칩 관통라인(L1)을 통해 다수의 슬레이브칩(SLAVE0-SLAVE7)에 제공될 수 있다.

다수의 슬레이브칩(SLAVE0 - SLAVE7)에서는 상기 마스터칩(100)으로부터 리프레쉬 신호(REF), 뱅크 액티브 신호(BA<0:3>) 및 슬레이브칩 구분신호(SLICE<0:2>)를 수신하고, 하위 슬레이브칩으로 출력되는 입력신호를 수신하며, 이들의 논리적인 조합을 이용하여 상기 뱅크 액티브 신호(BA<0:3>) 또는 입력신호를 소정의 지연량만큼 지연시켜 각 슬레이브칩에서의 리프레쉬 동작을 지연시킨다.

즉, 다수의 슬레이브칩에서는 지연된 뱅크 액티브 신호 또는 지연된 입력신호를 각 슬레이브칩의 출력신호(BA_REF_OUT)로서 출력하고, 상위 슬레이브칩에서는 제2 반도체 칩 관통라인(L2)을 이용하여 하위 슬레이브칩의 출력신호(BA_REF_OUT)를 상위 슬레이브칩의 입력신호(BA_REF_IN)로 수신한다.

또한, 다수의 슬레이브칩(SLAVE0 - SLAVE7)에서는 소정의 지연량만큼 상기 뱅크 액티브 신호(BA<0:3>) 또는 입력신호를 지연시키므로써 서로 다른 타이밍에서 리프레쉬 동작이 실행되도록 한다.

다수의 슬레이브칩(SLAVE0 - SLAVE7)은 상기 동작을 반복하여 실행하므로써 각 슬레이브칩에서의 리프레쉬 동작이 일정 지연량만큼 각각 지연되어 실행된다.

최상층의 슬레이브칩(SLAVE7)에서는 뱅크의 동작완료를 나타내는 뱅크종료신호(BA_REF_END)를 제3 반도체 관통라인(L3)을 통해 마스터칩(100)에 제공하여 마스터칩(100)에서 모든 리프레쉬 동작을 종료시킨다.

도 3은 본 발명의 일 실시예에 따른 도 2에 도시된 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치에 구비된 슬레이브칩의 구체적인 구성을 나타내는 블럭도이다.

도 3에 도시된 바와 같이, 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치에 구비된 다수의 슬레이브칩 각각은 지연 제어부(200), 모드 선택부(300) 및 종료신호 생성부(400)를 포함한다.

지연 제어부(200)는 제1 반도체 칩 관통라인(L1)을 통해 마스터칩(100)으로부터 리프레쉬 신호(REF), 뱅크 액티브 신호(BA<0:3>) 및 슬레이브칩 구분신호(SLICE<0:2>)를 수신한다.

또한, 테스트모드 동안에는, 테스트 리프레쉬 신호(TAREF<0:2>)가 상기 제1 반도체 칩 관통라인(L1)을 통해 상기 마스터칩(100)으로부터 상기 지연 제어부(200)에 전송된다.

지연 제어부(200)는 수신된 리프레쉬 신호(REF), 뱅크 액티브 신호(BA<0:3>) 및 슬레이브칩 구분신호(SLICE<0:2>)를 논리적으로 조합하여 상기 뱅크 액티브 신호(BA<0:3>)를 소정의 지연량만큼 지연시켜 슬레이브칩의 출력신호(BA_REF_OUT)로서 출력한다.

도 4는 본 발명의 일 실시예에 따른 도 3에 도시된 지연 제어부(200)의 구체적인 상세 회로도이다.

도 4를 참조하면, 지연 제어부(200)는 슬레이브 선택블럭(210), 지연블럭(230) 및 출력블럭(250)를 포함한다.

슬레이브 선택블럭(210)은 상기 마스터칩(100)으로부터 수신된 슬레이브칩 구분신호(SLICE<0:2>)를 이용하여 각 슬레이브칩에 대응되는 슬레이브 선택신호(SLICE_S)를 출력하여 출력블럭(250)에 제공하며, 상기 마스터칩(100)으로부터 수신된 리프레쉬 신호(REF)와 뱅크 액티브 신호(BA<0:3>) 및 하위 슬레이브로부터 수신된 입력신호(BA_REF_IN)의 논리 조합에 따라 상기 입력신호(BA_REF_IN) 또는 뱅크 액티브 신호(BA<0:3>)를 상기 지연블럭(230) 또는 출력블럭(250)에 제공한다.

슬레이브 선택블럭(210)은 제1 노어 게이트(NOR1), 제1 내지 제4 인버터(INV1, INV2, INV3, INV4), 제1 낸드 게이트(NAND1), 제2 낸드 게이트(NAND2), 제2 노어 게이트(NOR2), 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함한다.

제1 노어 게이트(NOR1)는 3개의 입력을 수신하는 게이트로서, 슬레이브칩 구분신호(SLICE<0:2>)를 수신하며, 수신된 슬레이브칩 구분신호(SLICE<0:2>)에 대한 노어(NOR) 논리 연산을 실행하고, 그 결과를 제 1 및 제 2 인버터(INV1, INV2)를 경유하여 출력블럭(250)에 제공한다.

제1 인버터(INV1)는 제1 노어 게이트(NOR1)의 출력을 인버터하여 제2 인버터(INV2), 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)에 제공하며, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)의 동작을 제어한다.

제2 인버터(INV2)는 제1 인버터(INV1)의 출력을 인버터하고, 이를 슬레이브 선택신호로서 출력블럭(250)에 제공한다.

제1 낸드 게이트(NAND1)는 뱅크 액티브 신호(BA<0:1> 및 리프레쉬 신호(REF)를 수신하여 낸드(NAND) 논리 연산을 실행하고, 그 결과를 제2 노어 게이트(NOR2)에 제공한다.

제2 낸드 게이트(NAND2)는 뱅크 액티브 신호(BA<2:3>)를 수신하여 낸드(NAND) 논리 연산을 실행하고, 그 결과를 제2 노어 게이트(NOR2)에 제공한다.

제2 노어 게이트(NOR2)는 상기 제1 낸드 게이트(NAND1) 및 제2 낸드 게이트(NAND2)의 출력을 수신하여 노어(NOR) 논리 연산을 실행하고 그 결과를 제1 트랜지스터(TR1)에 제공한다.

제1 트랜지스터(TR1)는 소스-드레인 경로를 형성하여 제2 노어 게이트(NOR2)의 출력을 수신하고, P형의 게이트에서 상기 제1 인버터(INV1)의 출력을 수신하며, N형의 게이트에서 상기 제2 인버터(INV2)의 출력을 수신한다.

제1 트랜지스터(TR1)의 동작은 수신된 상기 제1 인버터(INV1)의 출력 및 상기 제2 인버터(INV2)의 출력에 의해 제어된다. 즉, 상기 제1 인버터(INV1)의 출력 및 상기 제2 인버터(INV2)의 출력에 응답하여 소스-드레인 경로를 통해 상기 제2 노어 게이트(NOR2)의 출력을 제3 인버터(INV3)에 전달한다.

제2 트랜지스터(TR2)는 하위 슬레이브칩의 출력신호를 입력신호(BA_REF_IN)로서 수신하고, N형의 게이트에서 상기 제1 인버터(INV1)의 출력을 수신하며, P형의 게이트에서 상기 제2 인버터(INV2)의 출력을 수신한다.

제2 트랜지스터(TR2)의 동작은 수신된 상기 제1 인버터(INV1)의 출력 및 상기 제2 인버터(INV2)의 출력에 의해 제어된다. 즉, 상기 제1 인버터(INV1)의 출력 및 상기 제2 인버터(INV2)의 출력에 응답하여 소스-드레인 경로를 통해 상기 입력신호(BA_REF_IN)를 제3 인버터(INV3)에 전달한다.

즉, 상기 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 상기 제1 인버터(INV1)의 출력 및 상기 제2 인버터(INV2)의 출력에 의해 선택적으로 제어된다.

제3 인버터(INV3)는 제1 트랜지스터(TR1)의 출력 또는 제2 트랜지스터(TR2)의 출력을 선택적으로 수신하고, 이를 인버터하여 제4 인버터(INV4)에 제공한다.

제4 인버터(INV4)는 제3 인버터(INV3)의 출력을 인버터하여 지연블럭(230) 및 출력블럭(250)에 제공한다.

지연블럭(230)은 제4 인버터(INV4)의 출력을 소정의 지연량만큼 지연시켜 출력한다. 한편, 테스트모드인 경우에는, 상기 제4 인버터(INV4)의 출력에 대한 지연을 차단하고, 상기 마스터칩(100)으로부터 테스트모드 리프레쉬 신호(TAREF<0:2>)를 수신하여 소정의 지연량만큼 지연시켜 출력할 수 있다.

지연블럭(230)은 다수의 인버터(무도시)가 직렬연결된 인버터 체인들로 이루어 지거나 가변형으로 구비될 수도 있다.

출력블럭(250)은 슬레이브 선택블럭(210)으로부터 수신된 슬레이브 선택신호(SLICE_S)에 응답하여 지연블럭(230)의 출력 또는 슬레이브 선택블럭(210)의 출력을 선택적으로 슬레이브칩의 출력신호(BA_REF_OUT)로서 출력한다.

출력블럭(250)은 제5 인버터(INV5), 제6 인버터(INV6), 제7 인버터(INV7), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)를 포함한다.

제5 인버터(INV5)는 제2 인버터(INV2)의 출력을 수신하여 인버터하고, 이를 제3 트랜지스터(TR3)의 N형의 게이트 및 제6 트랜지스터(TR4)의 P형의 게이트에 각각 제공한다.

제3 트랜지스터(TR3)는 제2 인버터(INV2)의 출력을 P형의 게이트에서 수신하고, 제5 인버터(INV5)의 출력을 N형의 게이트에서 수신하며, 제2 인버터(INV2)의 출력 및 제5 인버터(INV5)의 출력에 의해 제어된다.

즉, 제3 트랜지스터(TR3)는 제2 인버터(INV2)의 출력 및 제5 인버터(INV5)의 출력에 응답하여 상기 지연블럭(300)의 출력을 제6 인버터(INV6)에 제공한다.

제4 트랜지스터(TR4)는 제2 인버터(INV2)의 출력을 N형의 게이트에서 수신하고, 제5 인버터(INV5)의 출력을 P형의 게이트에서 수신하며, 제2 인버터(INV2)의 출력 및 제5 인버터(INV5)의 출력에 의해 제어된다.

즉, 제4 트랜지스터(TR4)는 제2 인버터(INV2)의 출력 및 제5 인버터(INV5)의 출력에 응답하여 상기 제4 인버터(INV4)의 출력을 제6 인버터(INV6)에 제공한다.

제6 인버터(INV6)는 제3 트랜지스터(TR3)의 출력 또는 제4 트랜지스터(TR4)의 출력을 선택적으로 수신하여 인버터한다.

제7 인버터(INV7)는 제6 인버터(INV6)의 출력을 인버터하여 출력신호(BAP_REF_OUT)로서 출력하며, 이를 모드 선택부(300) 및 종료신호 생성부(400)에 각각 제공한다.

모드 선택부(300)는 마스터칩(100)으로부터 리프레쉬 신호(REF) 및 뱅크 액티브 신호(BA<0:3>)를 수신하고, 지연 제어부(200)로부터 슬레이브칩의 출력신호(BA_REF_OUT)를 수신한다.

리프레쉬 모드동안에는, 모드 선택부(300)가 상기 수신된 슬레이브칩의 출력신호(BA_REF_OUT)를 모드선택 출력신호(BA_OUT<0:3>로서 출력하고, 노멀 모드 동안에는, 모드 선택부(300)가 수신된 뱅크 액티브 신호(BA<0:3>)를 모드선택 출력신호(BA_OUT<0:3>)로서 출력한다.

도 5는 본 발명의 일 실시예에 따른 도 3에 도시된 모드 선택부의 구체적인 상세 회로도이다.

도 5에 도시된 바와 같이, 모드 선택부(300)는 제1 동작 선택블럭(310), 제2 동작 선택블럭(320), 제3 동작 선택블럭(330) 및 제4 동작 선택블럭(340)을 포함한다.

제1 동작 선택블럭(310)은 마스터칩(100)으로부터 수신된 리프레쉬 신호(REF) 및 인버터된 리프레쉬 신호에 응답하여 상기 슬레이브칩의 출력신호(BA_REF_OUT) 또는 수신된 제1 뱅크 액티브 신호(BA<0>)를 선택적으로 슬레이브 최종 출력신호(BA_OUT<0:3>)로서 출력한다.

즉, 리프레쉬 모드동안에는, 모드선택 출력신호(BA_OUT<0>)로서 슬레이브칩의 출력신호(BA_REF_OUT)가 출력되고, 노멀 모드동안에는, 제1 뱅크 액티브신호(BA<0>)가 출력된다.

제2 동작 선택블럭(320)은 마스터칩(100)으로부터 수신된 리프레쉬 신호(REF) 및 인버터된 리프레쉬 신호에 응답하여 상기 슬레이브칩의 출력신호(BA_REF_OUT) 또는 수신된 제2 뱅크 액티브 신호(BA<0>)를 선택적으로 슬레이브 최종 출력신호(BA_OUT<1>)로서 출력한다.

즉, 리프레쉬 모드동안에는, 모드선택 출력신호(BA_OUT<1>)로서 슬레이브칩의 출력신호(BA_REF_OUT)가 출력되고, 노멀 모드동안에는, 제2 뱅크 액티브신호(BA<1>)가 출력된다.

제3 동작 선택블럭(330)은 마스터칩(100)으로부터 수신된 리프레쉬 신호(REF) 및 인버터된 리프레쉬 신호에 응답하여 상기 슬레이브칩의 출력신호(BA_REF_OUT) 또는 수신된 제3 뱅크 액티브 신호(BA<2>)를 선택적으로 슬레이브 최종 출력신호(BA_OUT<2>)로서 출력한다.

즉, 리프레쉬 모드동안에는, 모드선택 출력신호(BA_OUT<2>)로서 슬레이브칩의 출력신호(BA_REF_OUT)가 출력되고, 노멀 모드동안에는, 제3 뱅크 액티브신호(BA<2>)가 출력된다.

제4 동작 선택블럭(340)은 마스터칩(100)으로부터 수신된 리프레쉬 신호(REF) 및 인버터된 리프레쉬 신호에 응답하여 상기 슬레이브칩의 출력신호(BA_REF_OUT) 또는 수신된 제4 뱅크 액티브 신호(BA<3>)를 선택적으로 슬레이브 최종 출력신호(BA_OUT<3>)로서 출력한다.

즉, 리프레쉬 모드동안에는, 모드선택 출력신호(BA_OUT<3>)로서 슬레이브칩의 출력신호(BA_REF_OUT)가 출력되고, 노멀 모드동안에는, 제4 뱅크 액티브신호(BA<3>)가 출력된다.

종료신호 생성부(400)는 마스터칩(100)으로부터 최상위 슬레이브칩이라는 정보를 갖는 슬레이브 종료신호(SLICE_END)를 수신하고, 슬레이브칩의 출력신호(BA_REF_OUT)을 수신하며, 이를 이용하여 뱅크 활성화가 종료되었다는 정보를 갖는 뱅크 액티브 종료신호(BA_REF_END)를 생성하여 제3 반도체 칩 관통라인(L3)을 통해 마스터칩(100)에 제공한다.

마스터칩(100)에서는 상기 뱅크 액티브 종료신호(BA_REF_END)에 응답하여 리프레쉬 주기(tRFC)내에서 리프레쉬를 디스에이블(Disable) 시킨다.

도 6은 본 발명의 일 실시예에 따른 종료신호 생성부(400)의 구체적인 상세 회로도이다.

도 6에 도시된 바와 같이, 종료신호 생성부(400)는 제3 낸드 게이트(NAND3) 및 제8 인버터(INV8)를 포함한다.

제3 낸드 게이트(NAND3)는 최상위 슬레이브칩이라는 정보를 갖는 슬레이브 종료신호(SLICE_END) 및 슬레이브칩의 출력신호(BA_REF_OUT)을 수신하고, 이를 낸드 논리 연산하여 그 결과를 출력한다.

제8 인버터(INV8)는 제3 낸드 게이트(NAND3)의 출력을 인버터하여 뱅크 액티브 종료신호(BA_REF_END)로서 출력하여 마스터칩(100)에 제공한다.

이하, 도 2 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치의 동작을 설명한다.

먼저, 리프레쉬 모드인 경우인 경우를 설명한다.

리프레쉬 모드인 경우에, 마스터칩(100)은 리프레쉬 신호(REF), 뱅크 액티브 신호(BA<0:3>) 및 슬레이브칩 구분신호(SLICE<0:2>)를 제1 반도체 칩 관통라인(L1)을 통해 다수의 슬레이브칩(SLAVE0-SLAVE7)에 제공한다.

도 3 및 도 4를 참조하면, 상기 마스터칩(100)으로부터 제1 슬레이브칩(SLAVE0)의 지연 제어부(200)의 슬레이브 선택블럭(210)의 제1 노어 게이트(NOR1)에 수신된 슬레이브칩 구분신호(SLICE<0:2>)는 '000'의 값을 갖게되어 제1 노어 게이트(NOR1)의 출력값은 논리 '하이'값을 갖게되며, 제1 인버터(INV1)의 출력값은 논리 '로우'값을 갖게되고, 제2 인버터(INV2)의 출력값은 논리 '하이'값을 갖게된다.

이에 따라, 제1 트랜지스터(TR1)는 논리 '로우'값을 갖는 제1 인버터(INV1)의 출력값(P형의 게이트에서 수신) 및 논리 '하이'값을 갖는 제2 인버터(INV2)의 출력값(N형의 게이트에서 수신)에 응답하여 제2 노어 게이트(NOR2)의 출력을 제3 인버터(INV3)에 제공한다.

제2 트랜지스터(TR2)는 논리 '하이'값을 갖는 제2 인버터(INV1)의 출력값(P형의 게이트에서 수신) 및 논리 '로우'값을 갖는 제1 인버터(INV1)의 출력값(N형의 게이트에서 수신)에 응답하여 입력신호(BA_REFIN)를 차단한다.

즉, 상기 제2 노어 게이트(NOR2)의 출력은 제3 인버터(INV3) 및 제4 인버터(INV4)를 경유하여 지연블럭(230) 및 제4 트랜지스터(TR4)에 제공된다.

출력블럭(250)의 제5 인버터(INV5)는 논리 '하이'값을 갖는 제2 인버터(IV2)의 출력값을 인버터하여 논리 '로우'값을 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)에 제공한다.

제3 트랜지스터(TR3)는 논리 '하이'값을 갖는 제2 인버터(INV2)의 출력값(P형의 게이트에서 수신) 및 논리 '로우'값을 갖는 제5 인버터(INV5)의 출력값(N형의 게이트에서 수신)에 응답하여 지연블럭(230)의 출력값의 전송을 차단한다.

제4 트랜지스터(TR4)는 논리 '로우'값을 갖는 제5 인버터(INV5)의 출력값(P형의 게이트에서 수신) 및 논리 '하이'값을 갖는 제2 인버터(INV2)의 출력값(N형의 게이트에서 수신)에 응답하여 제4 인버터(INV4)의 출력을 제6 인버터(INV6) 및 제7 인버터(INV7)를 경유하여 논리 '하이' 값을 갖는 슬레이브칩의 출력신호(BA_REF_OUT)로서 출력한다.

즉, 상기 제2 노어 게이트(NOR2)의 출력은 제3 인버터(INV3), 제4 인버터(INV4), 제4 트랜지스터(TR4), 제6 인버터(INV6) 및 제7 인버터(INV7)를 경유하여 슬레이브칩의 출력신호(BA_REF_OUT)로서 출력된다.

이어서, 지연 제어부(200)에서 출력된 슬레이브칩의 출력신호(BA_REF_OUT)는 모드 선택부(300) 및 종료신호 생성부(400)에 제공된다.

도 3 및 도 5를 참조하면, 모드 선택부(300)의 제1 동작 선택블럭(310)은 마스터칩(100)으로부터 수신된 논리 '하이' 상태의 리프레쉬 신호(REF) 및 인버터된 리프레쉬 신호('로우' 논리 레벨)에 응답하여 상기 슬레이브칩의 출력신호(BA_REF_OUT)를 출력하며, 인버터된 리프레쉬 신호('로우' 논리 레벨) 및 논리 '하이' 상태의 리프레쉬 신호(REF)에 응답하여 뱅크 액티브 신호(BA<0:3>)의 출력을 차단한다.

즉, 리프레쉬 모드동안에는, 슬레이브 최종 출력신호(BA_OUT<0>)로서 슬레이브칩의 출력신호(BA_REF_OUT)가 출력되며, 상기 슬레이브칩의 출력신호(BA_REF_OUT)는 제2 슬레이브칩(SLAVE1)의 입력신호(BA_REF_IN)로서 제공된다.

또한, 도 3 및 도 6을 참조하면, 종료신호 생성부(400)의 제3 낸드 게이트(NAND3)에서는 논리 '하이'값을 갖는 슬레이브칩의 출력신호(BA_REF_OUT) 및 논리 '로우'값(최상위 슬레이브칩이 아니므로)을 갖는 뱅크 액티브 종료신호(BA_REF_END)를 수신하여 낸드 연산을 실행하므로써 논리 '하이'값을 출력한다.

종료신호 생성부(400)의 제8 인버터(INV8)는 논리 '하이'값을 수신하여 인버터함으로써 논리 '로우'값을 뱅크 액티브 종료신호(BA_REF_END)로서 출력한다.

이에따라, 마스터칩(100)에서는 뱅크의 활성화가 종료되지 아직 종료되지 않았다고 인식한다.

이어서, 제2 슬레이브칩(SLAVE1)에서는, 도 3 및 도 4를 참조하면, 상기 마스터칩(100)으로부터 제1 노어 게이트(NOR1)에 수신된 슬레이브칩 구분신호(SLICE<0:2>)는 '001'의 값을 갖게되어 제1 노어 게이트(NOR1)의 출력값은 논리 '로우'값을 갖게되며, 제1 인버터(INV1)의 출력값은 논리 '하이'값을 갖게되고, 제2 인버터(INV2)의 출력값은 논리 '로우'값을 갖게된다.

이에 따라, 제1 트랜지스터(TR1)는 논리 '하이'값을 갖는 제1 인버터(INV1)의 출력값(P형의 게이트에서 수신) 및 논리 '로우'값을 갖는 제2 인버터(INV2)의 출력값(N형의 게이트에서 수신)에 응답하여 제2 노어 게이트(NOR2)의 출력을 차단한다.

제2 트랜지스터(TR2)는 논리 '로우'값을 갖는 제2 인버터(INV1)의 출력값(P형의 게이트에서 수신) 및 논리 '하이'값을 갖는 제1 인버터(INV1)의 출력값(N형의 게이트에서 수신)에 응답하여 입력신호(BA_REFIN)를 제3 인버터(INV3)에 전달한다.

즉, 상기 제1 슬레이브(SALVE)로부터 제공된 슬레이브 입력신호(BA_REF_IN)는 제3 인버터(INV3) 및 제4 인버터(INV4)를 경유하여 지연블럭(230) 및 제4 트랜지스터(TR4)에 제공된다.

출력블럭(250)의 제5 인버터(INV5)는 논리 '로우'값을 갖는 제2 인버터(IV2)의 출력값을 인버터하여 논리 '하이'값을 갖는 제5 인버터(IV5)의 출력을 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)에 제공한다.

제3 트랜지스터(TR3)는 논리 '로우'값을 갖는 제2 인버터(INV2)의 출력값(P형의 게이트에서 수신) 및 논리 '하이'값을 갖는 제5 인버터(INV5)의 출력값(N형의 게이트에서 수신)에 응답하여 지연블럭(230)의 출력값을 제6 인버터(INV6)에 제공한다.

제4 트랜지스터(TR4)는 논리 '하이'값을 갖는 제5 인버터(INV5)의 출력값(P형의 게이트에서 수신) 및 논리 '로우'값을 갖는 제2 인버터(INV2)의 출력값(N형의 게이트에서 수신)에 응답하여 제4 인버터(INV4)의 출력을 차단한다.

즉, 상기 제1 슬레이브(SALVE)로부터 제공된 슬레이브 입력신호(BA_REF_IN)는 상기 지연블럭(230)에서 소정의 지연량만큼 지연되고, 지연된 슬레이브입력신호는 제3 트랜지스터(TR3), 제6 인버터(INV6) 및 제7 인버터(INV7)를 경유하여 슬레이브칩의 출력신호(BA_REF_OUT)로서 출력된다.

도 3 및 도 5를 참조하면, 모드 선택부(300)의 제2 동작 선택블럭(310)은 마스터칩(100)으로부터 수신된 논리 '하이' 상태의 리프레쉬 신호(REF) 및 인버터된 리프레쉬 신호('로우' 논리 레벨)에 응답하여 상기 슬레이브칩의 출력신호(BA_REF_OUT)를 출력하며, 인버터된 리프레쉬 신호('로우' 논리 레벨) 및 논리 '하이' 상태의 리프레쉬 신호(REF)에 응답하여 뱅크 액티브 신호(BA<0:3>)의 출력을 차단한다.

즉, 리프레쉬 모드동안에는, 슬레이브 최종 출력신호(BA_OUT<0>)로서 슬레이브칩의 출력신호(BA_REF_OUT)가 출력되며, 상기 슬레이브칩의 출력신호(BA_REF_OUT)는 제3 슬레이브칩(SLAVE2)의 입력신호(BA_REF_IN)로서 제공된다.

도 3 및 도 5를 참조하면, 제2 슬레이브칩(SLAVE1)의 모드 선택부(300)의 제1 동작 선택블럭(310)의 동작은 제1 슬레이브칩(SLAVE0)의 모드 선택부(300)의 제1 동작 선택블럭(310)의 동작과 동일하므로 그 설명을 생략한다.

또한, 제2 슬레이브칩(SLAVE1)의 종료신호 생성부(400)의 동작은 제1 슬레이브칩(SLAVE0)의 종료신호 생성부(400)의 동작과 동일하므로 그 설명을 생략한다.

제3 슬레이브칩(SALVE2) 내지 제8 슬레이브칩(SLAVE7)의 동작은 종료신호 생성부(400)의 동작을 제외하고 제2 슬레이브칩(SLAVE1)의 동작과 동일하므로 생략한다.

제8 슬레이브칩의 종료신호 생성부(400)의 제3 낸드 게이트(NAND3)에서는 논리 '하이'값을 갖는 슬레이브칩의 출력신호(BA_REF_OUT) 및 논리 '하이'값(최상위 슬레이브칩이므로)을 갖는 뱅크 액티브 종료신호(BA_REF_END)를 수신하여 낸드 연산을 실행하므로써 논리 '로우'값을 출력한다.

종료신호 생성부(400)의 제8 인버터(INV8)는 논리 '로우'값을 수신하여 인버터함으로써 논리 '하이'값을 뱅크 액티브 종료신호(BA_REF_END)로서 출력하여 마스터칩(100)에 제공한다.

이에따라, 마스터칩(100)에서는 뱅크의 활성화가 종료되었음을 인지하여 리프레쉬 신호(REF)를 디스에이블(Disable) 시킨다.

한편, 도 3 및 5를 참조하면, 리프레쉬 모드가 아닌 노말 동작모드에서는, 마스터에서 수신된 뱅크 액티브 신호(BA<0:3>)을 그대로 출력하여 노말 동작이 실행되도록 한다.

도 7은 본 발명의 일 실시예에 따른 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치에 사용된 슬레이브칩에서의 리프레쉬 타이밍을 나타내는 타이밍도이다.

도 7을 참조하면, 상기에 서술된 바와 같이, 본 발명의 일 실시예에 따른 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치의 동작에 따라 각 슬레이브칩에서의 리프레쉬 타이밍이 소정의 지연량만큼 지연되어 구동된다는 것을 알수 있다.

100: 마스터칩
SLAVE0 -SLAVE7: 슬레이브칩
200: 지연 제어부
300: 모드 선택부
400: 종료신호 생성부

Claims

리프레쉬를 실행시키기 위한 리프레쉬 신호, 뱅크를 활성화시키는 뱅크 액티브 신호 및 다수의 제2 반도체를 구분하기 위한 제2 반도체 구분신호를 제공하는 제1 반도체; 및
상기 제1 반도체로부터 수신된 리프레쉬 신호, 뱅크 액티브 신호, 제2 반도체 구분신호 및 입력신호를 이용하여 서로 다른 타이밍에 리프레쉬 동작을 실행하는 다수의 제2 반도체를 포함하되,
상기 다수의 제2 반도체 각각은,
상기 제1 반도체로부터 리프레쉬 신호, 뱅크 액티브 신호, 제2 반도체 구분신호 및 입력신호를 수신하고 이를 논리적으로 조합하여 수신된 뱅크 액티브 신호또는 입력신호를 소정의 지연량만큼 지연시켜 각 제2 반도체의 출력신호로서 출력하는 지연 제어부; 및
상기 제1 반도체로부터 최상위 제2 반도체이라는 정보를 갖는 슬레이브 종료신호를 수신하고, 상기 지연 제어부에서 출력된 제2 반도체의 출력신호를 수신하며, 이를 이용하여 뱅크 활성화의 종료를 나타내는 뱅크 액티브 종료신호를 생성하는 종료신호 생성부를 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 1항에 있어서,
상기 다수의 제2 반도체 각각은 수신된 뱅크 액티브 신호를 소정의 지연량만큼 지연시켜 뱅크를 활성화시키는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 2항에 있어서,
상기 뱅크 액티브 신호는 순차적으로 지연되는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 2항에 있어서,
상기 다수의 제2 반도체는 지연된 뱅크 액티브 신호를 각 제2 반도체의 출력신호로서 출력하고, 이를 상위 제2 반도체의 입력신호로 제공하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 1항에 있어서,
상기 리프레쉬 신호, 뱅크 액티브 신호 및 제2 반도체 구분신호는 제1 반도체 관통라인을 통해 상기 다수의 제2 반도체에 제공되는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 1항에 있어서,
상기 제1 반도체는, 테스트모드 동안에, 테스트모드시의 리프레시 신호인 테스트 리프레쉬 신호를 상기 다수의 제2 반도체에 제공하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 1항에 있어서,
상기 다수의 제2 반도체 중 최상위 제2 반도체는 뱅크의 동작완료를 나타내는 뱅크종료신호를 생성하여 제1 반도체에 제공하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
삭제
제 1항에 있어서,
상기 뱅크 액티브 종료신호가 상기 제1 반도체에 제공되면, 상기 제1 반도체는 상기 뱅크 액티브 종료신호에 응답하여 리프레쉬 주기내에서 리프레쉬를 디스에이블시키는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 1항에 있어서,
상기 제1 반도체로부터 리프레쉬 신호 및 뱅크 액티브 신호를 수신하고, 상기 지연 제어부로부터 제2 반도체의 출력신호를 수신하며, 리프레쉬 모드동안에는, 상기 수신된 제2 반도체의 출력신호를 모드선택 출력신호로서 출력하고, 노멀 모드 동안에는, 수신된 뱅크 액티브 신호를 모드선택 출력신호로서 출력하는 모드 선택부를 더 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 1항에 있어서,
상기 지연 제어부는,
상기 리프레쉬 신호, 뱅크 액티브 신호, 제2 반도체 구분신호 및 입력신호의 논리 조합에 따라 각 제2 반도체에 대응되는 슬레이브 선택신호와 뱅크 액티브 신호 또는 입력신호를 출력하는 슬레이브 선택블럭;
상기 슬레이브 선택블럭으로부터 출력된 상기 뱅크 액티브 신호 또는 상기 입력신호을 소정의 지연량만큼 지연시키는 지연블럭; 및
상기 슬레이브 선택블럭으로부터 출력된 상기 슬레이브 선택신호에 응답하여 상기 지연블럭의 출력 또는 상기 슬레이브 선택블럭의 출력을 선택적으로 제2 반도체의 출력신호로서 출력하는 출력블럭을 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 11항에 있어서,
상기 슬레이브 선택블럭은,
상기 제2 반도체 구분신호의 논리 조합에 따라 슬레이브 선택신호를 생성하여 상기 출력블럭에 제공하고, 상기 리프레쉬 신호와 뱅크 액티브 신호의 논리 조합의 결과 또는 상기 입력신호를 선택적으로 상기 지연블럭 또는 상기 출력블럭에 제공하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 11항에 있어서,
상기 지연블럭은,
테스트모드인 경우에, 상기 슬레이브 선택블럭의 출력 대신에, 상기 제1 반도체로부터 테스트모드 리프레쉬 신호를 수신하여 이를 소정의 지연량만큼 지연시켜 출력하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
제 1항에 있어서,
상기 종료신호 생성부는,
상기 슬레이브 종료신호 및 상기 제2 반도체의 출력신호를 수신하고, 이를 낸드 논리 연산하는 낸드 게이트; 및.
상기 낸드 게이트의 출력을 인버터하여 뱅크 액티브 종료신호로서 출력하는 인버터를 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템.
마스터칩; 및
제1 반도체 관통 라인을 이용하여 상기 마스터칩으로부터 리프레쉬 신호, 뱅크 액티브 신호, 슬레이브칩 구분신호를 수신하고, 이를 이용하여 서로 다른 타이밍에 리프레쉬 동작을 실행하는 다수의 슬레이브칩을 포함하되,
상기 다수의 슬레이브칩 각각은,
상기 마스터칩으로부터 수신된 리프레쉬 신호, 뱅크 액티브 신호, 슬레이브칩 구분신호 및 입력신호를 이용하여 상기 뱅크 액티브 신호 또는 상기 입력신호를 소정의 지연량만큼 지연시켜 각 슬레이브칩의 출력신호로서 출력하는 지연 제어부; 및
상기 마스터칩으로부터 최상위 슬레이브칩이라는 정보를 갖는 슬레이브 종료신호와 상기 지연 제어부에서 출력된 슬레이브칩의 출력신호를 이용하여 뱅크 활성화의 종료를 나타내는 뱅크 액티브 종료신호를 생성하는 종료신호 생성부를 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
제 15항에 있어서,
상기 다수의 슬레이브칩은 뱅크 액티브 신호를 최하위 슬레이브칩의 출력신호로서 출력하고, 이를 상위 슬레이브칩의 입력신호로 제공하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
제 16항에 있어서,
상기 다수의 슬레이브칩 각각은 슬레이브칩 구분신호에 응답하여 적층된 순서에 따라 하위 슬레이브칩으로부터 입력된 입력신호를 소정의 지연량만큼 순차적으로 지연시키는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
제 17항에 있어서,
상기 다수의 슬레이브칩 중 최상위 슬레이브칩은 뱅크의 동작완료를 나타내는 뱅크종료신호를 생성하여 마스터칩에 제공하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
제 15항에 있어서,
상기 마스터칩은, 테스트모드 동안에, 테스트모드시의 리프레시 신호인 테스트 리프레쉬 신호를 상기 다수의 슬레이브칩에 제공하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
삭제
제 15항에 있어서,
상기 뱅크 액티브 종료신호가 상기 마스터칩에 제공되면, 상기 마스터칩은 상기 뱅크 액티브 종료신호에 응답하여 리프레쉬 주기내에서 리프레쉬를 디스에이블시키는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
제 15항에 있어서,
리프레쉬 모드동안에는, 상기 슬레이브칩의 출력신호를 모드선택 출력신호로서 출력하고, 노멀 모드 동안에는, 상기 뱅크 액티브 신호를 모드선택 출력신호로서 출력하는 모드 선택부를 더 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
제 15항에 있어서,
상기 지연 제어부는,
상기 리프레쉬 신호, 뱅크 액티브 신호, 슬레이브칩 구분신호 및 입력신호의 논리 조합에 따라 각 슬레이브칩에 대응되는 슬레이브 선택신호와 뱅크 액티브 신호 또는 입력신호를 출력하는 슬레이브 선택블럭;
상기 슬레이브 선택블럭으로부터 출력된 상기 뱅크 액티브 신호 또는 상기 입력신호을 소정의 지연량만큼 지연시키는 지연블럭; 및
상기 슬레이브 선택블럭으로부터 출력된 상기 슬레이브 선택신호에 응답하여 상기 지연블럭의 출력 또는 상기 슬레이브 선택블럭의 출력을 선택적으로 슬레이브칩의 출력신호로서 출력하는 출력블럭을 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
제 23항에 있어서,
상기 슬레이브 선택블럭은,
상기 슬레이브칩 구분신호의 논리 조합에 따라 상기 슬레이브 선택신호를 생성하여 상기 출력블럭에 제공하고, 상기 리프레쉬 신호와 뱅크 액티브 신호의 논리 조합의 결과 또는 상기 입력신호를 선택적으로 상기 지연블럭 또는 상기 출력블럭에 제공하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
제 23항에 있어서,
상기 지연블럭은,
테스트모드인 경우에, 상기 슬레이브 선택블럭의 출력 대신에, 상기 마스터칩으로부터 테스트모드 리프레쉬 신호를 수신하여 이를 소정의 지연량만큼 지연시켜 출력하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
제 15항에 있어서,
상기 종료신호 생성부는,
상기 슬레이브 종료신호 및 상기 슬레이브칩의 출력신호를 수신하고, 이를 낸드 논리 연산하는 낸드 게이트; 및.
상기 낸드 게이트의 출력을 인버터하여 뱅크 액티브 종료신호로서 출력하는 인버터를 포함하는 다수의 적층된 칩의 리프레쉬 동작을 제어하는 반도체 장치.
삭제
삭제
삭제
삭제
삭제
삭제