TWI532054B - 半導體系統及裝置及用於控制堆疊晶片更新操作之方法 - Google Patents

Description

半導體系統及裝置及用於控制堆疊晶片更新操作之方法

本發明之例示性實施例係關於一種半導體設計技術，且更特定言之，係關於一種系統、半導體裝置及用於控制複數個堆疊半導體晶片之更新操作的方法。

本申請案主張2010年7月8日申請之韓國專利申請案第10-2010-0065864號之優先權，該案之全文以引用的方式併入本文中。

一般而言，半導體記憶體單元藉由週期性地啟用字線來執行更新操作以實質上維持資料。

然而，當複數個組之半導體記憶體裝置啟用相應字線時，峰值電流可能增加。

為了減小峰值電流，可對多個組進行分組(例如，分成兩個、四個等之群組)，且接著基於群組而對群組進行操作。

舉例而言，若半導體記憶體單元包括八組，則組BANK<0:7>可同時執行更新操作，組BANK<0:7>可被劃分成諸如組BANK<0:3>及組BANK<4:7>之兩個群組以執行更新操作，或組BANK<0:7>可被劃分成組BANK<0:1>、組BANK<2:3>、組BANK<4:5>及組BANK<6:7>以執行更新操作。

同時，對高密度半導體裝置之需要日益增加，從而引起經由減小線寬之按比例縮小方法的半導體裝置之整合度之改良。然而，近來，此按比例縮小方法已到達技術界限。為了解決該技術界限，正在開發各種類型之堆疊封裝技術。

詳言之，已建議使用經由半導體晶片形成之導線(亦稱為矽穿孔(TSV))之堆疊半導體封裝。根據堆疊半導體封裝之已知製造方法，經由半導體晶片形成一通孔，在該通孔中填充導電材料以形成稱為矽穿孔之電極，且一上部半導體晶片經由矽穿孔而電耦接至一下部半導體晶片。

圖1為說明使用矽穿孔(TSV)之已知堆疊半導體晶片封裝的圖。

參看圖1，在此半導體晶片封裝中，由於堆疊半導體晶片封裝中之組之數目與受控器晶片之數目成比例增加，故峰值電流可能增加且用於供應一供應電壓之電荷泵區域亦可能增加。

本發明之例示性實施例係針對一種系統、半導體裝置及用於控制堆疊晶片以在不同時序執行每一受控器晶片中之更新操作的方法。

根據本發明之一例示性實施例，一種用於控制複數個堆疊半導體晶片之一更新操作的半導體系統包括：一第一半導體，其經組態以輸出一用於執行一更新操作之更新信號及一半導體晶片辨別信號；及複數個第二半導體晶片，其經組態以回應於該更新信號及該半導體晶片辨別信號而在不同時序執行一更新操作。

根據本發明之另一例示性實施例，一種用於控制複數個堆疊晶片之一更新操作的半導體裝置包括：一主控器晶片；及複數個受控器晶片，其經組態以回應於一在該更新操作中充當一組啟用信號之第一延遲輸入信號而在不同時序執行一更新操作。

根據本發明之又一例示性實施例，一種用於控制一更新操作之半導體裝置包括：一延遲控制電路，其經組態以回應於一半導體晶片辨別信號而延遲一在一更新操作中充當一組啟用信號之第一輸入信號，且輸出該延遲信號作為一第二半導體之一第一輸出信號；及一結束信號產生電路，其經組態以回應於一表示一倒數第二半導體之受控器結束信號及該倒數第二半導體之該第一輸出信號而產生一表示組啟用之結束的組啟用結束信號。

根據本發明之再一例示性實施例，一種用於控制複數個堆疊晶片之一更新操作的方法包括：將用於啟用組之組啟用信號提供至複數個受控器晶片；藉由使用該所提供之組啟用信號產生一延遲一特定延遲量之第一輸出信號，及回應於該延遲第一輸出信號而執行一對應受控器晶片之一更新操作；輸入該延遲第一輸出信號作為一下一受控器晶片之一第一輸入信號；及重複該產生該第一輸出信號、該執行該更新操作及該輸入該延遲輸出信號。

下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式體現，且不應解釋為限於本文中所闡述之實施例。實情為，提供此等實施例，使得本發明將為詳盡且完整的，且將本發明之範疇充分傳達至熟習此項技術者。貫穿本發明，相同參考數字指代貫穿本發明之各圖及實施例的相同部件。

在本發明之一例示性實施例中，假定堆疊八個受控器晶片，且將配置於每一受控器晶片中之組分類成兩群組之組(第一群組：BANK<0:3>，及第二群組：BANK<4:7>)。由於第二群組BANK<4:7>之組之組態及操作與第一群組BANK<0:3>之組之組態及操作相同，故將僅描述第一群組BANK<0:3>之組之組態及操作。

圖2為說明根據本發明之一例示性實施例的用於控制複數個堆疊晶片之更新操作之半導體裝置的圖。

參看圖2，根據本發明之例示性實施例的用於控制複數個堆疊晶片之更新操作之半導體裝置包括一主控器晶片100及複數個受控器晶片SLAVE0至SLAVE7。

主控器晶片100經組態以向複數個受控器晶片SLAVE0至SLAVE7提供用於執行該複數個受控器晶片SLAVE0至SLAVE7中之更新操作之更新信號REF、用於啟用每一組之組啟用信號BA<0:3>及經由第一矽穿孔L1之受控器晶片辨別信號SLICE<0:2>。

在測試模式期間，亦可將在測試模式中充當更新信號之測試更新信號TAREF<0:2>經由第一矽穿孔L1提供至複數個受控器晶片SLAVE0至SLAVE7。

複數個受控器晶片SLAVE0至SLAVE7經組態以回應於更新信號REF、第一輸入信號BA_REF_IN及第二半導體辨別信號SLICE<0:2>而在不同時序執行更新操作。此處，複數個受控器晶片SLAVE0至SLAVE7將第一輸入信號BA_REF_IN(此可為用於更新操作之組啟用信號)延遲一特定延遲量，藉此延遲每一受控器晶片中之更新操作。

此外，受控器晶片經由第二矽穿孔L2輸出第一延遲輸入信號BA_REF_IN作為受控器晶片之第一輸出信號BA_REF_OUT，且下一(上部)受控器晶片經由第二矽穿孔L2接收受控器晶片之第一輸出信號BA_REF_OUT作為下一(上部)受控器晶片之第一輸入信號BA_REF_IN。

複數個受控器晶片SLAVE0至SLAVE7經組態以將第一輸入信號BA_REF_IN延遲特定延遲量，藉此允許在不同時序執行更新操作。

複數個受控器晶片SLAVE0至SLAVE7可依序執行以上操作，使得依序執行每一受控器晶片中之更新操作。

同時，最後(最上部)受控器晶片SLAVE7經組態以經由第三矽穿孔L3向主控器晶片100提供表示組之更新操作完成的組結束信號BA_REF_END，藉此允許主控器晶片100結束更新操作。

圖3為說明根據本發明之一例示性實施例的用於控制更新操作之受控器晶片之一部分之詳細組態的方塊圖。

參看圖3，每一受控器晶片包括延遲控制電路200、模式選擇電路300及結束信號產生電路400。

延遲控制電路200經組態以延遲第一輸入信號BA_REF_IN。此外，延遲控制電路200可接收更新信號REF、組啟用信號BA<0：3>、第一輸入信號BA_REF_IN及來自主控器晶片或另一受控器晶片之受控器晶片辨別信號SLICE<0：2>。

在測試模式期間，將測試更新信號TA REF<0：2>提供至延遲控制電路200。

延遲控制電路200可使用更新信號REF、第一輸入信號BA_REF_IN及受控器晶片辨別信號SLICE<0：2>來執行邏輯運算，以將第一輸入信號BA_REF_IN延遲一特定延遲量，且輸出受控器晶片之第一輸出信號BA_REF_OUT。

圖4為說明根據本發明之一例示性實施例的圖3所示之延遲控制電路200的電路圖。

參看圖4，延遲控制電路200包括受控器選擇區塊210、延遲區塊230及輸出區塊250。

受控器選擇區塊210經組態以藉由使用受控器晶片辨別信號SLICE<0：2>向輸出區塊250提供對應於每一受控器晶片之受控器選擇信號SLICE_S。又，受控器選擇區塊210經組態以根據受控器晶片辨別信號SLICE<0：2>向延遲區塊230及輸出區塊250提供第一輸入信號BA_REF_IN或對組啟用信號BA<0：3>進行之邏輯運算之結果以及更新信號REF。

受控器選擇區塊210包括第一「反或」(NOR)閘NOR1、第一反相器INV1至第四反相器INV4、第一「反及」(NAND)閘NAND1、第二NAND閘NAND2、第二NOR閘NOR2、第一傳輸閘TG1及第二傳輸閘TG2。

第一NOR閘NOR1經組態以對受控器晶片辨別信號SLICE<0:2>執行NOR運算，且經由第一反相器INV1及第二反相器INV2將運算結果提供至輸出區塊250。

第一反相器INV1經組態以使第一NOR閘NOR1之輸出信號反相。將自第一反相器INV1輸出之反相信號提供至第二反相器INV2、第一傳輸閘TG1及第二傳輸閘TG2。

第二反相器INV2經組態以使第一反相器INV1之輸出信號反相，且向輸出區塊250提供反相信號作為受控器選擇信號SLICE_S。

第一NAND閘NAND1經組態以對組啟用信號BA<0:1>及更新信號REF執行NAND運算，且向第二NOR閘NOR2提供運算結果。

第二NAND閘NAND2經組態以對組啟用信號BA<2:3>執行NAND運算，且向第二NOR閘NOR2提供運算結果。

第二NOR閘NOR2經組態以對第一NAND閘NAND1及第二NAND閘NAND2之輸出信號執行NOR運算，且向第一傳輸閘TG1提供運算結果。

第一傳輸閘TG1經組態以回應於第一反相器INV1之輸出信號及第二反相器INV2之輸出信號而將第二NOR閘NOR2之輸出信號傳輸至第三反相器INV3。

第二傳輸閘TG2經組態以接收下部受控器晶片之輸出信號BA_REF_OUT作為第一輸入信號BA_REF_IN，且回應於第一反相器INV1之輸出信號及第二反相器INV2之輸出信號而將該第一輸入信號BA_REF_IN傳輸至第三反相器INV3之輸入端。

第三反相器INV3經組態以接收第一傳輸閘TG1之輸出信號或第二傳輸閘TG2之輸出信號，且向第四反相器INV4提供反相信號。

第四反相器INV4經組態以使第三反相器INV3之輸出信號反相，且向延遲區塊230及輸出區塊250提供反相信號。

延遲區塊230經組態以將第四反相器INV4之輸出信號延遲一特定延遲量，且輸出延遲信號。同時，在測試模式之狀況下，延遲區塊230可經組態以停止延遲第四反相器INV4之輸出信號，且自主控器晶片100接收測試更新信號TAREF<0:2>，並將該測試更新信號TAREF<0:2>延遲一特定延遲量以輸出延遲信號。

延遲區塊230可由反相器鏈形成或可形成為可變類型，在該等相器鏈中複數個反相器(未圖示)彼此串聯耦接。

輸出區塊250經組態以回應於自受控器選擇區塊210所接收之受控器選擇信號SLICE_S而選擇性地輸出延遲區塊230之輸出信號或受控器選擇區塊210之輸出信號作為受控器晶片之第一輸出信號BA_REF_OUT。

輸出區塊250包括第五反相器INV5、第六反相器INV6、第七反相器INV7、第三傳輸閘TG3及第四傳輸閘TG4。

第五反相器經組態以接收第二反相器INV2之輸出信號且使其反相。第三傳輸閘TG3經組態以回應於第二反相器INV2之輸出信號及第五反相器INV5之輸出信號而傳輸延遲區塊230之輸出信號。

第四傳輸閘TG4經組態以回應於第二反相器INV2之輸出信號及第五反相器INV5之輸出信號而傳輸第四反相器INV4之輸出信號。

第六反相器INV6經組態以接收第三傳輸閘TG3之輸出信號或第四傳輸閘TG4之輸出信號，且將其反相。

第七反相器INV7經組態以使第六反相器INV6之輸出信號反相，且輸出反相信號作為第一輸出信號BA_REF_OUT。此外，第七反相器INV7將第一輸出信號BA_REF_OUT提供至模式選擇電路300及結束信號產生電路400。

再次參看圖3，模式選擇電路300經組態以(例如)自主控器晶片100接收更新信號REF及組啟用信號BA<0:3>，且自相應延遲控制電路200接收第一輸出信號BA_REF_OUT。

在更新模式期間，模式選擇電路300經組態以輸出受控器晶片之第一輸出信號BA_REF_OUT作為模式選擇輸出信號BA_OUT<0:3>。在正常模式期間，模式選擇電路300經組態以輸出所接收之組啟用信號BA<0:3>作為模式選擇輸出信號BA_OUT<0:3>。

圖5為說明根據本發明之一例示性實施例的圖3所示之模式選擇電路的電路圖。

參看圖5，模式選擇電路300包括第一操作選擇區塊310、第二操作選擇區塊320、第三操作選擇區塊330及第四操作選擇區塊340。

第一操作選擇區塊310經組態以回應於(例如)自主控器晶片100接收之更新信號REF及反相更新信號而選擇性地輸出第一輸出信號BA_REF_OUT或第一組啟用信號BA<0>作為模式選擇輸出信號BA_OUT<0>。

亦即，在更新模式期間，輸出第一輸出信號BA_REF_OUT作為模式選擇輸出信號BA_OUT<0>。而在正常模式期間，輸出第一組啟用信號BA<0>作為模式選擇輸出信號BA_OUT<0>。

第二操作選擇區塊320經組態以回應於(例如)自主控器晶片100接收之更新信號REF及反相更新信號而選擇性地輸出第一輸出信號BA_REF_OUT或第二組啟用信號BA<1>作為模式選擇輸出信號BA_OUT<1>。

亦即，在更新模式期間，輸出第一輸出信號BA_REF_OUT作為模式選擇輸出信號BA_OUT<1>。而在正常模式期間，輸出第二組啟用信號BA<1>作為模式選擇輸出信號BA_OUT<1>。

第三操作選擇區塊330經組態以回應於(例如)自主控器晶片100接收之更新信號REF及反相更新信號而選擇性地輸出第一輸出信號BA_REF_OUT或第三組啟用信號BA<2>作為模式選擇輸出信號BA_OUT<2>。

亦即，在更新模式期間，輸出第一輸出信號BA_REF_OUT作為模式選擇輸出信號BA_OUT<2>。而在正常模式期間，輸出第三組啟用信號BA<2>作為模式選擇輸出信號BA_OUT<2>。

第四操作選擇區塊340經組態以回應於(例如)自主控器晶片100接收之更新信號REF及反相更新信號而選擇性地輸出第一輸出信號BA_REF_OUT或第四組啟用信號BA<3>作為模式選擇輸出信號BA_OUT<3>。

亦即，在更新模式期間，輸出第一輸出信號BA_REF_OUT作為模式選擇輸出信號BA_OUT<3>。而在正常模式期間，輸出第四組啟用信號BA<3>作為模式選擇輸出信號BA_OUT<3>。

再次參看圖3，結束信號產生電路400經組態以自主控器晶片100接收具有表示最後(最上部)受控器晶片之資訊的受控器結束信號SLICE_END，接收受控器晶片之第一輸出信號BA_REF_OUT，產生具有表示組啟用之結束之資訊的組啟用結束信號BA_REF_END，且經由第三矽穿孔L3向主控器晶片100提供組啟用結束信號BA_REF_END。

主控器晶片100經組態以回應於組啟用結束信號BA_REF_END而在更新週期tRFC中停用更新操作。

圖6為說明根據本發明之一例示性實施例之結束信號產生電路400的電路圖。

參看圖6，結束信號產生電路400包括第三NAND閘NAND3及第八反相器INV8。

第三NAND閘NAND3經組態以對受控器結束信號SLICE_END及第一輸出信號BA_REF_OUT執行NAND運算。

第八反相器INV8經組態以使第三NAND閘NAND3之輸出信號反相，且將反相信號提供至主控器晶片100作為組啟用結束信號BA_REF_END。

在下文中，將參看圖2至圖6描述根據本發明之一例示性實施例的用於控制複數個堆疊晶片之更新操作之半導體裝置的操作。

將描述半導體裝置在更新模式中之操作。

在更新模式中，主控器晶片100經組態以經由第一矽穿孔L1向複數個受控器晶片SLAVE0至SLAVE7提供更新信號REF、組啟用信號BA<0:3>及受控器晶片辨別信號SLICE<0:2>。

參看圖3及圖4，由於由第一受控器晶片SLAVE0之延遲控制電路200之受控器選擇區塊210中之第一NOR閘NOR1自主控器晶片100接收之受控器晶片辨別信號SLICE(0:2>具有值「000」，故第一NOR閘NOR1之輸出值為邏輯「高」，第一反相器INV1之輸出值為邏輯「低」，且第二反相器INV2之輸出值為邏輯「高」。

因此，第一傳輸閘TG1回應於具有邏輯「低」值之第一反相器INV1的輸出及具有邏輯「高」值之第二反相器INV2的輸出而傳輸第二NOR閘NOR2之輸出信號。

第二傳輸閘TG2回應於具有邏輯「高」值之第二反相器INV2的輸出及具有邏輯「低」值之第一反相器INV1的輸出而中斷第一輸入信號BA_REF_IN。

亦即，經由第三反相器INV3及第四反相器INV4將第二NOR閘NOR2之輸出信號提供至延遲區塊230及第四傳輸閘TG4。

輸出區塊250之第五反相器INV5經組態以使具有邏輯「高」值之第二反相器INV2之輸出反相，且將邏輯「低」值提供至第三傳輸閘TG3及第四傳輸閘TG4。

第三傳輸閘TG3回應於具有邏輯「高」值之第二反相器INV2之輸出及具有邏輯「低」值之第五反相器INV5之輸出而中斷傳輸延遲區塊230之輸出值。

第四傳輸閘TG4回應於具有邏輯「低」值之第五反相器INV5的輸出及具有邏輯「高」值之第二反相器INV2的輸出而經由第六反相器INV6及第七反相器INV7傳輸第四反相器INV4之輸出信號作為具有邏輯「高」值之第一輸出信號BA_REF_OUT。

亦即，經由第三反相器INV3、第四反相器INV4、第四傳輸閘TG4、第六反相器INV6及第七反相器INV7輸出第二NOR閘NOR2之輸出信號作為第一輸出信號BA_REF_OUT。

將自延遲控制電路200輸出之第一輸出信號BA_REF_OUT提供至模式選擇電路300及結束信號產生電路400。

參看圖3及圖5，模式選擇電路300之第一操作選擇區塊310經組態以回應於自主控器晶片100接收的處於邏輯「高」狀態之更新信號REF及反相更新信號(處於邏輯「低」位準)而傳輸第一輸出信號BA_REF_OUT，且中斷組啟用信號BA<0:3>。

亦即，在更新模式期間，輸出第一受控器晶片之第一輸出信號BA_REF_OUT作為模式選擇輸出信號BA_OUT<0>，且將其提供作為第二受控器晶片SLAVE1之第一輸入信號BA_REF_IN。

參看圖3及圖6，結束信號產生電路400之第三NAND閘NAND3經組態以對具有邏輯「高」值之第一輸出信號BA_REF_OUT及具有邏輯「低」值之受控器結束信號SLICE_END執行NAND運算(因為其並非最上部受控器晶片)，且輸出邏輯「高」值。

結束信號產生電路400之第八反相器INV8接收邏輯「高」值，且輸出邏輯「低」值作為組啟用結束信號BA_REF_END。

因此，主控器晶片100認識到尚未結束組之啟用。

再次參看圖3及圖4，在第二受控器晶片SLAVE1中，由於由第一NOR閘NOR1自主控器晶片100接收之受控器晶片辨別信號SLICE<0:2>具有值「001」，故第一NOR閘NOR1之輸出值為邏輯「低」、第一反相器INV1之輸出值為邏輯「高」，且第二反相器INV2之輸出值為邏輯「低」。

因此，第一傳輸閘TG1回應於具有邏輯「高」'值之第一反相器INV1的輸出及具有邏輯「低」值之第二反相器INV2的輸出而中斷第二NOR閘NOR2之輸出信號。

第二傳輸閘TG2回應於具有邏輯「低」值之第二反相器INV2的輸出及具有邏輯「高」值之第一反相器INV1的輸出而將第一輸入信號BA_REF_IN傳輸至第三反相器INV3。

亦即，經由第二受控器晶片SLAVE1之第三反相器INV3及第四反相器INV4將自第一受控器晶片SLAVE0提供之第一輸入信號BA_REF_IN提供至延遲區塊230及第四傳輸閘TG4。

輸出區塊250之第五反相器INV5使具有邏輯「低」值之第二反相器INV2之輸出反相，且將具有邏輯「高」值之第五反相器INV5之輸出信號提供至第三傳輸閘TG3及第四傳輸閘TG4。

第三傳輸閘TG3回應於具有邏輯「低」值之第二反相器INV2之輸出及具有邏輯「高」值之第五反相器INV5之輸出而傳輸延遲區塊230之輸出值。

第四傳輸閘TG4回應於具有邏輯「高」值之第五反相器INV5的輸出及具有邏輯「低」值之第二反相器INV2的輸出而中斷第四反相器INV4之輸出信號。

亦即，在延遲區塊230中將自第一受控器SLAVE0提供之第一輸入信號BA_REF_IN延遲一特定延遲量，且經由第三傳輸閘TG3、第六反相器INV6及第七反相器INV7輸出延遲受控器輸入信號作為第一輸出信號BA_REF_OUT。

將自延遲控制電路200輸出之第一輸出信號BA_REF_OUT提供至相應模式選擇電路300及相應結束信號產生電路400。

參看圖3及圖5，模式選擇電路300之第二操作選擇區塊320經組態以回應於自主控器晶片100接收的處於邏輯「高」狀態之更新信號REF及反相更新信號(處於邏輯「低」位準)而傳輸第一輸出信號BA_REF_OUT，且中斷組啟用信號BA<0:3>。

亦即，在更新模式期間，輸出第二受控器晶片之第一輸出信號BA_REF_OUT作為模式選擇輸出信號BA_OUT<1>，且將其提供作為第三受控器晶片SLAVE2之第一輸入信號BA_REF_IN。

參看圖3及圖5，由於第二受控器晶片SLAVE1之模式選擇電路300之第二操作選擇區塊320執行等效於第一受控器晶片SLAVE0之模式選擇電路300之第一操作選擇區塊310的操作，故將省略其描述。

此外，由於第二受控器晶片SLAVE1之結束信號產生電路400執行等效於第一受控器晶片SLAVE0之結束信號產生電路400的操作，故亦將省略其描述。

由於第三受控器晶片SLAVE2至第八受控器晶片SLAVE7之操作等效於第二受控器晶片SLAVE1之操作(除了結束信號產生電路400之操作之外)，故亦將省略其描述。

第八受控器晶片SLAVE8之結束信號產生電路400之第三NAND閘NAND3經組態以對具有邏輯「高」值之受控器晶片的第一輸出信號BA_REF_OUT及具有邏輯「高」值之受控器結束信號SLICE_END執行NAND運算(因為其並非最上部受控器晶片)，且輸出邏輯「低」值。

結束信號產生電路400之第八反相器INV8經組態以接收邏輯「低」值並使其反相，且向主控器晶片100提供邏輯「高」值作為組啟用結束信號BA_REF_END。

因此，主控器晶片100認識到已結束組之啟用，且停用更新信號REF。

參看圖3及圖5，在正常模式中(亦即，不在更新模式中)，按現狀輸出自主控器晶片100接收之組啟用信號BA<0：3>以使得執行正常操作。

圖7為說明根據本發明之一例示性實施例的在用於控制複數個堆疊晶片之更新操作之受控器晶片中之更新時序的時序圖。

參看圖7，如上文所描述，可理解，將每一受控器晶片中之更新時序延遲一特定延遲量。

如上文所描述，在根據本發明之一例示性實施例的一系統、一半導體裝置及一用於控制複數個堆疊晶片之更新操作的方法中，將每一受控器晶片延遲一特定延遲量以用於啟用，且可在不同時序執行每一受控器晶片之更新操作，從而引起峰值電流之減小。

此外，可藉由在不同時序執行每一受控器晶片之更新操作來分佈電流消耗，以補償功率供應驅動單元之有限容量。因此，由功率供應驅動單元佔據之面積可能減小，從而引起生產力之改良。

儘管已關於特定實施例描述本發明，但熟習此項技術者將顯而易見，可在不脫離如以下申請專利範圍中所界定的本發明之精神及範疇的情況下進行各種改變及修改。

100．．．主控器晶片

200．．．延遲控制電路

210．．．受控器選擇區塊

230．．．延遲區塊

250．．．輸出區塊

300．．．模式選擇電路

310．．．第一操作選擇區塊

320．．．第二操作選擇區塊

330．．．第三操作選擇區塊

340．．．第四操作選擇區塊

400．．．結束信號產生電路

BA_REF_END．．．組結束信號

BA_REF_OUT．．．第一輸出信號

BA_REF_IN．．．第一輸入信號

L1．．．第一矽穿孔

L2．．．第二矽穿孔

L3．．．第三矽穿孔

TSV．．．矽穿孔

圖1為說明使用矽穿孔(TSV)堆疊之已知半導體晶片的圖；

圖2為說明根據本發明之一例示性實施例的用於控制複數個堆疊晶片之更新操作之半導體裝置的圖；

圖3為說明根據本發明之一例示性實施例的用於控制更新操作之受控器晶片之一部分之詳細組態的方塊圖；

圖4為說明根據本發明之一例示性實施例的圖3所示之延遲控制電路的電路圖；

圖5為說明根據本發明之一例示性實施例的圖3所示之模式選擇電路的電路圖；

圖6為說明根據本發明之一例示性實施例之結束信號產生電路的電路圖；及

圖7為說明根據本發明之一例示性實施例的在用於控制複數個堆疊晶片之更新操作之受控器晶片中之更新時序的時序圖。

100．．．主控器晶片

BA_REF_END．．．組結束信號

BA_REF_OUT．．．第一輸出信號

BA_REF_IN．．．第一輸入信號

L1．．．第一矽穿孔

L2．．．第二矽穿孔

L3．．．第三矽穿孔

TSV．．．矽穿孔

Claims (30)

1. 一種用於控制複數個堆疊半導體晶片之一更新操作之半導體系統，其包含：一第一半導體晶片，其經組態以輸出一用於執行一更新操作之更新信號及一半導體晶片辨別信號；及複數個第二半導體晶片，其經組態以回應於該更新信號及該半導體晶片辨別信號而在不同時序執行一更新操作，其中該複數個第二半導體晶片中之每一者經組態以回應於一在該更新操作中充當一組啟用信號之第一延遲輸入信號而在該更新操作中延遲組之一啟用。
2. 如請求項1之系統，其中該複數個第二半導體晶片之該等第一輸入信號依序延遲。
3. 如請求項1之系統，其中該複數個第二半導體晶片經組態以將該第一延遲輸入信號輸出至另一第二半導體晶片。
4. 如請求項3之系統，其中該更新信號、該第一輸入信號及該半導體晶片辨別信號經由TSV提供至該複數個第二半導體晶片。
5. 如請求項1之系統，其中該第一半導體經組態以向該複數個第二半導體晶片提供一在一測試模式中充當一更新信號之測試更新信號。
6. 如請求項1之系統，其中該複數個第二半導體晶片中之一者經組態以產生一表示組之操作完成的組結束信號， 且將該組結束信號提供至該第一半導體。
7. 如請求項1之系統，其中該複數個第二半導體晶片中之每一者包含：一延遲控制電路，其經組態以回應於該半導體晶片辨別信號而延遲一在一更新操作中充當一組啟用信號之第一輸入信號，且輸出該第一延遲輸入信號作為該相應第二半導體之一第一輸出信號；及一結束信號產生電路，其經組態以回應於一用於一倒數第二半導體之受控器結束信號及該倒數第二半導體之該第一輸出信號而產生一表示組啟用之一結束的組啟用結束信號。
8. 如請求項7之系統，其中該第一半導體經組態以接收該組啟用結束信號，且回應於該組啟用結束信號而結束該更新操作。
9. 如請求項7之系統，其進一步包含一模式選擇電路，該模式選擇電路經組態以接收該更新信號、來自該第一半導體之該組啟用信號及該延遲控制電路之該第一輸出信號，且在一更新模式期間輸出該第一輸出信號作為一模式選擇輸出信號，並在一正常模式期間輸出該組啟用信號作為該模式選擇輸出信號。
10. 如請求項7之系統，其中該延遲控制電路包含：一受控器選擇區塊，其經組態以回應於該更新信號、一組啟用信號、該半導體晶片辨別信號及該第一輸入信號而輸出一對應於每一第二半導體之受控器選擇信號且 輸出一組啟用信號或該第一輸入信號；一延遲區塊，其經組態以將該第一輸入信號延遲一特定延遲量；及一輸出區塊，其經組態以回應於該受控器選擇信號而選擇性地輸出該延遲區塊之一輸出信號或該受控器選擇區塊之一輸出信號。
11. 如請求項10之系統，其中該延遲區塊經組態以在一測試模式中接收一來自該第一半導體之測試模式更新信號，且延遲該測試模式更新信號。
12. 如請求項7之系統，其中該結束信號產生電路包含一NAND閘，該NAND閘經組態以對該第二半導體之該受控器結束信號及該第一輸出信號執行一NAND運算。
13. 一種用於控制複數個堆疊晶片之一更新操作之半導體裝置，其包含：一主控器晶片；及複數個受控器晶片，其經組態以回應於一在該更新操作中充當一組啟用信號之第一延遲輸入信號而在不同時序執行一更新操作，其中該複數個受控器晶片中之每一者經組態以回應於一在該更新操作中充當一組啟用信號之第一延遲輸入信號而在該更新操作中延遲組之一啟用。
14. 如請求項13之半導體裝置，其中該複數個受控器晶片經組態以將該第一延遲輸入信號輸出至另一受控器晶片。
15. 如請求項14之半導體裝置，其中該複數個受控器晶片中 之每一者經組態以回應於一受控器晶片辨別信號而將自其他受控器晶片輸入之該等第一輸入信號以一堆疊序列依序延遲一特定延遲量。
16. 如請求項15之半導體裝置，其中該複數個受控器晶片之一最後受控器晶片經組態以產生一表示一組之該更新操作之完成的組結束信號，且向該主控器晶片提供該組結束信號。
17. 如請求項13之半導體裝置，其中該主控器晶片經組態以向該複數個受控器晶片提供一測試更新信號，該測試更新信號在一測試模式中充當一更新信號。
18. 如請求項13之半導體裝置，其中該複數個受控器晶片中之每一者包含：一延遲控制電路，其經組態以回應於一受控器晶片辨別信號而延遲一在一更新操作中充當一組啟用信號之第一輸入信號，且輸出該第一延遲輸入信號作為該第二半導體之一第一輸出信號；及一結束信號產生電路，其經組態以回應於一表示一最後受控器晶片之受控器結束信號及該最後受控器晶片之該第一輸出信號而產生一表示組啟用之結束的組啟用結束信號。
19. 如請求項18之半導體裝置，其中該主控器晶片經組態以接收該組啟用結束信號，且回應於該組啟用結束信號而結束該更新操作。
20. 如請求項18之半導體裝置，其進一步包含一模式選擇電 路，該模式選擇電路經組態以在一更新模式期間輸出該第一輸出信號作為一模式選擇輸出信號，且在一正常模式期間輸出該組啟用結束信號作為該模式選擇輸出信號。
21. 如請求項18之半導體裝置，其中該延遲控制電路包含：一受控器選擇區塊，其經組態以回應於該更新信號、一組啟用信號、該受控器晶片辨別信號及該第一輸入信號而輸出一對應於每一受控器晶片之受控器選擇信號，且輸出一組啟用信號或該第一輸入信號；一延遲區塊，其經組態以將該第一輸入信號延遲一特定延遲量；及一輸出區塊，其經組態以回應於該受控器選擇信號而選擇性地輸出該延遲區塊之一輸出信號或該受控器選擇區塊之一輸出信號。
22. 如請求項21之半導體裝置，其中該延遲區塊經組態以在一測試模式中接收一來自該主控器晶片之測試模式更新信號，且延遲該測試模式更新信號。
23. 如請求項18之半導體裝置，其中該結束信號產生電路包含一NAND閘，該NAND閘經組態以對該受控器晶片之該受控器結束信號及該輸出信號執行一NAND運算。
24. 一種用於控制一更新操作之半導體裝置，其包含：一延遲控制電路，其經組態以回應於一半導體晶片辨別信號而延遲一在一更新操作中充當一組啟用信號之第一輸入信號，且輸出該延遲信號作為一半導體晶片之一 第一輸出信號；及一結束信號產生電路，其經組態以回應於一表示一最後半導體晶片之受控器結束信號及倒數第二半導體之該第一輸出信號而產生一表示組啟用之結束的組啟用結束信號。
25. 一種用於控制複數個堆疊晶片之一更新操作之方法，其包含：將用於啟用組之組啟用信號提供至複數個受控器晶片；藉由使用該所提供之組啟用信號產生一延遲一特定延遲量之第一輸出信號，且回應於該延遲第一輸出信號而執行一對應受控器晶片之一更新排作；輸入該延遲第一輸出信號作為一下一受控器晶片之一第一輸入信號；及重複該產生該第一輸出信號、該執行該更新操作及該輸入該延遲輸出信號。
26. 如請求項25之方法，其進一步包含藉由一最後受控器晶片產生一表示一組啟用操作之一結束的組啟用結束信號而結束該更新操作。
27. 如請求項26之方法，其中在該提供該組啟用信號過程中，經由一第一矽穿孔自一主控器晶片接收一更新信號、該等組啟用信號及一半導體晶片辨別信號。
28. 如請求項26之方法，其中在該執行該複數個受控器晶片之該更新操作過程中，回應於該半導體晶片辨別信號而 將自先前受控器晶片輸入之輸入信號以一堆疊序列依序延遲一特定延遲量。
29. 如請求項26之方法，其中在該結束該更新操作過程中，將該組啟用結束信號提供至一主控器晶片，使得回應於該組啟用結束信號而完成更新。
30. 如請求項26之方法，其進一步包含向該複數個受控器晶片提供測試更新信號，該等測試更新信號在一測試模式中充當更新信號。