KR101969751B1 - 반도체 메모리 장치 - Google Patents
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Abstract
외부 명령을 입력 받아 리프레쉬 신호를 생성하는 리프레쉬 생성부를 포함하는 제 1 칩, 제1 관통 전극을 통해 상기 리프레쉬 신호를 입력 받아 지연시키는 제 1 지연부, 제 1 선택 신호에 응답하여 상기 제 1 지연부의 출력 신호를 제 2 관통 전극을 통해 상기 제 1 칩으로 출력하는 제 1 선택부, 및 상기 제 1 지연부의 출력 신호를 입력 받아 리프레쉬 동작을 수행하는 제 1 코어 영역을 포함하는 제 2 칩을 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리 용량을 증가시키기 위해, 복수개의 칩(chip)을 적층한 형태의 반도체 메모리 장치가 이용된다.
일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제 1 내지 제 4 칩(10, 20, 30, 40)이 적층되고, 각 칩마다 각 칩을 활성화시키는 칩 선택 신호(CS0~CS3)가 입력된다.
상기 제 1 칩(10)은 제 1 칩 선택 신호(CS0)에 응답하여 활성화된다.
상기 제 2 칩(20)은 제 2 칩 선택 신호(CS1)에 응답하여 활성화된다.
상기 제 3 칩(30)은 제 3 칩 선택 신호(CS2)에 응답하여 활성화된다.
상기 제 4 칩(40)은 제 4 칩 선택 신호(CS3)에 응답하여 활성화된다.
또한, 상기 제 2칩(20)은 상기 제 1 칩(10)에 적층되며, 상기 제 3 칩(30)은 상기 제 2 칩(20)에 적층되고, 상기 제 4 칩(40)은 상기 제 3 칩(30)에 적층된다. 이때, 상기 제 1 내지 제 4 칩(10~40) 각각은 칩과 칩 사이에 관통 전극(TSV, though silicon via; 51~56)으로 연결된다.
상기 제 1 내지 제 4 칩(10~40)은 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 또한, 상기 제 1 내지 제 4 칩(10~40) 각각은 저장된 데이터를 보존하기 위하여 리프레쉬 동작을 수행한다.
상기 제 1 내지 제 4 칩(10~40)은 상기 제 1 내지 제 4 칩 선택 신호(CS0~CS3)에 응답하여 선택적으로 활성화되며, 활성화된 칩은 클럭 인에이블 신호(CKE)에 응답하여 리프레쉬 동작을 수행한다.
이때, 리프레쉬 동작을 수행하기 위해, 상기 제 1 내지 제 4 칩 선택 신호(CS0~CS3)가 2개 이상 인에이블되고, 상기 클럭 인에이블 신호(CKE)가 인에이블되면, 상기 제 1 내지 제 4 칩 선택 신호(CS0~CS3)에 의해 선택된 칩들이 동시에 리프레쉬 동작을 수행함으로 파워 노이즈(power noise)가 발생한다. 리프레쉬 동작시 파워 노이즈가 발생하면 리프레쉬 동작이 정상적으로 수행되지 않아 저장된 데이터를 유지하지 못할 수도 있다.
본 발명은 리프레쉬 동작을 정상적으로 수행할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 외부 명령을 입력 받아 리프레쉬 신호를 생성하는 리프레쉬 생성부를 포함하는 제 1 칩, 제1 관통 전극을 통해 상기 리프레쉬 신호를 입력 받아 지연시키는 제 1 지연부, 제 1 선택 신호에 응답하여 상기 제 1 지연부의 출력 신호를 제 2 관통 전극을 통해 상기 제 1 칩으로 출력하는 제 1 선택부, 및 상기 제 1 지연부의 출력 신호를 입력 받아 리프레쉬 동작을 수행하는 제 1 코어 영역을 포함하는 제 2 칩을 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 복수개의 칩이 적층되고, 칩과 칩 사이는 관통 전극으로 연결된 반도체 메모리 장치로서, 외부 명령에 응답하여 리프레쉬 신호를 생성하는 리프레쉬 신호 생성부를 포함하는 제 1 칩, 및 상기 리프레쉬 신호를 지연시켜 리프레쉬 동작을 수행하고, 지연된 리프레쉬 신호를 상기 제 1 칩으로 출력하는 제 2 칩을 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 복수개의 칩이 적층되고, 칩과 칩 사이는 관통 전극으로 연결된 반도체 메모리 장치로서, 외부 명령에 응답하여 리프레쉬 신호를 생성하는 리프레쉬 신호 생성부를 포함하는 제 1 칩, 및 상기 리프레쉬 신호를 지연시켜 제 1 지연 리프레쉬 신호를 생성하고, 상기 제 1 지연 리프레쉬 신호에 응답하여 리프레쉬 동작을 수행하는 제 2 칩, 및 상기 제 1 지연 리프레쉬 신호를 지연시켜 제 2 지연 리프레쉬 신호를 생성하고, 상기 제 2 지연 리프레쉬 신호에 응답하여 리프레쉬 동작을 수행하며, 상기 제 2 지연 리프레쉬 신호를 상기 제 1 칩으로 출력하는 제 3 칩을 포함하고, 상기 제 1 칩은 상기 제 1 및 제 2 칩에서 상기 리프레쉬 신호를 지연시킨 지연 시간과 동일한 시간으로 상기 리프레쉬 신호를 지연시켜 총 지연 리프레쉬 신호를 생성하고, 출력 제어 신호에 응답하여 상기 제 2 지연 리프레쉬 신호 및 상기 총 지연 리프레쉬 신호 중 하나를 리프레쉬 피드백 신호로서 출력하는 출력 선택부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 리프레쉬 동작시 파워 노이즈를 제거할 수 있어 정상적인 리프레쉬 동작을 수행할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 4는 도 3의 출력 선택부의 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 4는 도 3의 출력 선택부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 칩(100), 제 2 칩(200), 제 3 칩(300), 및 제 4 칩(400)을 포함한다. 이때, 상기 제 1 내지 제 4 칩(100~400)은 적층된 형태이며, 칩과 칩 사이는 관통 전극(501~506)으로 연결된다.
상기 제 1 칩(100)은 외부 명령(CS0, CKE)을 입력 받아 리프레쉬 신호(RACTV)를 생성하는 리프레쉬 신호 생성부(110)를 포함한다. 이때, 상기 외부 명령(CS0, CKE)은 컨트롤러(controller, 미도시)로부터 상기 제 1 칩(100)을 활성화시키는 칩 선택 신호(CS0)와 클럭 인에이블 신호(CKE)를 포함한다. 예를 들어, 상기 제 1 칩(100)은 상기 칩 선택 신호(CS0)가 인에이블되고, 상기 클럭 인에이블 신호(CKE)가 디스에이블되면 상기 리프레쉬 신호(RACTV)를 생성하는 상기 리프레쉬 신호 생성부(110)를 포함한다. 이때, 상기 리프레쉬 신호(RACTV)는 뱅크를 활성화시키는 액티브 펄스와 뱅크를 프리차지시키는 프리차지 펄스를 포함하는 신호일 수 있고, 뱅크를 활성화시키는 액티브 펄스만을 포함할 수도 있다.
상기 제 2 칩(200)은 상기 제 1 칩(100) 상부에 적층되며, 상기 제 2 칩(200)과 상기 제 1 칩(100)은 관통 전극(501, 502)을 통해 연결된다.
상기 제 2 칩(200)은 상기 리프레쉬 신호(RACTV)를 지연시켜 제 1 지연 리프레쉬 신호(RACTV_dl1)를 생성하고, 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)에 응답하여 리프레쉬 동작을 수행한다. 또한 상기 제 2 칩(200)은 제 1 선택 신호(TOP1)에 응답하여 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 리프레쉬 피드백 신호(RACTV_fb)로서 상기 제 1 칩(100)에 출력한다.
상기 제 2 칩(200)은 제 1 지연부(210), 제 1 선택부(220), 및 제 1 코어 영역(230)을 포함한다.
상기 제 1 지연부(210)는 상기 리프레쉬 신호(RACTV)를 지연시켜 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)로서 출력한다.
상기 제 1 선택부(220)는 상기 제 1 선택 신호(TOP1)가 인에이블되면 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 상기 제 1 칩(100)에 출력한다.
상기 제 1 코어 영역(230)은 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)에 응답하여 리프레쉬 동작을 수행한다. 이때, 상기 제 2 칩(200)은 관통 전극(501)을 통해 상기 제 1 칩(100)으로부터 상기 리프레쉬 신호(RACTV)를 입력 받고, 관통 전극(502)을 통해 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 상기 제 1 칩(100)으로 출력한다.
상기 제 3 칩(300)은 상기 제 2 칩(200) 상부에 적층되며, 상기 제 3 칩(300)과 상기 제 2 칩(200)은 관통 전극(503, 504)을 통해 연결된다.
상기 제 3 칩(300)은 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 지연시켜 제 2 지연 리프레쉬 신호(RACTV_dl2)를 생성하고, 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)에 응답하여 리프레쉬 동작을 수행한다. 또한 상기 제 3 칩(300)은 제 2 선택 신호(TOP2)에 응답하여 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 상기 제 2 칩(200)을 통해 상기 제 1 칩(100)으로 출력한다.
상기 제 3 칩(300)은 제 2 지연부(310), 제 2 선택부(320), 및 제 2 코어 영역(330)을 포함한다.
상기 제 2 지연부(310)는 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 지연시켜 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)로서 출력한다.
상기 제 2 선택부(320)는 상기 제 2 선택 신호(TOP2)가 인에이블되면 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 상기 제 2 칩(200)을 통해 상기 제 1 칩(100)에 출력한다.
상기 제 2 코어 영역(330)은 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)에 응답하여 리프레쉬 동작을 수행한다. 이때, 상기 제 3 칩(300)은 관통 전극(503)을 통해 상기 제 2 칩(200)으로부터 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 입력 받고, 관통 전극(504)을 통해 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 상기 제 2 칩(200)으로 출력한다. 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 입력 받은 상기 제 2 칩(200)은 관통 전극(502)을 통해 상기 제 1 칩(100)으로 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 출력한다.
상기 제 4 칩(400)은 상기 제 3 칩(300) 상부에 적층되며, 상기 제 4 칩(400)과 상기 제 3 칩(400)은 관통 전극(505, 506)을 통해 연결된다.
상기 제 4 칩(400)은 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 지연시켜 제 3 지연 리프레쉬 신호(RACTV_dl3)를 생성하고, 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)에 응답하여 리프레쉬 동작을 수행한다. 또한 상기 제 4 칩(400)은 제 3 선택 신호(TOP3)에 응답하여 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 상기 제 3 및 2 칩(300, 200)을 통해 상기 제 1 칩(100)으로 출력한다.
상기 제 4 칩(400)은 제 3 지연부(410), 제 3 선택부(420), 및 제 3 코어 영역(430)을 포함한다.
상기 제 3 지연부(410)는 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 지연시켜 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)로서 출력한다.
상기 제 3 선택부(420)는 상기 제 3 선택 신호(TOP3)가 인에이블되면 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 상기 제 3 및 제2 칩(300, 200)을 통해 상기 제 1 칩(100)에 출력한다.
상기 제 3 코어 영역(430)은 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)에 응답하여 리프레쉬 동작을 수행한다. 이때, 상기 제 4 칩(400)은 관통 전극(505)을 통해 상기 제 3 칩(300)으로부터 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 입력 받고, 관통 전극(506)을 통해 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 상기 제 3 칩(300)을 통해 상기 제2 칩(200)으로 출력한다. 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 입력 받은 상기 제 3 칩(300)은 관통 전극(504)을 통해 상기 제 2 칩(200)으로 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 출력한다. 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 입력 받는 상기 제 2 칩(200)은 관통 전극 (502)을 통해 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 상기 제 1칩(100)에 상기 리프레쉬 피드백 신호(RACTV_fb)로서 출력한다. 이때, 상기 제 1 내지 제 3 선택 신호(TOP1~TOP3)는 칩들이 적층된 반도체 메모리 장치의 최상부에 위치한 칩에서만 인에이블되는 신호로서, 상기 제 1 내지 제 3 선택 신호(TOP1~TOP3) 중 하나의 신호만이 인에이블된다. 즉, 도 2와 같이 상기 제 1 내지 제 4 칩(100~400)이 적층된 반도체 메모리 장치에서 최상부의 칩인 상기 제 4 칩(400)의 상기 제 3 선택부(420)에 입력되는 상기 제 3 선택 신호(TOP3)만이 인에이블되고, 상기 제 1 및 제 2 선택 신호(TOP1, TOP2)는 디스에이블된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다. 이때, 제 1 내지 제 3 선택 신호(TOP1~TOP3)는 상기 제 3 선택 신호(TOP3)만이 인에이블되고, 상기 제 1 및 제 2 선택 신호(TOP1, TOP2)는 디스에이블된다.
외부 명령(CS0, CKE)에 응답하여 제 1 칩(100)의 리프레쉬 신호 생성부(110)는 리프레쉬 신호(RACTV)를 생성한다.
상기 리프레쉬 신호(RACTV)는 관통 전극(501)을 통해 제 2 칩(200)에 입력된다.
상기 제 2 칩(200)에 입력된 상기 리프레쉬 신호(RACTV)는 제 1 지연부(210)에 의해 지연되어 제 1 지연 리프레쉬 신호(RACTV_dl1)로서 출력된다.
상기 제 1 지연 리프레쉬 신호(RACTV_dl1)는 제 1 코어 영역(230)에 입력된다. 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 입력 받은 상기 제 1 코어 영역(230)은 리프레쉬 동작을 수행한다.
디스에이블된 상기 제 1 선택 신호(TOP1)를 입력 받은 제 1 선택부(220)는 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)가 관통 전극(502)으로 출력되는 것을 방지한다.
상기 제 1 지연 리프레쉬 신호(RACTV_dl1)는 관통 전극(503)을 통해 제 3 칩(300)으로 입력된다.
상기 제 3 칩(300)에 입력된 상기 제 1 지연 리프레쉬 신호(RACTV_d1)는 제 2 지연부(310)에 의해 지연되어 제 2 지연 리프레쉬 신호(RACTV_dl2)로서 출력된다.
상기 제 2 지연 리프레쉬 신호(RACTV_dl2)는 제 2 코어 영역(330)에 입력된다. 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 입력 받은 상기 제 2 코어 영역(330)은 리프레쉬 동작을 수행한다.
디스에이블된 상기 제 2 선택 신호(TOP2)를 입력 받은 제 2 선택부(320)는 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)가 관통 전극(504)으로 출력되는 것을 방지한다.
상기 제 2 지연 리프레쉬 신호(RACTV_dl2)는 관통 전극(505)을 통해 제 4 칩(400)으로 입력된다.
상기 제 4 칩(400)에 입력된 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)는 제 3 지연부(410)에 의해 지연되어 제 3 지연 리프레쉬 신호(RACTV_dl3)로서 출력된다.
상기 제 3 지연 리프레쉬 신호(RACTV_dl3)는 제 3 코어 영역(430)에 입력된다. 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 입력 받은 상기 제 3 코어 영역(430)은 리프레쉬 동작을 수행한다.
인에이블된 상기 제 3 선택 신호(TOP3)를 입력 받은 제 3 선택부(420)는 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 관통 전극(506)으로 출력한다.
관통 전극(506)으로 출력된 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)는 관통 전극(506, 504, 502)을 통해 상기 제 1 칩(100)에 리프레쉬 피드백 신호(RACTV_fb)로서 입력된다. 상기 리프레쉬 피드백 신호(RACTV_fb)를 입력 받은 상기 제 1 칩(100)은 리프레쉬 동작을 종료시킨다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 칩과 칩 사이를 연결하는 관통 전극을 통해 리프레쉬 신호를 순차적으로 지연시켜 각 칩의 리프레쉬 동작을 순차적으로 수행하도록 구성된다. 또한 최상부에 적층된 칩으로부터 순차적으로 지연된 리프레쉬 신호를 피드백 받아 리프레쉬 동작을 종료하도록 구성된다.
그러므로, 본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작을 각 칩마다 다른 타이밍에 수행하도록 구성됨으로, 칩들이 동시에 리프레쉬 동작을 수행함에 따라 발생하는 파워 노이즈를 방지할 수 있다.
본 발명이 다른 실시예에 따른 반도체 메모리 장치는 도 3에 도시된 바와 같이, 제 5 내지 제 8 칩(600~900)을 포함한다. 이때, 상기 제 5 내지 제 8 칩(600~900)은 적층된 형태이며, 칩과 칩 사이는 관통 전극(511~516)으로 연결된다.
상기 제 5 칩(600)은 외부 명령(CS0, CKE)을 입력 받아 리프레쉬 신호(RACTV)를 생성한다. 예를 들어, 상기 제 5 칩(600)은 상기 외부 명령(CS0, CKE)인 칩 선택 신호(CS0), 및 클럭 인에이블 신호(CKE)에 응답하여 상기 리프레쉬 신호(RACTV)를 생성한다. 또한 상기 제 5 칩(600)은 출력 제어 신호(OUT_ctrl)에 응답하여 상기 리프레쉬 신호(RACTV)를 지연시킨 신호 및 관통 전극(512)을 통해 입력되는 예비 리프레쉬 피드백 신호(RACTV_pre_fb) 중 하나를 리프레쉬 피드백 신호(RACTV_fb)로서 출력한다.
상기 제 5 칩(600)은 리프레쉬 신호 생성부(610), 및 출력 선택부(620)를 포함한다.
상기 리프레쉬 신호 생성부(610)는 상기 외부 명령(CS0, CKE)에 응답하여 상기 리프레쉬 신호(RACTV)를 생성한다.
상기 출력 선택부(620)는 상기 출력 제어 신호(OUT_ctrl)에 응답하여 상기 리프레쉬 신호(RACTV)를 지연시킨 신호 및 관통 전극 (512)을 통해 입력된 예비 리프레쉬 피드백 신호(RACTV_pre_fb) 중 하나를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 출력한다.
상기 제 6 칩(700)은 상기 제 5 칩(600) 상부에 적층되며, 상기 제 6 칩(700)과 상기 제 5 칩(600)은 관통 전극(511, 512)을 통해 연결된다.
상기 제 6 칩(700)은 상기 리프레쉬 신호(RACTV)를 지연시켜 제 1 지연 리프레쉬 신호(RACTV_dl1)를 생성하고, 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)에 응답하여 리프레쉬 동작을 수행한다. 또한 상기 제 6 칩(600)은 제 1 선택 신호(TOP1)에 응답하여 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 상기 제 5 칩(600)에 출력한다.
상기 제 6 칩(700)은 제 1 지연부(610), 제 1 선택부(620), 및 제 1 코어 영역(630)을 포함한다.
상기 제 1 지연부(710)는 상기 리프레쉬 신호(RACTV)를 지연시켜 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)로서 출력한다.
상기 제 1 선택부(720)는 상기 제 1 선택 신호(TOP1)가 인에이블되면 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 상기 제 5 칩(600)에 출력한다.
상기 제 1 코어 영역(730)은 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)에 응답하여 리프레쉬 동작을 수행한다. 이때, 상기 제 6 칩(700)은 관통 전극(511)을 통해 상기 제 5 칩(600)으로부터 상기 리프레쉬 신호(RACTV)를 입력 받고, 관통 전극(512)을 통해 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 상기 제 5 칩(600)에 출력한다.
상기 제 7 칩(800)은 상기 제 6 칩(700) 상부에 적층되며, 상기 제 7 칩(800)과 상기 제 6 칩(700)은 관통 전극(513, 514)을 통해 연결된다.
상기 제 7 칩(800)은 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 지연시켜 제 2 지연 리프레쉬 신호(RACTV_dl2)를 생성하고, 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)에 응답하여 리프레쉬 동작을 수행한다. 또한 상기 제 7 칩(800)은 제 2 선택 신호(TOP2)에 응답하여 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 상기 제 6 칩(700)을 통해 상기 제 5 칩(500)으로 출력한다.
상기 제 7 칩(800)은 제 2 지연부(810), 제 2 선택부(820), 및 제 2 코어 영역(830)을 포함한다.
상기 제 2 지연부(810)는 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 지연시켜 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)로서 출력한다.
상기 제 2 선택부(820)는 상기 제 2 선택 신호(TOP2)가 인에이블되면 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 상기 제 6 칩(700)을 통해 상기 제 5 칩(600)에 출력한다.
상기 제 2 코어 영역(830)은 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)에 응답하여 리프레쉬 동작을 수행한다. 이때, 상기 제 7 칩(800)은 관통 전극(513)을 통해 상기 제 6 칩(700)으로부터 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 입력 받고, 관통 전극(514)을 통해 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 상기 제 6 칩(700)으로 출력한다. 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 입력 받은 상기 제 6 칩(700)은 관통 전극(512)을 통해 상기 제 5 칩(600)으로 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 출력한다.
상기 제 8 칩(900)은 상기 제 7 칩(800) 상부에 적층되며, 상기 제 8 칩(900)과 상기 제 7 칩(800)은 관통 전극(515, 516)을 통해 연결된다.
상기 제 8 칩(900)은 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 지연시켜 제 3 지연 리프레쉬 신호(RACTV_dl3)를 생성하고, 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)에 응답하여 리프레쉬 동작을 수행한다. 또한 상기 제 8 칩(900)은 제 3 선택 신호(TOP3)에 응답하여 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 상기 제 7 및 6 칩(800, 700)을 통해 상기 제 5 칩(600)으로 출력한다.
상기 제 8 칩(900)은 제 3 지연부(910), 제 3 선택부(920), 및 제 3 코어 영역(930)을 포함한다.
상기 제 3 지연부(910)는 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 지연시켜 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)로서 출력한다.
상기 제 3 선택부(920)는 상기 제 3 선택 신호(TOP3)가 인에이블되면 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 상기 제 7 및 제6 칩(800, 700)을 통해 상기 제 5 칩(600)에 출력한다.
상기 제 3 코어 영역(930)은 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)에 응답하여 리프레쉬 동작을 수행한다. 이때, 상기 제 8 칩(900)은 관통 전극(515)을 통해 상기 제 7 칩(800)으로부터 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 입력 받고, 관통 전극(516)을 통해 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 상기 제 7 칩(800)을 통해 상기 제6 칩(700)으로 출력한다. 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 입력 받은 상기 제 7 칩(800)은 관통 전극(514)을 통해 상기 제 6 칩(700)으로 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 출력한다. 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 입력 받는 상기 제 6 칩(700)은 관통 전극 (512)을 통해 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 상기 제 5칩(600)에 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 출력한다. 이때, 상기 제 1 내지 제 3 선택 신호(TOP1~TOP3)는 칩들이 적층된 반도체 메모리 장치의 최상부에 위치한 칩에서만 인에이블되는 신호로서, 상기 제 1 내지 제 3 선택 신호(TOP1~TOP3) 중 하나의 신호만이 인에이블된다. 즉, 도3과 같이 상기 제 5 내지 제 8 칩(600~900)이 적층된 반도체 메모리 장치에서 최상부의 칩인 상기 제 8 칩(900)의 상기 제 3 선택부(920)에 입력되는 상기 제 3 선택 신호(TOP3)만이 인에이블되고, 상기 제 1 및 제 2 선택 신호(TOP1, TOP2)는 디스에이블된다.
상기 제 5 칩(600)의 상기 출력 선택부(620)는 도 4에 도시된 바와 같이, 제 1 내지 제 3 지연 모델링부(621~623), 및 제 1 내지 제 4 스위치(624~627)를 포함한다.
상기 제 1 지연 모델링부(621)는 상기 제 5 칩(600)의 상기 리프레쉬 신호 생성부(610)에서 출력된 상기 리프레쉬 신호(RACTV)를 지연시킨다. 이때, 상기 제 1 지연 모델링부(621)는 상기 제 6 칩(700)의 상기 제 1 지연부(710)와 동일한 지연 시간을 갖는다.
상기 제 2 지연 모델링부(622)는 상기 제 1 지연 모델링부(621)의 출력 신호를 지연시킨다. 이때, 상기 제 2 지연 모델링부(622)는 상기 제 7 칩(800)의 상기 제 2 지연부(810)와 동일한 지연 시간을 갖는다.
상기 제 3 지연 모델링부(623)는 상기 제 2 지연 모델링부(622)의 출력 신호를 지연시킨다. 이때, 상기 제 3 지연 모델링부(623)는 상기 제 8 칩(900)의 상기 제 3 지연부(910)와 동일한 지연 시간을 갖는다.
상기 제 1 스위치(624)는 상기 제 1 선택 신호(TOP1)가 인에이블되면 상기 제 1 지연 모델링부(621)의 출력 신호을 상기 제 4 스위치(627)에 출력한다. 또한 상기 제 1 스위치(624)는 상기 제 1 선택 신호(TOP1)가 디스에이블되면 상기 제 1 지연 모델링부(621)의 출력 신호가 상기 제 4 스위치(627)에 출력되는 것을 방지한다.
상기 제 2 스위치(625)는 상기 제 2 선택 신호(TOP2)가 인에이블되면 상기 제 2 지연 모델링부(622)의 출력 신호를 상기 제 4 스위치(627)에 출력한다. 또한 상기 제 2 스위치(625)는 상기 제 2 선택 신호(TOP2)가 디스에이블되면 상기 제 2 지연 모델링부(622)의 출력 신호가 상기 제 4 스위치(627)에 출력되는 것을 방지한다.
상기 제 3 스위치(626)는 상기 제 3 선택 신호(TOP3)가 인에이블되면 상기 제 3 지연 모델링(623)의 출력 신호를 상기 제 4 스위치(627)에 출력한다. 또한 상기 제 3 스위치(626)는 상기 제 3 선택 신호(TOP3)가 디스에이블되면 상기 제 3 지연 모델링부(623_의 출력 신호가 상기 제 4 스위치(627)에 출력되는 것을 방지한다.
상기 제 4 스위치(627)는 상기 출력 제어 신호(OUT_ctrl)에 응답하여 상기 제 1 내지 제 3 스위치(624~626)의 출력 신호들 중 하나 또는 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 출력한다. 예를 들어, 상기 제 4 스위치(627)는 상기 출력 제어 신호(OUT_ctrl)가 인에이블되면 상기 제 1 내지 제 3 스위치(624~626)의 출력 신호들 중 하나를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 출력한다. 또한 상기 제 4 스위치(627)는 상기 출력 제어 신호(OUT_ctrl)가 디스에이블되면 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 출력한다. 이때, 상기 제 1 내지 제 3 선택 신호(TOP1~TOP3)는 상기 제 1 내지 제 3 선택 신호(TOP1~TOP3) 중 하나만이 인에이블되고 나머지는 디스에이블되는 신호이므로, 상기 제 1 내지 제 3 스위치(624~626) 중 하나만이 입력 받은 신호를 출력하고, 나머지 스위치는 입력 받은 신호를 출력하지 않는다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동 작을 도 3 및 도 4를 참조하여 설명하면 다음과 같다. 이때, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 5 내지 제 8 칩(600~900)이 적층된 반도체 장치이며, 상기 제 8 칩(900)이 최상부에 위치한 칩이므로, 제 1 내지 제 3 선택 신호(TOP1~TOP3) 중 상기 제 3 선택 신호(TOP3)만이 인에이블되고 상기 제 1 및 제 2 선택 신호(TOP1, TOP2)는 디스에이블된다.
외부 명령(CS0, CKE)에 응답하여 상기 제 5 칩(600)의 리프레쉬 신호 생성부(610)는 리프레쉬 신호(RACTV)를 생성한다.
상기 리프레쉬 신호(RACTV)는 관통 전극(511)을 통해 제 6 칩(700)에 입력된다.
상기 제 6 칩(700)에 입력된 상기 리프레쉬 신호(RACTV)는 제 1 지연부(610)에 의해 지연되어 제 1 지연 리프레쉬 신호(RACTV_dl1)로서 출력된다.
상기 제 1 지연 리프레쉬 신호(RACTV_dl1)는 제 1 코어 영역(630)에 입력된다. 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)를 입력 받은 상기 제 1 코어 영역(630)은 리프레쉬 동작을 수행한다.
디스에이블된 상기 제 1 선택 신호(TOP1)를 입력 받은 제 1 선택부(620)는 상기 제 1 지연 리프레쉬 신호(RACTV_dl1)가 관통 전극(512)으로 출력되는 것을 방지한다.
상기 제 1 지연 리프레쉬 신호(RACTV_dl1)는 관통 전극(513)을 통해 제 7 칩(800)으로 입력된다.
상기 제 7 칩(800)에 입력된 상기 제 1 지연 리프레쉬 신호(RACTV_d1)는 제 2 지연부(810)에 의해 지연되어 제 2 지연 리프레쉬 신호(RACTV_dl2)로서 출력된다.
상기 제 2 지연 리프레쉬 신호(RACTV_dl2)는 제 2 코어 영역(830)에 입력된다. 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)를 입력 받은 상기 제 2 코어 영역(830)은 리프레쉬 동작을 수행한다.
디스에이블된 상기 제 2 선택 신호(TOP2)를 입력 받은 제 2 선택부(820)는 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)가 관통 전극(514)으로 출력되는 것을 방지한다.
상기 제 2 지연 리프레쉬 신호(RACTV_dl2)는 관통 전극(515)을 통해 제 8 칩(900)으로 입력된다.
상기 제 8 칩(900)에 입력된 상기 제 2 지연 리프레쉬 신호(RACTV_dl2)는 제 3 지연부(910)에 의해 지연되어 제 3 지연 리프레쉬 신호(RACTV_dl3)로서 출력된다.
상기 제 3 지연 리프레쉬 신호(RACTV_dl3)는 제 3 코어 영역(930)에 입력된다. 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 입력 받은 상기 제 3 코어 영역(930)은 리프레쉬 동작을 수행한다.
인에이블된 상기 제 3 선택 신호(TOP3)를 입력 받은 제 3 선택부(920)는 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)를 관통 전극(516)으로 출력한다.
관통 전극(516)으로 출력된 상기 제 3 지연 리프레쉬 신호(RACTV_dl3)는 관통 전극(516, 514, 512)을 통해 상기 제 5 칩(600)에 예비 리프레쉬 피드백 신호(RACTV_pre_fb)로서 입력된다.
상기 제 5 칩(600)의 출력 선택부(620)는 출력 제어 신호(OUT_ctrl)에 응답하여 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb) 또는 상기 제 1 내지 제 3 지연부(710, 810, 910)의 지연 시간 총 합과 동일한 시간으로 상기 리프레쉬 신호(RACTV)를 지연시킨 신호를 상기 리프레쉬 피드백 신호(RACTV_pre_fb)로서 출력한다. 더욱 상세히 설명하면, 상기 출력 선택부(620)는 상기 출력 제어 신호(OUT_ctrl)가 인에이블되면 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 출력한다. 또한 상기 출력 선택부(620)는 상기 출력 제어 신호(OUT_ctrl)가 디스에이블되면 도 4에 도시된 바와 같이, 제 1 내지 제 3 지연 모델링부(621~623)를 모두 통해 상기 리프레쉬 신호(RACTV)를 지연시키고, 지연된 상기 리프레쉬 신호(RACTV)를 상기 리프레쉬 피드백 신호(RACTV_fb)로서 출력한다. 이때, 상기 출력 선택부(620)는 칩과 칩 사이를 연결하는 관통 전극(511~516)의 불량으로 인해 상기 제 8 칩(900)으로부터 상기 예비 리프레쉬 피드백 신호(RACTV_pre_fb)가 입력되지 않을 경우, 상기 리프레쉬 신호(RACTV)가 상기 제 5 내지 제 8 칩(600~900)의 제 1 내지 제 3 지연부(710, 810, 910)을 모두 거친 지연 시간과 동일한 지연 시간(제 1 내지 제 3 지연 모델링부(621~623)의 지연 시간 총 합)으로 상기 리프레쉬 신호(RACTV)를 지연시켜 리프레쉬 동작을 종료하도록 구성된다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 칩과 칩 사이를 연결하는 관통 전극을 통해 리프레쉬 신호를 순차적으로 지연시켜 각 칩의 리프레쉬 동작을 순차적으로 수행하도록 구성된다. 또한 최상부에 적층된 칩으로부터 순차적으로 지연된 리프레쉬 신호를 피드백 받아 리프레쉬 동작을 종료하도록 구성된다.
그러므로, 본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작을 각 칩마다 다른 타이밍에 수행하도록 구성됨으로, 칩들이 동시에 리프레쉬 동작을 수행함에 따라 발생하는 파워 노이즈를 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (14)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 복수개의 칩이 적층되고, 칩과 칩 사이는 관통 전극으로 연결된 반도체 메모리 장치로서,
외부 명령에 응답하여 리프레쉬 신호를 생성하는 리프레쉬 신호 생성부를 포함하는 제 1 칩; 및
상기 리프레쉬 신호를 지연시켜 제 1 지연 리프레쉬 신호를 생성하고, 상기 제 1 지연 리프레쉬 신호에 응답하여 리프레쉬 동작을 수행하는 제 2 칩; 및
상기 제 1 지연 리프레쉬 신호를 지연시켜 제 2 지연 리프레쉬 신호를 생성하고, 상기 제 2 지연 리프레쉬 신호에 응답하여 리프레쉬 동작을 수행하며, 상기 제 2 지연 리프레쉬 신호를 상기 제 1 칩으로 출력하는 제 3 칩을 포함하고,
상기 제 1 칩은 상기 제 2 칩에서 상기 리프레쉬 신호를 지연시킨 지연 시간 및 상기 제 3 칩에서 상기 제 1 지연 리프레쉬 신호를 지연시킨 지연 시간의 합과 동일한 시간으로 상기 리프레쉬 신호를 지연시켜 총 지연 리프레쉬 신호를 생성하고, 출력 제어 신호에 응답하여 상기 제 2 지연 리프레쉬 신호 및 상기 총 지연 리프레쉬 신호 중 하나를 리프레쉬 피드백 신호로서 출력하는 출력 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 2 칩은
상기 리프레쉬 신호를 지연시켜 상기 제 1 지연 리프레쉬 신호를 생성하는 제 1 지연부,
제 1 선택 신호가 인에이블되면 상기 제 1지연 리프레쉬 신호를 상기 제 1 칩으로 출력하는 제 1 선택부, 및
상기 제 1지연 리프레쉬 신호를 입력 받아 리프레쉬 동작을 수행하는 제 1 코어 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 제 3 칩은
상기 제 1 지연 리프레쉬 신호를 지연시켜 상기 제 2 지연 리프레쉬 신호를 생성하는 제 2 지연부,
제 2 선택 신호가 인에이블되면 상기 제 2 지연 리프레쉬 신호를 상기 제 1 칩으로 출력하는 제 2 선택부, 및
상기 제 2 지연 리프레쉬 신호를 입력 받아 리프레쉬 동작을 수행하는 제 2 코어 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 출력 선택부는
상기 제 1 지연부의 지연 시간과 상기 제 2 지연부의 지연 시간을 합한 지연 시간과 동일한 지연시간으로 상기 리프레쉬 신호를 지연시켜 상기 총 지연 리프레쉬 신호를 생성하고,
상기 출력 제어 신호에 응답하여 상기 제 2 지연 리프레쉬 신호 및 상기 총 지연 리프레쉬 신호 중 하나를 상기 리프레쉬 피드백 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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