KR101757995B1 - 메모리 감지 증폭기 전압 변조 - Google Patents

메모리 감지 증폭기 전압 변조 Download PDF

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Abstract

메모리 감지 증폭기 전압 변조. 장치의 일 실시예는, 감지 증폭기를 포함하는 메모리; 감지 증폭기에 대한 고전압 레일을 위한 제1 노드 및 감지 증폭기에 대한 저전압 레일을 위한 제2 노드; 제1 노드에 제1 전압을 제공하고 제2 노드에 제2 전압을 제공하기 위한 하나 이상의 엘리먼트; 및 하나 이상의 엘리먼트를 제어하기 위한 전압 제어 엔진을 포함하고, 전압 제어 엔진은 제1 전압의 값 및 제2 전압의 값을 시간 경과에 따라 독립적으로 설정하기 위한 것이다.

Description

메모리 감지 증폭기 전압 변조{MEMORY SENSE AMPLIFIER VOLTAGE MODULATION}
본 발명의 실시예들은 일반적으로 전자 디바이스들의 분야, 특히 메모리 감지 증폭기 전압 변조의 분야에 관한 것이다.
다이내믹 랜덤 액세스 메모리(DRAM)와 같은 컴퓨터 메모리는 메모리 셀들의 콘텐츠 판독시 사용하기 위한 감지 증폭기들(또는 "센스 앰프들")을 포함할 수 있다. 종래의 DRAM 아키텍처들에서, 1차 감지 증폭기(PSA: primary sense amplifier)로서 지칭되는 감지 증폭기는 DRAM 내부 전력 레일들 및 DRAM 내부 전력 생성에 연결되고, 이들은 DRAM 내부 로직에 의해 제어된다.
그러나 이런 메모리 아키텍처에서 감지 증폭기의 거동은 시스템 아키텍처에 의해 확립된다. 확립된 전압들은 일반적으로 작업 부하 인자들을 근거로 달라지지 않고 메모리 디바이스 외부에서 액세스할 수 없다. 이러한 이유로, DRAM 내부 전력 레일 감지 증폭기의 전압 레벨들은 일반적으로 효율적인 동작을 가장 잘 제공하거나 또는 메모리의 동작 중에 발생할 수 있는 단락 전류로부터 회로 엘리먼트들을 가장 잘 보호할 레벨들에 있지 않게 된다.
본 발명의 실시예들은 첨부 도면에서 제한이 아니라 예로서 예시되고, 도면에서 유사한 참조 번호들은 유사한 엘리먼트들을 지칭한다.
도 1은 감지 증폭기 전압 변조를 갖는 3차원 적층형 메모리 디바이스의 일 실시예의 예시이다;
도 2는 감지 증폭기 전압들의 변조를 제공하는 메모리의 일 실시예의 예시이다;
도 3은 감지 증폭기에 대한 상위 및 하위 전압 레일들의 전압 변조를 포함하는 장치 또는 시스템의 일 실시예를 위한 타이밍 동작들의 예시이다;
도 4는 감지 증폭기 전압들의 변조를 제공하는 장치에 대한 낮은 누설 교정을 위한 프로세스의 일 실시예의 예시이다;
도 5는 로우마다의 활성화를 위해 고속 PSA 감지를 가능하게 하여 메모리의 동작시 요구에 따라 대기 시간 단축(latency speedup)을 위한 프로세스의 일 실시예의 예시이다;
도 6은 감지 증폭기 전압들의 변조를 포함하는 장치 또는 시스템의 일 실시예의 예시이다; 그리고
도 7은 감지 증폭기 전압들의 변조를 제공하는 컴퓨팅 시스템의 일 실시예를 예시한다.
본 발명의 실시예들은 일반적으로 메모리 감지 증폭기 전압 변조에 관한 것이다.
본 명세서에 사용된 바와 같이:
"3D 적층형 메모리"(여기서 3D는 3차원을 나타냄) 또는 "적층형 메모리"는 하나 이상 연결된 메모리 다이 층, 메모리 패키지들, 또는 다른 메모리 엘리먼트들을 포함하는 컴퓨터 메모리를 의미한다. 메모리는 수직으로 적층되거나 또는 수평으로(예를 들어, 나란히) 적층될 수 있거나, 다른 방법으로 함께 연결된 메모리 엘리먼트들을 포함할 수 있다. 특히, 적층형 메모리 DRAM 디바이스 또는 시스템은 복수의 DRAM 다이 층을 갖는 메모리 디바이스를 포함할 수 있다. 적층형 메모리 디바이스는 또한 본 명세서에서 시스템 층 또는 엘리먼트로서 지칭될 수 있는 디바이스 내의 시스템 엘리먼트들을 포함할 수 있고, 여기서 시스템 층은 중앙 처리 유닛(CPU), 메모리 제어기, 및 다른 관련 시스템 엘리먼트들과 같은 엘리먼트들을 포함할 수 있다. 시스템 층은 시스템 온 칩(SoC)을 포함할 수 있다. 일부 실시예에서, 로직 칩은 애플리케이션 프로세서 또는 그래픽 프로세싱 유닛(GPU)일 수 있다.
적층형 메모리 디바이스 또는 다른 DRAM을 포함하는 컴퓨터 DRAM 메모리는 메모리 콘텐츠의 감지를 제공하는 1차 감지 증폭기를 포함할 수 있다. 감지 증폭기는 일반적으로 상위 전압 레일(PSA_high_rail) 및 하위 전압 레일(PSA_low_rail)에 연결되며, 여기서 상위 전압 레일은 하위 전압 레일보다 더 높은 전압 전위에 있다.
적층형 DRAM 디바이스(예를 들어, 와이드 I/O 표준(와이드 I/O 단일 데이터 레이트, JEDEC 표준 JESD229, 2011년 12월)과 호환 가능한 메모리 디바이스)에서, 메모리 스택 내의 하나 이상의 DRAM 웨이퍼(또는 다이)는 동일 패키지에서 시스템 온 칩(SoC) 웨이퍼와 같은 시스템 엘리먼트와 함께 적층될 수 있다. 적층형 메모리는 TSV(through silicon via) 제조 기술들을 활용할 수 있고, 여기서 비아들은 실리콘 다이들을 통해 생성되어 메모리 적층을 통해 신호 및 전력 경로들을 제공한다.
적층형 메모리 디바이스는 시스템 칩 및 하나 이상의 DRAM 칩을 포함할 수 있고, DRAM 칩들은 시스템 칩과 연결된 메모리 계층들(strata) 또는 층들을 형성한다. 각각의 메모리 계층은 메모리의 복수의 타일(tile)(또는 부분)을 포함할 수 있다. 적층형 메모리 디바이스는 다수의 채널을 포함할 수 있고, 여기서 하나의 채널은 메모리 디바이스의 계층들 각각에서의 하나의 타일과 같은 타일들의 칼럼(column of tiles)을 포함할 수 있다. 일부 실시예들에서, 메모리 디바이스는 와이드 I/O 표준과 호환 가능한 메모리 디바이스일 수 있다.
컴퓨터 메모리에서, 감지 증폭기가 메모리로부터 데이터 판독시 활용되며, 감지 증폭기는 소정 수의 트랜지스터들을 포함한다. 일부 실시예들에서, 메모리는 1차 감지 증폭기를 위한 메모리 내부 전압들에 대한 액세스를 포함한다. 일부 실시예에서, 1차 감지 증폭기를 위한 DRAM 어레이 내부 PSA_high 및 PSA_low 전압 레일들은 감지 증폭기 동작 및 전력 사용에 대한 제어를 허용하기 위해 외부로 노출된다. 일부 실시예에서, DRAM 내부 PSA 전압 레일들은 시간 경과에 따라 레일들 각각의 전압값, 및 이런 전압값들의 서로에 대한 관계를 제어하는 제어 및 튜닝 엔진에 의해 액세스된다.
일부 실시예에서, 메모리 감지 프로세스의 속도 및 전력 효율을 제어하고 밸런싱할 목적으로 제어될 수 있는, 시간 경과에 따라 DRAM PSA 전압의 값들을 제어하기 위한 장치, 시스템 또는 방법이 제공된다. 일부 실시예에서, 감지 프로세스는 단락 전류들 및 기생 용량들의 불필요한 로딩을 회피하기 위해 조절될 수 있다. 예를 들어, 감지 증폭기의 동작은 동작 속도를 증가시키기 위해 상위 레일 전압이 정규 레벨보다 높은 레벨에 있고 하위 레일 전압이 정규 레벨보다 낮은 레벨에 있는 부스팅 페이즈(boosting phase)를 포함할 수 있다. 일부 실시예에서, 동작은 예를 들어, NFET 및 PFET 엘리먼트들이 개방되는 상태 동안, 감지 증폭기 트랜지스터들을 통한 단락 전류 상태들을 방지하거나 완화하기 위해서 하위 레일 전압이 증가되는 보호 페이즈(protection phase)를 더 포함할 수 있다.
일부 실시예에서, 제어 및 튜닝 엔진은 메모리의 일부분이다. 일부 실시예에서, 제어 및 튜닝 엔진은 예를 들어 디바이스의 DRAM 측의 전력 게이팅 트랜지스터들과 상호 작용하는 외부 메모리 제어기 칩과 같이, 메모리의 외부에서 이 메모리와 상호 작용하는 메모리 제어기의 일부분이다. 일부 실시예들에서, 제어 및 튜닝 엔진은 시간 경과에 따라 고 레일 전압 및 저 레일 전압 모두의 변조를 제공한다. 일부 실시예에서, 제어 및 튜닝 엔진은 고 레일 및 저 레일 전압들에 대한 독립적인 제어를 제공하여, 예를 들어, 저 레일 전압은 제1 시점에서 수정될 수 있고 고 레일 전압은 제2 시점에서 수정될 수 있으며, 제1 및 제2 시점들은 상이하다.
일부 실시예에서, 장치, 시스템 또는 방법은 다음과 같은 엘리먼트들을 포함한다:
(1) DRAM 1차 감지 증폭기 전압들의 변조를 DRAM의 메모리 제어기에 의해 조정되는 전압 제어기 엔진에 링킹(linking)하기 위한 엘리먼트 - 여기서 메모리 제어기는 DRAM의 로직 다이 상에 호스팅됨 -.
(2) 시간 경과에 따라 고 레일 전압 및 저 레일 전압 모두를 독립적으로 변조하여 이런 전압들 간의 관계를 조절하여 PSA 감지 거동에 종속하는 개선된 작업부하를 획득하고 감지 증폭기 트랜지스터들을 통한 단락 전류를 방지하기 위한 엘리먼트.
도 1은 감지 증폭기 전압 변조를 갖는 3D 적층형 메모리 디바이스의 일 실시예의 예시이다. 이런 예시에서, 와이드 I/O 메모리 디바이스와 같은 3D 적층형 메모리 디바이스(100)는 시스템 층 또는 다른 엘리먼트(115)를 포함한다. 시스템 엘리먼트(115)는 하나 이상의 DRAM 메모리 다이 층(105)에 연결되고, 이 층들은 또한 본 명세서에서 메모리 스택으로서 지칭된다. 일부 실시예에서, 시스템 엘리먼트(115)는 SoC(System on Chip) 또는 다른 유사한 엘리먼트일 수 있다. 이런 예시에서, DRAM 메모리 다이 층들은 4개의 메모리 다이 층을 포함한다. 그러나, 실시예들은 메모리 스택에서 메모리 다이 층들을 임의의 특정 수로 제한하지 않는다. 각각의 다이 층은 예를 들어, 열 문제들을 다루기 위한 온도 보상 셀프-리프레시(TCSR: temperature compensated self-refresh) 회로를 포함하는 적층형 메모리 구조와 관련된 엘리먼트들을 포함할 수 있고, 여기서 TCSR 및 모드 레지스터는 디바이스의 관리 로직의 일부일 수 있다.
특히, 시스템 엘리먼트(115)는 메모리 스택(105)에 대한 메모리 제어기(150), 예를 들어 와이드 I/O 메모리 제어기를 포함할 수 있다. 일부 실시예에서, 각각의 메모리 다이 층은, 메모리 스택의 상부(또는 최외곽) 메모리 다이 층은 가능한 예외로 하고, 메모리 다이 층들을 통해 신호 및 전력 경로들을 제공하기 위한 복수의 TSV(120)를 포함한다. 예시의 용이함을 위해 도 1에는 소수의 TSV들이 제공되지만, TSV들의 실제 수는 훨씬 더 크다.
일부 실시예에서, 메모리 디바이스(100)은 감지 증폭기 전압의 변조를 포함한다. 일부 실시예에서, 감지 증폭기 전압의 변조는 고전압 및 저전압 레일값들의 독립적인 변동을 포함한다. 이런 예시에서, DRAM 층은 1차 감지 증폭기(170)를 포함하며, 여기서 1차 감지 증폭기(170)에 대한 고전압 및 저전압 레일들을 변조하기 위한 노드가 외부 제어에 노출된다. 일부 실시예에서, 시스템 층(115)은 시간 경과에 따라 변하는 고 레일 및 저 레일 전압들을 1차 감지 증폭기(160)의 노드들에 인가하도록 스위칭되는 전력 엘리먼트들, 즉 이러한 트랜지스터들을 포함한다. 일부 실시예에서, 전력 엘리먼트들은 감지 증폭기 전압 제어 엔진(155)에 의해 제어된다. 일부 실시예에서, 제어 엔진(155)은 메모리 제어기(150)의 일부분이다.
도 2는 감지 증폭기 전압들의 변조를 제공하는 메모리의 일 실시예의 예시이다. 일부 실시예에서, 메모리 디바이스(200)는 제1 DRAM 다이(210)를 포함하는 하나 이상의 DRAM 다이, 및 DRAM 다이에 연결된 로직 다이(260)를 포함한다. 일부 실시예에서, 메모리 디바이스(200)는 예를 들어, 도 1에 예시된 메모리 스택과 같은 메모리 스택에서 다수의 메모리 다이를 포함하는 적층형 메모리 디바이스이다.
일부 실시예에서, DRAM 다이(210)는 칼럼 선택(CSL: column select)에 의해 스위칭된 트랜지스터들에 의해 비트라인 쌍(폴디드 비트라인 아키텍처(folded bitline architecture)에서 비트라인(240)/비트라인(#242))에 연결된 비트라인 로컬 데이터(LDQ) 스위치(212)를 포함한다. DRAM은 4개의 감지 증폭기 트랜지스터를 포함하는 1차 감지 증폭기(220)를 더 포함하고, 감지 증폭기 트랜지스터들은 제1 n-채널 MOS 전계-효과 트랜지스터(NFET)(223), 제2 NFET(224), 제1 p-채널 MOS 전계-효과 트랜지스터(PFET)(225), 및 제2 PFET(226)이다. 일부 실시예에서, 1차 감지 증폭기(220)는 제1 노출된 전력 노드(PSA_low_rail)(221) 및 제2 노출된 전력 노드(PSA_high_rail)(222)를 포함하며, 이런 전력 노드들은 레일 전압의 제어를 위해 논리 엘리먼트들에 노출된다. 일부 실시예에서, 제1 전력 노드(221) 및 제2 전력 노드(222)는 1차 감지 증폭기에 대한 전압 레일 값들을 조절하기 위해 액세스를 제공한다. DRAM 다이는 각각의 PSA 감지 동작 전에 요구되는 비트라인 사전 충전 동작 동안 비트라인들을 Vequalize_rail과 연결하기 위한 이퀄라이저(230)를 더 포함한다.
일부 실시예에서, 로직 다이(260)는 (본 명세서에서 제어 엔진으로서 지칭될 수 있는) 감지 증폭기 전압 제어 엔진(270)을 포함하며, 제어 엔진(270)은 하나 이상의 전압의 인가를 통해 1차 감지 증폭기에 대한 전력 레일들의 연결을 조절하도록 동작한다. 일부 실시예에서, 전압들은 Vlow0과 Vlow1로서 나타내는 다수의 하위 레일 전압 값들, Vhigh0과 Vhigh1로서 나타내는 다수의 상위 레일 전압 값들을 포함할 수 있다.
일부 실시예에서, 제어 엔진은 하위 레일 전압들 중 임의의 하나를 노드(PSA_low_rail)(221)에 인가하고 상위 레일 전압들 중 임의의 하나를 노드(PSA_high_rail)(222)에 인가하기 위해 다수의 트랜지스터 또는 다른 스위치들을 스위칭하기 위한 다수의 신호 라인을 포함할 수 있다. 일부 실시예에서, 감지 증폭기 제어 엔진(270)은 상위 및 하위 레일 전압들의 인가를 가능하게 하기 위해 신호 라인들 상에서 복수의 신호를 생성하도록 동작 가능하다. 도 2에서, 제어 엔진(270)은 신호(NSET0)를 생성하여 NFET(280)의 스위칭에 의해 Vlow0을 인에이블하고; 신호(NSET1)를 생성하여 NFET(282)의 스위칭에 의해 Vlow1을 인에이블하며; 신호(PSET0)를 생성하여 PFET(284)의 스위칭에 의해 Vhigh0을 인에이블하고; 신호(PSET1)를 생성하여 PFET(286)의 스위칭에 의해 Vhigh1을 인에이블한다.
일부 실시예에서, 제어 엔진(270)은 전력 레일 값들의 선택시 제어 엔진의 동작을 지시하기 위한 제어 입력들을 수신한다. 이런 예시에서, 제어 엔진(270)은 로우 액티브 커맨드 펄스(272)와, 전압 및 타이밍 제어 비트들(274)를 수신하며, 여기서 전압 및 타이밍 제어 비트들은 상위 및 하위 레일 전압들 중 어느 전압이 상이한 시점에서 인에이블 되는지 제어한다.
그러나 실시예들은 도 2에 예시된 특정 DRAM 및 로직 구조로 제한되지 않고, 예를 들어, DRAM과 로직 다이 사이에 빌딩 블록들의 다른 구현 및 분할이 가능하다.
도 3은 감지 증폭기에 대한 상위 및 하위 전압 레일들의 전압 변조를 포함하는, 장치 또는 시스템의 일 실시예에 대한 타이밍 동작들의 예시이다. 이 예시에서, 타이밍 도(300)는 노드(PSA_high_rail)(310) 및 노드(PSA_low_rail)(312); 신호(NSET0)(314); 신호(NSET1)(316); 신호(PSET0)(318); 신호(PSET1)(320); 및 비트라인 쌍(bt 및 bt#)에서의 최종 비트라인 전압들에 대해 제공된다. bt 및 bt#에서의 전압들은, PSA 감지 동작 이전에 요구되는 동작인, 비트라인들의 사전 충전 이후에 균등 전압(322)에서 시작한다. 타이밍 도들은 부스팅 페이즈(330); 보호(단락 전류 방지/완화) 페이즈(340); 및 후속하는 정규 페이즈(350)에 대해 나타내어진다. 이런 특정 동작에서, 초기 감지는 부스팅 페이즈(330)에서 (제1 시간(t1)에서 구현될 수 있는) PSA_low_rail에서의 전형적인 하위 레일 전압보다 낮은 전압, 및 (제2 시간(t2)에서 구현될 수 있는) PSA_high_rail에서의 전형적인 상위 레일 전압보다 높은 전압을 통해 증가된다. 본 예에서, 후속하는 보호 페이즈(340)에서는 PSA_high_rail 상에서 전형적인 상위 레일 전압보다 높은 전압을 유지하면서, NFET 및 PFET 엘리먼트들이 개방될 때 감지 증폭기 트랜지스터들을 통한 PSA_high_rail로부터 PSA_low_rail로의 단락 전류를 완화하기 위해 (예를 들어 제3 시간(t3)에서) PSA_low_rail에서의 하위 레일 전압은 증가된다.
예시된 동작에서, 부스팅 페이즈(330)에서는 처음에 NSET1(316)의 인에이블에 의해 노드 PSA_low_rail 상에 Vlow_1 값을 제공하고, 이어서 PSET1(320)의 인에이블에 의해 PSA_high_rail 상에 Vhigh_1 값을 생성하기 위한 노력이 있다. 부스팅 페이즈(330)의 마지막에, PSA_low_rail 상의 하위 레일 전압은 NSET0(314)의 인에이블 및 NSET1(316)의 디세이블에 의해 Vlow_2로 증가된다. 후속하는 정규 페이즈(350)에서, 증가된 PSA_high_rail 전압은 PSET0(318)의 인에이블 및 PSET1(320)의 디세이블에 의해 (예를 들어 제4 시간(t4)에서) 전형적인 값으로 감소된다.
도 3에 예시된 바와 같이, 비트라인 쌍(Bt(240) 및 Bt#(242))의 전압(322)에 대해서는, bt에서의 최종 상위 전압이 부스팅 페이즈(330)를 통해 보호 페이즈(340)에서 안정 상태 레벨로 증가할 수 있고, 그 후 정규 페이즈(350)에서 감소된다. 더욱이, bt#에서의 최종 하위 전압은 NSET0가 인에이블되고 NSET1이 디세이블될 때까지 부스팅 페이즈(330)을 통해 떨어질 수 있고, 그 후 보호 페이즈(340)에서 안정상태 값으로 상승하고 이는 정규 페이즈(350)에서 유지된다.
그러나 실시예들은 도 3에 도시된 특정 동작에 제한되지 않는다. 예를 들어, 부스트 모드 및 보호 감지 모드가 반드시 연결되는 것은 아니다. 일부 경우에, 부스트 모드는 연속적인 보호 모드 없이 수행될 수 있고, 보호 모드는 감지 프로세스를 시작하기 위해, 부스트 페이즈에서 제공된 것과 같은, 정규 Vhigh 전압보다 높은 전압을 요구하지 않는다. 더욱이, PSA_high_rail의 전압 및 PSA_low_rail의 전압의 독립적 제어 및 타이밍은 도 3에 예시된 부스트 페이즈 및 보호 페이즈와 다른 목적을 위해 사용되었다.
일부 실시예에서, 감지 증폭기 제어 엔진은 교정 절차에서 활용되며, 이 교정 절차에서 NEST_x 및 PSET_x 타이밍들은 DRAM 액세스의 누설 또는 대기 시간을 각각 감소시키도록 설정된다. 일부 실시예에서, 트레이닝 프로세스가 정규 동작 전에 구현되고, 트레이닝 프로세스로부터의 생성된 설정은 DRAM 다이에 적용될 수 있고, 또는 예를 들어 DRAM 뱅크별, 로우별, 또는 서브 로우별 기준으로 생성된 설정을 적용하는 것과 같이, 더 미세한 입상도(finer granularity)로 적용될 수 있다.
도 4는 감지 증폭기 전압들의 변조를 제공하는 장치에 대한 낮은 누설 교정을 위한 프로세스의 일 실시예의 예시이다. 이 예시에서, 메모리 디바이스(또는 메모리 디바이스의 일부)의 교정을 위한 프로세스는 메모리 디바이스에 대한 NSET 및 PSET 값들(NSET_x 및 PSET_x)의 스위칭을 위한 최적 또는 바람직한 타이밍을 선택하는 프로세스를 지칭하는, NSET/PSET 최적화를 시작하는 단계(405)를 포함한다. 일부 실시예에서, 프로세스는 PSET 및 NSET 타이밍을 변경하는 단계(410), 예를 들어 메모리 디바이스에서 PSET 및 NSET 값들로 변경하기 위한 상이한 타이밍 값들을 소인하는(sweep through) 단계를 포함한다.
일부 실시예에서, IDD0 누설 전류는 PSET 및 NSET 타이밍들의 변경 후 플랫폼에서 측정된다(415). 일부 실시예에서, 측정된 IDD0 전류 값에 기초하여 최적(또는 바람직한) 타이밍 구성이 결정될 수 있으며(420), 그 후 최적화 프로세스를 완료하고 종료한다(425). 일부 실시예에서, 최적화 프로세스는 결정된 바람직한 NSET 및 PSET 타이밍을 이용한 메모리의 동작(430)에 선행할 수 있다.
도 5는 각각의 로우 활성화를 위해 고속 PSA 감지를 가능하게 함으로써 메모리의 동작시 요구에 따라 대기 시간 감축을 위한 프로세스의 일 실시예의 예시이다. 일부 실시예에서, 대기 시간 감축을 위한 프로세스는 예를 들어 도 4에 예시된 프로세스와 같은 바람직한 NSET 및 PSET 타이밍을 선택하기 위한 프로세스에 후속한다. 일부 실시예에서, 고속 DRAM 커맨드가 수신될 수 있어(505), 그 결과 예를 들어 고속 DRAM 모드로 스위칭한 후에 일어나는 로우마다의 활성화 사이클을 위해 제1 시간에서 하위 레일 전압을 정규 전압보다 낮은 전압으로 설정하고 제2 시간에서 상위 레일 전압을 정규 전압보다 높은 전압으로 설정하는 것과 같이, 부스팅 페이즈(510)에서 페이지 감지를 증가시키도록 PSET_x 및 NSET_x를 변경한다.
일부 실시예에서, 고속 DRAM 모드 동작의 소정 주기 후, 고속 DRAM 동작 종료 커맨드가 수신될 수 있어(515), 그 결과 로우 활성화 동안 PSET_x 및 NSET_x 타이밍들을 정규 페이지 감지 상태로 변경한다(520). 일부 실시예에서, 프로세스는 예를 들어 제3 시간에서 하위 레일 전압을 정규 전압으로 증가시키는 것에 의해, 단락 전류 환경을 회피하거나 완화하기 위한 보호 페이즈와, 뒤이어 제4 시간에서 상위 레일 전압을 정규 전압으로 감소하는 것을 포함할 수 있는 정규 페이즈를 포함할 수 있다. 그러나, 실시예들은 이런 특정 동작의 세트에 제한되지 않고, 상위 및 하위 레일 전압들의 값들 및 전압들에서 변경의 타이밍들은 다른 동작들 및 페이즈들에 사용될 수 있다.
도 6은 감지 증폭기 전압들의 변조를 포함하는 장치 또는 시스템의 일 실시예의 예시이다. 컴퓨팅 디바이스(600)는 랩톱 컴퓨터, 태블릿 컴퓨터(개별 키보드가 없이 터치스크린을 가진 디바이스; 터치스크린과 키보드 모두를 가진 디바이스; "인스턴트 온(instant on)" 동작이라고 지칭되는, 신속한 시작을 갖는 디바이스; 및 "올웨이즈 커넥티드(always connected)"라고 지칭되는, 동작 중에 네트워크에 일반적으로 연결되어 있는 디바이스를 포함함), 모바일 폰 또는 스마트 폰, 무선 가능 e-리더, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 포함하는 컴퓨팅 디바이스를 나타낸다. 소정의 컴포넌트들이 일반적으로 도시되고, 이런 디바이스의 모든 컴포넌트들이 디바이스(600)에 도시되지 않았음은 이해될 것이다. 컴포넌트들은 하나 이상의 버스 또는 다른 연결부(605)에 의해 연결될 수 있다.
디바이스(600)는 프로세서(610)를 포함하고, 이 프로세서는 디바이스(600)의 주요 처리 동작을 수행한다. 프로세서(610)는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로 제어기들, 프로그램가능 로직 디바이스들, 또는 다른 프로세싱 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(610)에 의해 수행되는 처리 동작들은 애플리케이션들, 디바이스 기능들, 또는 이들 모두가 수행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자 또는 다른 디바이스들에 의한 I/O(입력/출력)과 관련된 동작들, 전력 관리와 관련된 동작들, 디바이스(600)를 또 다른 디바이스에 연결하는 것과 관련된 동작들, 또는 모두를 포함한다. 처리 동작들은 오디오 I/O, 디스플레이 I/O, 또는 모두에 관한 동작들을 또한 포함할 수 있다.
일 실시예에서, 디바이스(600)는 오디오 서브시스템(620)을 포함하는데, 이는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로) 및 소프트웨어(예를 들어, 드라이버 및 코덱) 컴포넌트들을 나타낸다. 오디오 기능들은 스피커, 헤드폰, 또는 이러한 오디오 출력 뿐만 아니라 마이크로폰 입력 모두를 포함할 수 있다. 이런 기능들을 위한 디바이스들은 디바이스(600)에 통합되거나 또는 디바이스(600)에 연결될 수 있다. 일 실시예에서, 사용자는 프로세서(610)에 의해 수신 및 처리되는 오디오 커맨드들을 제공함으로써 디바이스(600)와 상호작용한다.
디스플레이 서브시스템(630)은 사용자가 컴퓨팅 디바이스와 상호 작용하기 위한 시각, 촉각, 또는 양자의 엘리먼트들을 갖는 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스) 및 소프트웨어(예를 들어, 드라이버) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(630)은 사용자에게 디스플레이를 제공하기 위해 이용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(632)는 디스플레이에 관련된 적어도 일부의 처리를 수행하기 위해 프로세서(610)로부터 분리된 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(630)은 출력 및 입력 모두를 사용자에게 제공하는 터치스크린 디바이스를 포함한다.
I/O 제어기(640)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(640)는 오디오 서브시스템(620), 디스플레이 서브시스템(630) 또는 이런 서브시스템들 모두의 일부인 하드웨어를 관리하도록 동작할 수 있다. 부가적으로, I/O 제어기(640)는 디바이스(600)에 연결하는, 부가의 디바이스들을 위한 접속 포인트를 나타내며, 이를 통해, 사용자가 시스템과 상호작용할 수 있다. 예를 들어, 디바이스(600)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 또는 카드 리더들이나 다른 디바이스들과 같은 특정 애플리케이션들과 함께 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
위에 언급한 바와 같이, I/O 제어기(640)는 오디오 서브시스템(620), 디스플레이 서브시스템(630), 또는 이들 서브시스템 모두와 상호 작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 디바이스(600)의 하나 이상의 애플리케이션들 또는 기능들을 위한 입력 또는 커맨드들을 제공할 수 있다. 부가적으로, 오디오 출력은 디스플레이 출력 대신, 또는 그에 부가하여 제공될 수 있다. 또 다른 예로, 디스플레이 서브시스템이 터치 스크린을 포함한다면, 디스플레이 디바이스는 I/O 컨트롤러(640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 역할도 한다. 또한, I/O 제어기(640)에 의해 관리되는 I/O 기능들을 제공하기 위해, 디바이스(600)에 부가적인 버튼들 또는 스위치들이 존재할 수 있다.
일 실시예에서, I/O 제어기(640)는 가속도계, 카메라, 광 센서 또는 다른 환경 센서와 같은 디바이스들, 또는 디바이스(600)에 포함될 수 있는 다른 하드웨어를 관리한다. 입력은 시스템에 환경 입력을 제공하여 동작들(예를 들어, 잡음에 대한 필터링, 휘도 검출을 위한 디스플레이들의 조정, 카메라를 위한 플래시의 적용 또는 다른 특징들)에 영향을 줄 뿐만 아니라, 직접적인 사용자 상호 작용의 일부일 수 있다.
일 실시예에 있어서, 디바이스(600)는 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리부(650)를 포함한다.
일부 실시예들에서, 메모리 서브시스템(660)은 디바이스(600)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 프로세서(610)는 메모리 서브시스템(660)의 엘리먼트들에 대해 데이터를 판독하거나 기입할 수 있다. 메모리는 (메모리 디바이스에 대한 전력이 중단되는 경우에 변경되지 않는 상태를 갖는) 비휘발성, (메모리 디바이스에 대한 전력이 중단되는 경우에 불확정한 상태를 갖는) 휘발성 메모리 디바이스들, 또는 이들 메모리들 양자를 포함할 수 있다. 메모리(660)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진들, 문서들 또는 다른 데이터뿐 아니라, 시스템(600)의 애플리케이션들 및 기능들의 실행에 관련된 시스템 데이터(장기든지 또는 임시든지)를 저장할 수 있다.
일부 실시예들에서, 메모리 서브시스템(660)은 적층형 메모리 디바이스와 같은 메모리 디바이스(662)를 포함할 수 있으며, 여기서 이 메모리 디바이스는 감지 증폭기의 상위 및 하위 레일 전압들을 위한 노출 노드들을 가지고 있는 DRAM 감지 증폭기(664)를 포함하고, 시간 경과에 따라 감지 증폭기 상위 레일 전압과 하위 레일 전압의 독립적 변조를 제공하는 감지 증폭기 전압 제어 엔진(665)을 더 포함한다.
연결(connectivity)(670)은 디바이스(600)가 외부 디바이스들과 통신할 수 있게 해주는 하드웨어 디바이스들(예를 들어, 무선 통신, 유선 통신, 또는 양자를 위한 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예들 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스는 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변 기기들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별도의 디바이스들일 수 있다.
연결(670)은 다수의 상이한 유형의 연결을 포함할 수 있다. 일반화하기 위해, 디바이스(600)는 셀룰러 연결(672) 및 무선 연결(674)을 갖는 것으로 예시된다. 셀룰러 연결(672)은 4G/LTE(Long Term Evolution), GSM(global system for mobile communications) 또는 변형들 또는 파생물들, CDMA(code division multiple access) 또는 변형들 또는 파생물들, TDM(time division multiplexing) 또는 변형들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같은, 무선 반송파들에 의해 제공되는 셀룰러 네트워크 연결을 일반적으로 지칭한다. 무선 연결(674)은 셀룰러가 아닌 무선 연결을 지칭하고, 개인 통신망(예를 들어, 블루투스), 근거리 통신망(예를 들어, Wi-Fi), 광역 통신망(예를 들어, WiMax), 및 기타 무선 통신을 포함할 수 있다. 연결은 하나 이상의 무지향성(omnidirectional) 또는 지향성 안테나(676)를 포함할 수 있다.
주변기기 연결들(680)은 주변기기 연결을 행하기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)뿐 아니라, 하드웨어 인터페이스들 및 커넥터들을 포함한다. 디바이스(600)는 다른 컴퓨팅 디바이스들로의 주변기기 디바이스("to" 682)일 수 있을 뿐 아니라, 그것에 연결되는 주변기기 디바이스들("from" 684)일 수 있다는 것이 이해될 것이다. 디바이스(600)는 보통 디바이스(600) 상의 콘텐츠의 관리(예를 들어, 다운로드, 업로드, 변경, 또는 동기화)와 같은 목적으로 다른 컴퓨팅 디바이스들에 연결하기 위한 "도킹" 커넥터를 갖는다. 부가적으로, 도킹 커넥터는 디바이스(600)가 예를 들어 시청각 또는 다른 시스템에 대한 콘텐츠 출력을 제어할 수 있게 하는 소정 주변기기들에 디바이스(600)가 연결하는 것을 허용할 수 있다.
전용 도킹 커넥터 또는 다른 전용 연결 하드웨어 외에, 디바이스(600)는 공통 또는 표준 기반 커넥터들을 통해 주변기기 연결들(680)을 형성할 수 있다. 공통 유형으로는 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스 중 임의의 하나를 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 디스플레이포트(DisplayPort), HDMI(High Definition Multimedia Interface), 파이어와이어, 또는 다른 유형을 포함할 수 있다.
도 7은 감지 증폭기 전압들의 변조를 제공하는 컴퓨팅 시스템의 일 실시예를 예시한다. 컴퓨팅 시스템은 컴퓨터, 서버, 게임 콘솔, 또는 다른 컴퓨팅 장치를 포함할 수 있다. 본 예시에서, 본 설명과 관계가 없는 특정한 표준 및 잘 알려진 컴포넌트들은 도시되지 않는다. 일부 실시예에서, 컴퓨팅 시스템(700)은 상호접속부 또는 크로스바(705), 또는 데이터의 전송을 위한 다른 통신 수단을 포함한다. 컴퓨팅 시스템(700)은 정보를 처리하기 위해 상호 접속부(705)와 연결된 하나 이상 프로세서(710)와 같은 프로세싱 수단을 포함할 수 있다. 프로세서들(710)은 하나 이상의 물리적 프로세서 및 하나 이상의 논리적 프로세서를 포함할 수 있다. 상호 접속부(705)는 단순함을 위해 단일 상호 접속부로서 예시되어 있지만, 다수의 상이한 상호 접속부들 또는 버스들을 표현할 수 있고, 그러한 상호 접속부들과의 컴포넌트 연결들은 가변될 수 있다. 도 7에 도시된 상호 접속부(705)는 적절한 브리지들, 어댑터들 또는 컨트롤러들에 의해 연결되는 임의의 하나 이상의 개별 물리적 버스들, 점대점 접속들, 또는 양쪽 모두를 표현하는 추상 개념(abstraction)이다.
일부 실시예들에서, 컴퓨팅 시스템(700)은 프로세서들(710)에 의해 실행될 명령어들 및 정보를 저장하기 위한 주 메모리(715)로서 랜덤 액세스 메모리(random access memory, RAM) 또는 다른 동적 스토리지 디바이스 또는 엘리먼트를 더 포함한다. RAM 메모리는 메모리 콘텐츠의 리프레싱을 요구하는 DRAM(dynamic random access memory), 및 콘텐츠의 리프레싱을 요구하지는 않지만, 비용이 증가되는 SRAM(static random access memory)을 포함할 수 있다. 일부 실시예에서, 주 메모리는 컴퓨팅 시스템의 사용자에 의해 네트워크 브라우징 활동들에서 사용하기 위한 브라우저 애플리케이션을 포함하는 애플리케이션들의 활성 스토리지를 포함할 수 있다. DRAM 메모리는 신호들을 제어하는 클록 신호를 포함하는 SDRAM(synchronous dynamic random access memory), 및 EDO DRAM(extended data-out dynamic random access memory)을 포함할 수 있다. 일부 실시예에서, 시스템의 메모리는 소정의 레지스터들 또는 다른 특수 목적 메모리를 포함할 수 있다.
일부 실시예에서, 주 메모리(715)는 적층형 메모리 디바이스와 같은 메모리 디바이스(716)를 포함하며, 메모리 디바이스는 감지 증폭기의 상위 및 하위 레일 전압들을 위한 노출 노드들을 가지고 있는 DRAM 감지 증폭기(717)를 포함하고, 시간 경과에 따라 감지 증폭기 상위 레일 전압 및 하위 레일 전압의 독립적 변조를 제공하는 감지 증폭기 전압 제어 엔진(718)을 더 포함한다.
컴퓨팅 시스템(700)은 또한 프로세서들(710)에 대한 명령어들 및 정보를 저장하기 위한 ROM(read only memory)(720) 또는 다른 정적 스토리지 디바이스를 포함할 수 있다. 컴퓨팅 시스템(700)은 소정의 엘리먼트들의 스토리지를 위한 하나 이상의 비휘발성 메모리 디바이스들(725)를 포함할 수 있다.
하나 이상 송신기들 또는 수신기들(740)이 또한 상호 접속부(705)에 연결될 수 있다. 일부 실시예에서, 컴퓨팅 시스템(700)은 데이터의 수신 또는 송신을 위한 하나 이상 포트들(745)를 포함할 수 있다. 컴퓨팅 시스템(700)은 무선 신호를 통한 데이터의 수신을 위한 하나 이상의 무지향성 또는 지향성 안테나(747)를 더 포함할 수 있다.
일부 실시예에서, 컴퓨팅 시스템(700)은 하나 이상의 입력 디바이스들(750)을 포함하고, 입력 디바이스들은 키보드, 마우스, 터치 패드, 음성 커맨드 인식, 제스처 인식, 센서들 또는 모니터들(전력 및 성능 데이터를 제공하는 센서들 또는 모니터들을 포함함), 또는 입력을 컴퓨팅 시스템에 제공하는 다른 디바이스 중 하나 이상을 포함한다.
컴퓨팅 시스템(700)은 또한 출력 디스플레이(755)에 상호 접속부(705)를 통해 연결될 수 있다. 일부 실시예에서, 디스플레이(755)는 사용자에게 정보 또는 콘텐츠를 표시하기 위한 LCD(liquid crystal display) 또는 임의의 다른 디스플레이 기술을 포함할 수 있다. 일부 환경에서, 디스플레이(755)는 입력 장치의 적어도 일부로서 또한 활용되는 터치 스크린을 포함할 수 있다. 일부 환경에서, 디스플레이(755)는 오디오 정보를 제공하는 스피커와 같은 오디오 디바이스일 수 있거나 또는 이를 포함할 수 있다.
컴퓨팅 시스템(700)은 또한 파워 서플라이, 배터리, 태양 전지, 연료 전지, 또는 전력을 제공하거나 생성하기 위한 다른 시스템 또는 디바이스를 포함할 수 있는, 전력 디바이스 또는 시스템(780)을 포함할 수 있다. 전력 디바이스 또는 시스템(780)에 의해 제공된 전력은 컴퓨팅 시스템(700)의 엘리먼트들에 필요에 따라 분배될 수 있다.
다양한 실시예들이 다양한 프로세스들을 포함할 수 있다. 이들 프로세스는 하드웨어 컴포넌트들에 의해 수행될 수 있거나, 또는 컴퓨터 프로그램 또는 머신 실행가능 명령어들로 구현될 수 있으며, 이 명령어들은 이 명령어들로 프로그래밍된 범용 또는 특수 목적 프로세서 또는 로직 회로가 프로세스를 수행하기 하는 데 사용될 수 있다. 대안적으로, 프로세스들은 하드웨어와 소프트웨어의 조합에 의해 수행될 수 있다.
각종 실시예들의 일부는 소정 실시예들에 따라 프로세스를 실행하기 위해 하나 이상의 프로세서에 의해 실행하기 위한 컴퓨터(또는 다른 전자 디바이스들)를 프로그래밍하는데 사용될 수 있는 컴퓨터 프로그램 명령어들이 저장되어 있는 컴퓨터 판독 가능 저장 매체를 포함할 수 있는 컴퓨터 프로그램 제품으로서 제공될 수 있다. 컴퓨터 판독가능 매체는 플로피 디스켓들, 광 디스크들, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 자기-광학 디스크들, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 소거 가능한 프로그램가능 판독 전용 메모리(EPROM), 전기적으로-소거가능한 프로그램가능 판독 전용 메모리(EEPROM), 자기 또는 광학 카드들, 플래시 메모리, 또는 전자 명령어들을 저장하는데 적합한 다른 유형의 컴퓨터-판독가능 매체를 포함하나, 이에 제한되지 않는다. 더욱이, 실시예들은 컴퓨터 프로그램 제품으로서 또한 다운로딩될 수 있고, 여기서, 프로그램은 원격 컴퓨터로부터 요청하는 컴퓨터로 전송될 수 있다.
다수의 방법이 이들의 가장 기본적인 형태로 설명되었지만, 본 발명의 기본적인 범위에서 벗어남이 없이 방법들 중 어느 하나에 프로세스들이 추가되거나 이로부터 삭제될 수 있으며, 설명된 메시지들 중 어느 하나에 정보가 더해지거나 이로부터 감해질 수 있다. 다수의 추가적인 수정들 및 개조들이 이루어질 수 있다는 것은 통상의 기술자들에게 명백할 것이다. 특정 실시예들은 본 발명을 제한하기 위해서가 아니라 그것을 예시하기 위해 제공되었다. 본 발명의 실시예들의 범위는 상술된 특정 예들에 의해 결정되지 않고, 단지 이하의 청구항들에 의해서만 결정된다.
엘리먼트 "A"가 엘리먼트 "B"에 연결된다고 하면, 엘리먼트 A는 엘리먼트 B에 직접 연결될 수 있거나, 또는 예를 들어, 요소 C를 통해 간접적으로 연결될 수 있다. 명세서 및 청구항들에서 컴포넌트, 피처, 구조, 프로세스 또는 특징 A가 컴포넌트, 피처, 구조, 프로세스 또는 특징 B를 "유발한다"고 언급하는 경우, "A"가 "B"의 적어도 부분적 원인이지만 "B"를 유발하는데 도움을 주는 적어도 하나의 다른 컴포넌트, 피처, 구조, 프로세스 또는 특징도 있을 수 있음을 의미한다. 명세서가 컴포넌트, 피처, 구조, 프로세스 또는 특징이 포함될 수도 있음("may", "might", or "could" be included)을 나타내면, 특정 컴포넌트, 피처, 구조, 프로세스 또는 특징은 반드시 포함되어야 할 필요는 없다. 명세서 또는 청구항이 "하나의(a, an)" 엘리먼트와 관련되면, 이는 기술된 엘리먼트들이 오직 하나뿐임을 의미하는 것은 아니다.
일 실시예는 본 발명의 일 구현 또는 일례이다. 명세서에서, "일 실시예", "일부 실시예" 또는 "다른 실시예들"에 대한 언급은 상기 실시예들과 관련해서 기술된 특정 피처, 구조 또는 특징이 반드시 모든 실시예들은 아니지만 적어도 일부 실시예들에 포함됨을 의미한다. "일 실시예" 또는 "일부 실시예"의 다양한 출현들은 모두 반드시 동일 실시예들을 언급하지 않는다. 본 발명의 예시적 실시예의 상기 설명에서, 다양한 피처들은 때때로 다양한 진보적 양상들 중의 하나 이상의 이해를 돕고 개시 내용의 간소화를 위해 단일 실시예, 이의 도면 또는 설명에서 함께 그룹화될 수 있다. 그러나, 이러한 개시 방법은 청구된 발명이 각각의 청구항에 명백하게 기재된 것보다 더 많은 피처들을 요구함을 의미하는 것으로 해석되서는 안된다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 본 발명의 양상들은 상술된 단독 실시예의 모든 피처들보다 적게 있다. 따라서, 청구항들은 이로써 이 설명에 명백하게 포함되며, 각각의 청구항은 본 발명의 개별 실시예로서 독립적이다.
일부 실시예에서, 장치는, 감지 증폭기를 포함하는 메모리; 감지 증폭기에 대한 고전압 레일을 위한 제1 노드 및 감지 증폭기에 대한 저전압 레일을 위한 제2 노드; 제1 노드에 제1 전압을 제공하고 제2 노드에 제2 전압을 제공하기 위한 하나 이상의 엘리먼트; 및 하나 이상의 엘리먼트를 제어하기 위한 전압 제어 엔진을 포함하고, 전압 제어 엔진은 제1 전압의 값 및 제2 전압의 값을 시간 경과에 따라 독립적으로 설정하기 위한 것이다.
일부 실시예에서, 전압 엔진 제어는 장치의 로직 다이의 일부분이다.
일부 실시예에서, 장치는 적층형 메모리 디바이스이며, 메모리는 로직 다이에 연결된 메모리 다이들의 스택을 포함한다.
일부 실시예에서, 전압 제어 엔진은 감지 증폭기에 의한 감지를 증가시키기 위한 시간 기간을 제공하도록 제1 전압 및 제2 전압 중 하나 이상을 설정하기 위한 것이다.
일부 실시예에서, 전압 제어 엔진은 감지 증폭기를 단락 전류 상태들로부터 보호하기 위한 시간 기간을 제공하도록 제1 전압 및 제2 전압 중 하나 이상을 설정하기 위한 것이다.
일부 실시예에서, 장치는 메모리 제어기를 더 포함하며, 메모리 제어기는 커맨드들을 전압 제어 엔진에 제공한다. 일부 실시예에서, 전압 제어 엔진은 메모리 제어기의 일부분이다.
일부 실시예에서, 장치의 하나 이상의 엘리먼트는 전압에 대한 제1 복수의 전압 레벨 사이에서 스위칭하기 위한 제1 복수의 스위칭 디바이스, 및 전압에 대한 제2 복수의 전압 레벨 사이에서 스위칭하기 위한 제2 복수의 스위칭 디바이스를 포함한다.
일부 실시예에서, 장치의 전압 제어 엔진은 제1 및 제2 전압들을 설정하기 위한 시간들을 결정하는 교정 절차를 수행하기 위한 것이다.
일부 실시예에서, 방법은, 제1 시간에서 메모리의 감지 증폭기에 대한 상위 전압 레일을 위한 제1 전압을 설정하는 단계; 및 제2 시간에서 감지 증폭기에 대한 하위 전압 레일을 위한 제2 전압을 설정하는 단계를 포함하고, 제1 전압 및 제2 전압을 설정하는 단계들은 전압 제어 엔진에 의해 제어되며, 제1 전압 및 제2 전압은 전압 제어 엔진에 의해 시간 경과에 따라 독립적으로 설정된다.
일부 실시예에서, 제1 전압 및 제2 전압을 설정하는 단계들은 증가된 감지 동작을 위한 부스팅 페이즈를 포함한다. 일부 실시예에서, 부스팅 페이즈는 제1 전압을 정규 상위 레일 전압보다 높은 레일 전압에 설정하는 단계, 및 제2 전압을 정규 하위 레일 전압보다 낮은 레일 전압에 설정하는 단계를 포함한다.
일부 실시예에서, 제1 전압 및 제2 전압을 설정하는 단계들은 회로 엘리먼트들을 단락 전류 상태들로부터 보호하기 위한 보호 페이즈를 포함한다. 일부 실시예에서, 보호 페이즈는 제2 전압을 초기 전압 레벨로부터 증가시키는 단계를 포함한다. 일부 실시예에서, 보호 페이즈는 감지 동작을 증가시키는 부스팅 페이즈에 후속한다.
일부 실시예에서, 제1 전압 및 제2 전압을 설정하는 단계들은 제1 전압 및 제2 전압을 설정하기 위한 시간들을 결정하는 교정 절차를 포함한다. 일부 실시예에서, 교정 절차는 메모리에 대한 누설 전류를 상이한 시간들에서 측정하는 단계를 포함한다.
일부 실시예에서, 시스템은, 시스템에 대한 데이터를 처리하기 위한 프로세서; 데이터를 디스플레이하고 커맨드들을 수신하기 위한 터치스크린; 및 동적 랜덤 액세스 메모리(DRAM) 디바이스를 포함하고, DRAM 디바이스는, DRAM 디바이스를 위한 1차 감지 증폭기, 1차 감지 증폭기에 대한 고전압 레일을 위한 제1 노드 및 1차 감지 증폭기에 대한 저전압 레일을 위한 제2 노드, 제1 노드에 제1 전압을 제공하고 제2 노드에 제2 전압을 제공하기 위한 하나 이상의 스위칭 디바이스, 및 스위칭 디바이스들을 제어하기 위한 전압 제어 엔진을 포함하고, 전압 제어 엔진은 제1 전압의 값 및 제2 전압의 값을 시간 경과에 따라 독립적으로 설정하기 위한 것이다.
일부 실시예에서, 전압 제어 엔진은 1차 감지 증폭기에 의한 감지를 증가시키기 위한 시간 기간을 제공하도록 제1 전압 및 제2 전압 중 하나 이상을 설정하기 위한 것이다.
일부 실시예에서, 전압 제어 엔진은 1차 감지 증폭기를 단락 전류 상태들로부터 보호하기 위한 시간 기간을 제공하도록 제1 전압 및 제2 전압 중 하나 이상을 설정하기 위한 것이다.
일부 실시예에서, 하나 이상의 스위칭 디바이스는 전압에 대한 제1 복수의 전압 레벨 사이에서 스위칭하기 위한 제1 복수의 스위칭 디바이스, 및 전압에 대한 제2 복수의 전압 레벨 사이에서 스위칭하기 위한 제2 복수의 스위칭 디바이스를 포함한다.
일부 실시예에서, 명령들어의 시퀀스들을 나타내는 데이터가 저장되어 있는 컴퓨터 판독 가능 저장 매체로서, 명령어들이 프로세서에 의해 실행될 때, 프로세서로 하여금, 제1 시간에서 메모리의 감지 증폭기에 대한 상위 전압 레일을 위한 제1 전압을 설정하는 동작; 및 제2 시간에서 감지 증폭기에 대한 하위 전압 레일을 위한 제2 전압을 설정하는 동작을 포함하는 동작들을 수행하게 하고, 제1 전압 및 제2 전압을 설정하는 동작들은 전압 제어 엔진에 의해 제어되며, 제1 전압 및 제2 전압은 전압 제어 엔진에 의해 시간 경과에 따라 독립적으로 설정된다.
일부 실시예에서, 제1 전압 및 제2 전압을 설정하는 동작들은 증가된 감지 동작을 위한 부스팅 페이즈를 포함한다.
일부 실시예에서, 제1 전압 및 제2 전압을 설정하는 동작들은 회로 엘리먼트들을 단락 전류 상태들로부터 보호하기 위한 보호 페이즈를 포함한다.

Claims (36)

  1. 장치로서,
    감지 증폭기를 포함하는 메모리;
    상기 감지 증폭기에 대한 고전압 레일을 위한 제1 노드 및 상기 감지 증폭기에 대한 저전압 레일을 위한 제2 노드;
    상기 제1 노드에 제1 전압을 제공하고 상기 제2 노드에 제2 전압을 제공하기 위한 하나 이상의 엘리먼트; 및
    상기 하나 이상의 엘리먼트를 제어하기 위한 전압 제어 엔진
    을 포함하고,
    상기 전압 제어 엔진은, 상기 감지 증폭기에 의한 감지를 부스팅시키기 위해 제1 시간 기간을 제공하고 상기 감지 증폭기를 단락 전류 상태들로부터 보호하기 위해 상기 제1 시간 기간에 후속하는 제2 시간 기간을 제공하도록, 상기 제1 전압의 제1 값 및 상기 제2 전압의 제2 값을 시간의 경과에 따라 독립적으로 설정하고, 상기 제1 시간 기간은 상기 제1 전압을 정규 고 레일 전압보다 높은 제1 레일 전압으로 설정하고 상기 제2 전압을 정규 저 레일 전압보다 낮은 제2 레일 전압으로 설정하는 것을 포함하고, 상기 제2 시간 기간은 상기 제2 전압을 상기 제2 레일 전압으로부터 상기 정규 저 레일 전압보다 높은 제3 레일 전압으로 증가시키는 것을 포함하는 장치.
  2. 제1항에 있어서,
    상기 전압 제어 엔진은 상기 장치의 로직 다이의 일부분인, 장치.
  3. 제2항에 있어서,
    상기 장치는 적층형 메모리 디바이스이며, 상기 메모리는 상기 로직 다이에 연결된 메모리 다이들의 스택을 포함하는 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 메모리 제어기를 더 포함하며,
    상기 메모리 제어기는 상기 전압 제어 엔진에 커맨드들을 제공하는, 장치.
  7. 제6항에 있어서, 상기 전압 제어 엔진은 상기 메모리 제어기의 일부분인, 장치.
  8. 제1항에 있어서, 상기 하나 이상의 엘리먼트는 상기 제1 전압에 대한 제1 복수의 전압 레벨 사이에서 스위칭하기 위한 제1 복수의 스위칭 디바이스, 및 상기 제2 전압에 대한 제2 복수의 전압 레벨 사이에서 스위칭하기 위한 제2 복수의 스위칭 디바이스를 포함하는 장치.
  9. 제1항에 있어서,
    상기 전압 제어 엔진은 상기 제1 시간 기간 및 상기 제2 시간 기간에 대해 상기 제1 및 제2 전압들을 설정하기 위한 시간들을 결정하는 교정 절차(calibration procedure)를 수행하는, 장치.
  10. 방법으로서,
    제1 시간에서 메모리의 감지 증폭기에 대한 상위 전압 레일을 위한 제1 전압을 설정하는 단계; 및
    제2 시간에서 상기 감지 증폭기에 대한 하위 전압 레일을 위한 제2 전압을 설정하는 단계
    를 포함하고,
    상기 제1 전압 및 상기 제2 전압의 설정은 전압 제어 엔진에 의해 제어되며, 상기 제1 전압 및 상기 제2 전압은 상기 전압 제어 엔진에 의해 시간의 경과에 따라 독립적으로 설정되고,
    상기 전압 제어 엔진에 의한 상기 제1 전압 및 상기 제2 전압의 설정은 증가된 감지 동작을 위한 부스팅 페이즈(boosting phase) 및 회로 엘리먼트들을 단락 전류 상태들로부터 보호하기 위해 상기 부스팅 페이즈에 후속하는 보호 페이즈를 포함하고, 상기 부스팅 페이즈는 상기 제1 전압을 정규 상위 레일 전압보다 높은 제1 레일 전압으로 설정하는 단계, 및 상기 제2 전압을 정규 하위 레일 전압보다 낮은 제2 레일 전압으로 설정하는 단계를 포함하고, 상기 보호 페이즈는 상기 제2 전압을 상기 제2 레일 전압으로부터 상기 정규 하위 레일 전압보다 높은 제3 레일 전압으로 증가시키는 단계를 포함하는, 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제10항에 있어서, 상기 제1 전압 및 상기 제2 전압의 설정은 상기 부스팅 페이즈 및 상기 보호 페이즈에 대해 상기 제1 전압 및 상기 제2 전압을 설정하기 위한 시간들을 결정하는 교정 절차를 포함하는 방법.
  17. 제16항에 있어서, 상기 교정 절차는 상기 메모리에 대한 누설 전류를 상이한 시간들에서 측정하는 것을 포함하는 방법.
  18. 시스템으로서,
    상기 시스템에 대한 데이터를 처리하기 위한 프로세서;
    데이터를 디스플레이하고 커맨드들을 수신하기 위한 터치스크린; 및
    동적 랜덤 액세스 메모리(DRAM) 디바이스
    를 포함하고, 상기 DRAM 디바이스는,
    상기 DRAM 디바이스를 위한 1차 감지 증폭기;
    상기 1차 감지 증폭기에 대한 고전압 레일을 위한 제1 노드 및 상기 1차 감지 증폭기에 대한 저전압 레일을 위한 제2 노드;
    상기 제1 노드에 제1 전압을 제공하고 상기 제2 노드에 제2 전압을 제공하기 위한 하나 이상의 스위칭 디바이스들; 및
    상기 스위칭 디바이스들을 제어하기 위한 전압 제어 엔진
    을 포함하고,
    상기 전압 제어 엔진은, 상기 감지 증폭기에 의한 감지를 부스팅시키기 위해 제1 시간 기간을 제공하고 상기 감지 증폭기를 단락 전류 상태들로부터 보호하기 위해 상기 제1 시간 기간에 후속하는 제2 시간 기간을 제공하도록, 상기 제1 전압의 제1 값 및 상기 제2 전압의 제2 값을 시간의 경과에 따라 독립적으로 설정하고, 상기 제1 시간 기간은 상기 제1 전압을 정규 고 레일 전압보다 높은 제1 레일 전압으로 설정하고 상기 제2 전압을 정규 저 레일 전압보다 낮은 제2 레일 전압으로 설정하는 것을 포함하고, 상기 제2 시간 기간은 상기 제2 전압을 상기 제2 레일 전압으로부터 상기 정규 저 레일 전압보다 높은 제3 레일 전압으로 증가시키는 것을 포함하는, 시스템.
  19. 삭제
  20. 삭제
  21. 제18항에 있어서, 상기 하나 이상의 스위칭 디바이스는 상기 제1 전압에 대한 제1 복수의 전압 레벨 사이에서 스위칭하기 위한 제1 복수의 스위칭 디바이스, 및 상기 제2 전압에 대한 제2 복수의 전압 레벨 사이에서 스위칭하기 위한 제2 복수의 스위칭 디바이스를 포함하는 시스템.
  22. 명령어들의 시퀀스들을 나타내는 데이터가 저장되어 있는 비일시적 컴퓨터 판독 가능 저장 매체로서, 상기 명령어들은 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
    제1 시간에서 메모리의 감지 증폭기에 대한 상위 전압 레일을 위한 제1 전압을 설정하는 동작; 및
    제2 시간에서 상기 감지 증폭기에 대한 하위 전압 레일을 위한 제2 전압을 설정하는 동작을 포함하는 동작들을 수행하게 하고,
    상기 제1 전압 및 상기 제2 전압의 설정은 전압 제어 엔진에 의해 제어되며, 상기 제1 전압 및 상기 제2 전압은 상기 전압 제어 엔진에 의해 시간 경과에 따라 독립적으로 설정되고,
    상기 전압 제어 엔진에 의한 상기 제1 전압 및 상기 제2 전압의 설정은 증가된 감지 동작을 위한 부스팅 페이즈 및 회로 엘리먼트들을 단락 전류 상태들로부터 보호하기 위해 상기 부스팅 페이즈에 후속하는 보호 페이즈를 포함하고, 상기 부스팅 페이즈는 상기 제1 전압을 정규 상위 레일 전압보다 높은 제1 레일 전압으로 설정하는 동작, 및 상기 제2 전압을 정규 하위 레일 전압보다 낮은 제2 레일 전압으로 설정하는 동작을 포함하고, 상기 보호 페이즈는 상기 제2 전압을 상기 제2 레일 전압으로부터 상기 정규 하위 레일 전압보다 높은 제3 레일 전압으로 증가시키는 동작을 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
  23. 삭제
  24. 삭제
  25. 제1항에 있어서,
    상기 제2 시간 기간은 상기 제1 전압을 상기 제1 레일 전압으로 유지하는 것을 더 포함하는 장치.
  26. 제25항에 있어서,
    상기 전압 제어 엔진은 또한 상기 제2 시간 기간에 후속하는 제3 시간 기간을 제공하기 위해 상기 제1 전압 및 상기 제2 전압을 설정하고, 상기 제3 시간 기간은 상기 제1 전압을 상기 제1 레일 전압으로부터 상기 정규 고 레일 전압으로 감소시키고 상기 제2 전압을 상기 제3 레일 전압으로부터 상기 정규 저 레일 전압으로 감소시키는 것을 포함하는 장치.
  27. 제1항에 있어서,
    상기 제1 시간 기간은 제 1 시간에서 상기 제1 전압을 상기 제1 레일 전압으로 설정하고 제2 시간에서 상기 제2 전압을 상기 제2 레일 전압으로 설정하는 것을 더 포함하고, 상기 제1 시간은 상기 제2 시간보다 이른(earlier) 장치.
  28. 제10항에 있어서,
    상기 보호 페이즈는 상기 제1 전압을 상기 제1 레일 전압으로 유지하는 단계를 더 포함하는 방법.
  29. 제28항에 있어서,
    상기 제1 전압 및 상기 제2 전압의 설정은 상기 보호 페이즈에 후속하는 정규 페이즈를 더 포함하고, 상기 정규 페이즈는 상기 제1 전압을 상기 제1 레일 전압으로부터 상기 정규 상위 레일 전압으로 감소시키고 상기 제2 전압을 상기 제3 레일 전압으로부터 상기 정규 하위 레일 전압으로 감소시키는 단계를 포함하는 방법.
  30. 제10항에 있어서,
    상기 부스팅 페이즈는 제 1 시간에서 상기 제1 전압을 상기 제1 레일 전압으로 설정하고 제2 시간에서 상기 제2 전압을 상기 제2 레일 전압으로 설정하는 단계를 더 포함하고, 상기 제1 시간은 상기 제2 시간보다 이른 방법.
  31. 제18항에 있어서,
    상기 제2 시간 기간은 상기 제1 전압을 상기 제1 레일 전압으로 유지하는 것을 더 포함하는 시스템.
  32. 제31항에 있어서,
    상기 전압 제어 엔진은 또한 상기 제2 시간 기간에 후속하는 제3 시간 기간을 제공하기 위해 상기 제1 전압 및 상기 제2 전압을 설정하고, 상기 제3 시간 기간은 상기 제1 전압을 상기 제1 레일 전압으로부터 상기 정규 고 레일 전압으로 감소시키고 상기 제2 전압을 상기 제3 레일 전압으로부터 상기 정규 저 레일 전압으로 감소시키는 것을 포함하는 시스템.
  33. 제18항에 있어서,
    상기 제1 시간 기간은 제 1 시간에서 상기 제1 전압을 상기 제1 레일 전압으로 설정하고 제2 시간에서 상기 제2 전압을 상기 제2 레일 전압으로 설정하는 것을 더 포함하고, 상기 제1 시간은 상기 제2 시간보다 이른 시스템.
  34. 제22항에 있어서,
    상기 보호 페이즈는 상기 제1 전압을 상기 제1 레일 전압으로 유지하는 동작을 더 포함하는 비일시적 컴퓨터 판독 가능 저장 매체.
  35. 제34항에 있어서,
    상기 제1 전압 및 상기 제2 전압의 설정은 상기 보호 페이즈에 후속하는 정규 페이즈를 더 포함하고, 상기 정규 페이즈는 상기 제1 전압을 상기 제1 레일 전압으로부터 상기 정규 상위 레일 전압으로 감소시키고 상기 제2 전압을 상기 제3 레일 전압으로부터 상기 정규 하위 레일 전압으로 감소시키는 동작을 포함하는 비일시적 컴퓨터 판독 가능 저장 매체.
  36. 제22항에 있어서,
    상기 부스팅 페이즈는 제 1 시간에서 상기 제1 전압을 상기 제1 레일 전압으로 설정하고 제2 시간에서 상기 제2 전압을 상기 제2 레일 전압으로 설정하는 단계를 더 포함하고, 상기 제1 시간은 상기 제2 시간보다 이른 비일시적 컴퓨터 판독 가능 저장 매체.
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