CN110059048B - 基于检测传感器数据的阻抗补偿 - Google Patents

基于检测传感器数据的阻抗补偿 Download PDF

Info

Publication number
CN110059048B
CN110059048B CN201910052999.7A CN201910052999A CN110059048B CN 110059048 B CN110059048 B CN 110059048B CN 201910052999 A CN201910052999 A CN 201910052999A CN 110059048 B CN110059048 B CN 110059048B
Authority
CN
China
Prior art keywords
memory
memory device
impedance
memory controller
impedance calibration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910052999.7A
Other languages
English (en)
Other versions
CN110059048A (zh
Inventor
J.A.麦卡尔
K.S.拜因斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Priority to CN201910052999.7A priority Critical patent/CN110059048B/zh
Publication of CN110059048A publication Critical patent/CN110059048A/zh
Application granted granted Critical
Publication of CN110059048B publication Critical patent/CN110059048B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3089—Monitoring arrangements determined by the means or processing involved in sensing the monitored data, e.g. interfaces, connectors, sensors, probes, agents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3058—Monitoring arrangements for monitoring environmental properties or parameters of the computing system or of the computing system component, e.g. monitoring of power, currents, temperature, humidity, position, vibrations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Multimedia (AREA)

Abstract

一种存储器子系统通过存储器装置监视对于阻抗补偿的需要来管理存储器I/O阻抗补偿。代替存储器控制器定期发送信号使存储器装置在不需要改变时更新阻抗补偿的是，存储器装置能够指示它何时准备好执行阻抗补偿改变。存储器控制器能够响应于存储器设置的补偿标志，或者响应于确定传感器值已改变超过阈值，发送阻抗补偿信号到存储器装置。

Description

基于检测传感器数据的阻抗补偿
技术领域
本发明的实施例一般涉及装置间I/O阻抗补偿，并且更具体地说，涉及管理基于检测传感器数据的阻抗补偿。
版权通知/许可
本专利文档的部分公开可包含受版权保护的材料。版权所有者不反对任何人拓制如在专利和商标局专利文件或记录中出现的专利文档或专利公开，但在其他方面无论如何保留所有版权权利。版权通知适用于如下所述的和在此附图中的所有数据以及下述任何软件：版权 © 2015，Intel 公司，保留所有权利。
背景技术
随着使用存储器的系统在存储需求上的增大，存储器装置继续攀升到更高密度。正如随着存储器的量的增大，存在的预期是，诸如服务器、桌面型或膝上型计算机、移动装置、以及消费和商业电子器件的计算平台将在性能上提高。提高性能同时也增大存储器大小导致了增大带宽缩放比例（scaling）。增大的存储器带宽缩放比例已要求I/O（输入/输出）阻抗补偿（ZQ comp），以能够保持足够的信号完整性。在前几代存储器中，不同形式的电阻补偿或ZQ comp主要由存储器控制器使用在存储器装置（例如，DRAM（动态随机存取存储器））中的模式进行管理，以保持所要求的容限。所述模式指在不同配置设置下的操作。
随着频率增大，容限余量（tolerance margin）在精度方面继续增大，并且存储器控制器在其I/O接口闲置时间段方面所要求的开销也继续增大。存储器控制器所要求的开销越大，专用于管理I/O容限的带宽就越多，这能消极地影响性能。阻抗补偿的传统方案要求存储器控制器基于最差情况系统假设来周期性地管理I/O终端。许多情况下，如果存储器装置的电压和温度稳定，则可不要求执行阻抗补偿操作。更具体地说，在活跃时间段期间，存储器装置的温度和电压的操作条件能够相当稳定，并且不要求阻抗补偿调整。因此，存储器控制器将不必向存储器装置发出ZQ comp信号。根据其中DRAM能够在调整之间以更长时间段操作的最差情况，ZQ comp信号的不必要发出导致对于存储器控制器管理多个DRAM负载而言更低的性能和增大的复杂性。
附图说明
下面的描述包括对图的讨论，所述图具有作为示例给出的对本发明的实施例的实现的说明。图应作为示例而不是作为限制来被理解。如在本文中所使用的，对一个或多个“实施例”的引用要理解为描述包括在本发明的至少一个实现中的特定特征、结构和/或特性。因此，本文中出现的诸如“在一个实施例中”或“在备选实施例中”的短语描述本发明的各种实施例和实现，并且不必全部指相同的实施例。然而，它们也不一定相互排斥。
图1是在其中阻抗补偿基于存储器装置传感器数据的系统的实施例的框图。
图2是在其中存储器装置传感器数据除刷新控制设置外还能被用于阻抗补偿的存储器子系统的实施例的框图。
图3是用于自适应阻抗补偿的命令/地址定时的时序图的实施例。
图4是用于基于存储器装置传感器数据，执行阻抗补偿的过程的实施例的流程图。
图5是用于将存储器装置传感器数据应用于自刷新控制和阻抗补偿的过程的实施例的流程图。
图6是在其中能够实现基于存储器装置传感器数据的阻抗补偿的计算系统的实施例的框图。
图7是在其中能够实现基于存储器装置传感器数据的阻抗补偿的移动装置的实施例的框图。
下面是某些细节和实现的描述，其包括可描绘下面描述的一些或所有实施例的附图的描述以及讨论本文中呈现的发明性概念的其它潜在实施例或实现。
具体实施方式
如本文中所述，存储器子系统利用来自存储器装置的传感器数据来管理存储器I/O（输入/输出）阻抗补偿。因此，存储器控制器和存储器装置能够监视对于阻抗补偿的需要而不是根据最差情况情形来管理阻抗补偿。因此，存储器控制器能够在存储器装置准备好进行更新时发送ZQ comp（阻抗补偿）信号，而不是在不需要改变时使存储器控制器定期发送ZQ comp信号。ZQ comp信号能够指由存储器控制器发出以促使由存储器装置对阻抗补偿进行更新的所有信号。在一个实施例中，ZQ comp信号能够包括ZQCal开始信号（例如，启动阻抗校准的信号）和/或ZQCal锁存信号（例如，设置用于阻抗补偿的配置的信号）。在一个实施例中，存储器装置指示何时它准备好执行阻抗补偿改变。在一个实施例中，存储器控制器能够响应于存储器装置设置的补偿标志或者其它指示，发送ZQ comp信号到存储器装置。在一个实施例中，存储器控制器能够响应于确定由存储器装置记录的传感器值已改变超过阈值，发送ZQ comp信号。
传感器数据到阻抗补偿的应用允许自适应阻抗补偿管理。例如，存储器装置能够记录指示在操作条件中何时已发生大于阈值的改变的传感器数据。指示改变的标志能够触发存储器控制器响应于该标志来选择性地发送ZQ comp信号。存储器控制器能够选择性地发出ZQ comp信号到多个存储器装置以管理在命令/地址（C/A）总线上的停止运行时间（down time），并且由此提高C/A总线的带宽利用。在一个实施例中，存储器控制器响应于传感器数据，只发出ZQCal锁存命令。在一个实施例中，存储器控制器响应于传感器数据，发出ZQCal开始命令和ZQCal锁存命令二者。
在一个实施例中，存储器装置响应于诸如通过温度传感器检测到温度或热执行条件或操作条件中的改变而生成标志。在一个实施例中，存储器装置响应于诸如通过电压传感器检测到操作电压中的改变而生成标志。将理解的是，现代存储器装置包括多个管芯上传感器以检测执行条件中的改变。传统上，此类信息用于调整自刷新的操作或其它操作。因此，存储器装置能够通过已经存在但传统上用于其它目的的传感器，监视影响I/O阻抗的条件。
在一个实施例中，存储器装置在模式寄存器或存储器装置上的其它寄存器中记录传感器数据。在一个实施例中，存储器装置上的控制器自行确定何时传感器数据已改变超过阈值，并且在模式寄存器中设置标志。在一个实施例中，存储器装置周期性地提供传感器数据到存储器控制器，存储器控制器则能够确定改变是否超过阈值，并且指示执行阻抗补偿的需要。在一个实施例中，存储器控制器周期性地监视或检查模式寄存器以确定是否已设置指示需要进行阻抗补偿调整的标志。在一个实施例中，在存储器控制器与存储器装置之间的连接器能够用作对于阻抗补偿的标志。连接器能够用于多个条件标志，并且如果标志被设置，则通过读寄存器，确定标志指示什么。
在一个实施例中，存储器控制器发出阻抗补偿信号以触发存储器装置I/O设置中的改变。例如，阻抗补偿信号能够触发存储器装置对驱动器阻抗做出调整。在另一个示例中，阻抗补偿信号能够触发存储器装置对管芯上终端设置做出调整。
对存储器装置的引用能够适用于不同存储器类型。存储器装置一般指易失性存储器技术。易失性存储器是如果中断到装置的功率则其状态（及因此在其上存储的数据）不确定的存储器。非易失性存储器指即使中断到装置的功率其状态也是确定的存储器。动态易失性存储器要求刷新存储在装置中的数据以保持状态。动态易失性存储器的一个示例包括DRAM（动态随机存取存储器）或诸如同步DRAM（SDRAM）的某一变体。如本文中所述的存储器子系统可与多个存储器技术兼容，诸如DDR3 （双倍数据率版本3，原始发行版由JEDEC（电子装置工程联合委员会）在2007年6月27日发布，当前处于发行版21）、DDR4（DDR版本4，初始规范在2012年9月由JEDEC发布）、LPDDR3（低功率DDR版本3，JESD209-3B，2013年8月由JEDEC发布）、LPDDR4（低功率双倍数据率（LPDDR）版本4，JESD209-4，最初由JEDEC在2014年8月发布）、WIO2（宽I/O 2（WideIO2），JESD229-2，最初由JEDEC在2014年8月发布）、HBM（高带宽存储器DRAM，JESD235，最初由JEDEC在2013年10月发布）、DDR5（DDR版本5，当前由JEDEC在讨论）、LPDDR5（当前由JEDEC在讨论）、WIO3（宽I/O 3，当前由JEDEC在讨论）、HBM2（HBM版本2），当前由JEDEC在讨论）和/或其它技术以及基于此类规范的衍生物或扩展物的技术。
除易失性存储器外或作为其备选，在一个实施例中，对存储器装置的引用能够指即使中断到装置的功率其状态也是确定的非易失性存储器装置。在一个实施例中，非易失性存储器装置是诸如NAND或NOR技术的块可寻址存储器装置。因此，存储器装置能够也包括将来一代的非易失性装置，诸如三维交点存储器装置或其它字节可寻址非易失性存储器装置。在一个实施例中，存储器装置能够是或者包括多阈值级NAND闪速存储器、NOR闪速存储器、单或多级相变存储器（PCM）、电阻存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）、结合忆阻器技术的磁阻随机存取存储器（MRAM）存储器、或自旋传递扭矩（STT）-MRAM、或任何上述项的组合、或其它存储器。
图1是在其中阻抗补偿基于存储器装置传感器数据的系统的实施例的框图。系统100表示存储器子系统的组件，该存储器子系统具有根据本文中描述的任何实施例的管理存储器装置120的阻抗补偿的存储器控制器110。系统100能够被包括在执行I/O阻抗补偿的任何类型的计算装置或电子电路中，并且不必限于存储器子系统（尽管存储器子系统是通篇使用的示例）。系统100接收来自主机或处理器的存储器访问请求，主机或处理器是基于存储在存储器120中的数据执行操作，或者生成数据以存储在存储器120中的处理逻辑。此类处理器能够是或者包括主机处理器、中央处理单元（CPU）、微控制器或微处理器、图形处理器、外设处理器、应用特定处理器或其它处理器，而无论是单核还是多核处理器。
存储器控制器110表示与存储器120进行接口并且管理对存储在存储器中的数据的访问的逻辑。在一个实施例中，存储器控制器110被集成到主机处理器的硬件中。在一个实施例中，存储器控制器110是与主机处理器分开的独立硬件。存储器控制器110能够是在包括处理器的基底上的单独电路。存储器控制器110能够是集成在与处理器管芯共有的基底上的单独管芯或芯片（例如，作为片上系统（SoC））。在一个实施例中，至少一些存储器120能够被包括在具有存储器控制器110和/或主机处理器的SoC上。
在一个实施例中，存储器120包括易失性存储器资源。在一个实施例中，存储器120包括DRAM。存储器120的存储器资源例如能够采用分开的通道、DIMM（双列直插式存储器模块）、排（rank）、DRAM、组（bank）、页面、行、高速缓存线和/或其它架构来按照存储器的不同级别进行管理。每个单独的存储器级别和资源能够是各自可寻址的。在一个实施例中，系统100包括多个存储器120[0] ... 120[N-1]，其中N是整数（一般为二进制整数，或者以2N+1组的形式）。
存储器120包括I/O 122，其包括与存储器控制器110的对应I/O 112互连的硬件资源。I/O 112、122能够包括驱动器、ODT（管芯上终端）、引脚、连接器、迹线、焊点、导线和/或其它硬件。I/O 122和112一般按信号线的一个或多个总线来组织，诸如用于存储器控制器110发送访问命令和地址信息的命令/地址（C/A）总线、以及允许存储器控制器110和存储器120交换数据的数据总线。通过读命令来从不同存储器资源读数据，或者通过写命令来将数据写入存储器资源。I/O 112和I/O 122能够包括不同大小的数据接口，诸如x4、x8或x16接口，其中“x”表示接口，并且在“x”后的数字表示接口的数据比特宽度（例如，x4具有4比特宽接口，并以此类推）。
在一个实施例中，每个存储器120包括至少一个传感器124。传感器124能够包括热传感器、电流传感器、电压传感器或监视存储器的操作条件的其它装置。将理解的是，不同I/O阻抗对于不同操作条件有用。因此，在一个实施例中，存储器120向存储器控制器110报告由传感器124检测到的操作条件中的改变。响应于操作条件中的改变，存储器控制器110能够调整与ZQ comp 128有关的一个或多个设置，其表示配置存储器120的I/O阻抗（无论是输入还是输出）的硬件机制。在一个实施例中，如果存储器120从传感器124的读数确定操作条件已改变超过阈值，则存储器120能够设置标志126。
将理解的是，为每个存储器120[N-1:0]示出了共同组件编号方式，但每个组件在每个存储器装置内独立操作。因此，存储器120[0]的传感器124可触发指示操作条件中改变的标志126，而相同操作条件在存储器120[N-1]内还尚未被触发。如此，每个存储器120能够单独向存储器控制器110指示其操作条件。在一个实施例中，存储器控制器110单独管理每个个体存储器120的ZQ comp 128。在一个实施例中，诸如在LPDDR4实现中，每个存储器120可在相同存储器管芯上包括两个单独通道。在此类实现中，假设相同管芯上的每个通道的附近将经历相同操作条件，则ZQ comp 128能够被应用到单个管芯的两个信道。
存储器控制器110包括调度器130，其表示存储器控制器110内的用来管理相对于存储器120的访问操作和命令的定时的逻辑。调度器130能够生成和确定如何安排对针对由主机处理器生成的数据的服务请求的命令。在一个实施例中，调度器130包括阻抗补偿调度器132。在一个实施例中，调度器132是调度器130的逻辑的部分。调度器132特别地关于存储器控制器110管理与调整各种存储器120中的ZQcomp 128的设置有关的操作的能力来被示出。
考虑一示例，其中每个存储器120是具有包括热传感器的传感器124的DRAM，并且标志126是在DRAM的模式寄存器中的比特。在一个实施例中，DRAM利用其现有管芯上热传感器来通知存储器控制器110何时要求对ZQ comp设置进行调整。在一个实施例中，存储器控制器110监视由126表示的模式寄存器比特（例如，通过周期性地读比特以确定其状态）。每个DRAM 120能够基于温度与上次通知的差别来设置标志126。因此，一旦DRAM设置标志126，它便能够将该值存储为对于后续标志指示需要调整ZQ comp 128而言的基准。将理解的是，传感器读数中的改变能够是正或负改变。在一个实施例中，传感器124在内部控制比较，并且设置标志126以触发存储器控制器110发出ZQ校准锁存命令（例如，ZQCal锁存）。
在一个实施例中，存储器120不执行自身比较，而是能够存储传感器124的先前和当前读数（值），并且触发存储器控制器110读和比较所述值。通过标志126或来自存储器120的其它指示，主机或存储器控制器110将不需要管理与周期性发出ZQCal锁存命令相关联的定时。因此，在存储器120需要发出命令时，它能够触发存储器控制器110发出命令，并且存储器控制器110将不需要管理定时，或者用尽C/A总线带宽发送将被存储器120忽略（由于没有ZQ comp改变或更新是必需的，故被忽略）的命令。
除针对于单个存储器装置120的益处外，将理解的是，计算装置中系统100的许多应用将包括多个存储器装置120。采用多个存储器装置120，传统上要求存储器控制器110管理向所有存储器120发出ZQ comp信号的定时。即使对于每个个体装置的定时传统上是大约1微秒（us），此类过程传统上也耗用超过一毫秒（ms）或更长时间。通过允许存储器控制器110响应于在每个存储器装置上的传感器数据而发出ZQ comp信号，存储器控制器110能够节省大量的带宽。
另外，在一个实施例中，ZQ comp调度器132能够包括用来确定发出ZQ comp信号的优选定时的逻辑。例如，在一个实施例中，在生成任何ZQ comp信号前，调度器132等待直至阈值数量的存储器120（例如，大于一个的某个数量）已设置标志126。因此，当调度器132禁用C/A总线上的访问业务命令以调度ZQ comp信号时，它能够发出用于多个装置的信号，并且将开销分摊在多个装置上。在一个实施例中，调度器132包括用来等待直至阈值数量的存储器120触发标志126，除非自检测到第一标志后已经过阈值时间期，并且然后无论如何发出ZQ comp信号的逻辑。在一个实施例中，存储器控制器响应于被设置的一个或多个标志126，发送序列的ZQ comp信号到多个并行存储器120。在一个实施例中，存储器控制器110响应于由存储器之一检测到第一标志126，发送用于阻抗补偿的一系列命令到子集或所有存储器120。
通过单独监视来自每个不同存储器120的标志126，存储器控制器110能够避免发送不需要的ZQ comp信号。代替使存储器控制器110抢先使存储器控制器110和存储器120在没有要求时均执行ZQ comp操作而招致开销的是，系统100能够响应于对于此类操作的需要。此类操作能够通过允许对于能够如何管理阻抗补偿进行调整，而提供多个路径来改进系统性能。例如，在一个实施例中，每个存储器120能够知道（例如，配置有值用来指示）何时能够设置阈值进行优化，以便它们满足改进系统速度的容限。此类配置能够导致对于I/O的更佳容限，因为每个存储器供应商控制对其特定过程和/或存储器实现的阻抗补偿的定时，而不是依赖于使用的一般系统范围的最差情况容限。
在一个实施例中，存储器控制器110从每个存储器120读传感器数据。在一个实施例中，读传感器数据能够被理解为读标志126和/或读传感器124的值。调度器132能够通过读标志126，或者通过读传感器数据并且将它与以前存储的读数比较，确定执行条件已改变超过阈值。存储器控制器110能够存储以前的读数，和/或存储器120能够存储以前的读数。存储器控制器110生成阻抗补偿信号以触发存储器120调整与ZQ comp 128有关的至少一个设置。
图2是在其中存储器装置传感器数据除用于刷新控制设置外还能够用于阻抗补偿的存储器子系统的实施例的框图。系统200能够是根据图1的系统100的存储器子系统的一个示例。系统200更具体地示出能够通过系统100的一个实施例实现的某些特征。存储器控制器210管理对存储器220的访问。存储器220能够是在系统200中的多个存储器装置之一。存储器控制器210包括经由存储器220的I/O 230与存储器220进行接口的I/O 212。
在一个实施例中，存储器控制器210包括刷新控制214。刷新控制214表示在存储器控制器210内用来管理易失性存储器220的刷新的逻辑。刷新控制214能够包括用于管理对于存储器220和/或在存储器控制器发出刷新命令的情况下对于普通刷新的自刷新设置的逻辑。在一个实施例中，刷新控制214基于来自存储器220中的传感器的信息，调整其操作。
在一个实施例中，存储器控制器210包括ZQ补偿控制216。ZQ comp控制216表示用来管理对于存储器220的I/O接口（I/O 230）的阻抗补偿的逻辑。ZQ comp控制216能够根据本文中描述的任何实施例，执行补偿控制。ZQ comp控制216能够是或者包括用来管理在系统200中补偿控制的定时的调度器。ZQ comp控制216基于指示传感器已检测到操作条件中的改变的传感器数据，确定何时将阻抗补偿信号发送到存储器220和其它存储器装置。在一个实施例中，存储器220将标示改变，但存储器控制器210仍将确定何时发出信号以触发存储器装置调整其I/O补偿。将理解的是，即使存储器控制器210做出何时发送补偿信号的确定，存储器控制器响应于检测到或确定由存储器做出的标志或指示而生成信号。
存储器220包括阵列242，其表示存储器220的存储器资源。存储器资源能够包括按行和列可寻址的多行数据。逻辑244表示在存储器220内的用来寻址由存储器访问命令（诸如读或写）所标识的阵列242内的位置的解码逻辑。控制器222表示存储器220的控制器。将理解的是，存储器控制器210是用于系统200的控制器，并且控制对用于主机的存储器220的访问。控制器222表示在存储器220内用来使存储器能够管理和调度其本身的操作以服务从存储器控制器210接收的存储器访问命令的处理资源。
在一个实施例中，存储器220包括一个或多个传感器226。传感器226能够包括电压传感器、温度传感器、电流传感器或能够检测影响I/O 230的阻抗的执行条件中的改变的其它传感器。将理解的是，许多现代存储器包括管芯上传感器。传感器传统上一直被用于检测与超龄（overage）条件有关的条件。传感器226检测到的条件中的某些改变还能够指示影响I/O 230的输入和输出阻抗的条件。在一个实施例中，控制器222基于来自传感器226的读数，确定条件已改变超过阈值。将理解的是，阈值将基于系统架构、存储器类型、I/O类型、存储器大小和其它因素来设置。阈值确定何时执行条件进行充分地改变而对I/O 230的I/O阻抗具有非期望的影响。I/O阻抗中的改变影响传送和接收的余量和/或定时。
I/O 230包括驱动器232，用来驱动I/O信号线以用于存储器220发送数据到存储器控制器210。在一个实施例中，I/O 230包括ODT（管芯上终端）234用来控制输入阻抗以用于存储器220接收来自存储器控制器210的数据。驱动器232和ODT 234通过与存储器220有关的设置是可配置的，并且能够统称为I/O设置。驱动器232和ODT 234的设置能够影响针对存储器控制器210与存储器220之间的交换（传送或接收）的定时、反映、以及信号完整性的其它方面。在一个实施例中，寄存器224表示包括用于I/O 230的I/O设置的寄存器。甚至在未改变I/O设置的情况下，某些执行条件（诸如操作电压和操作温度）中的改变能够引起阻抗漂移。对I/O设置（ZQ comp）的调整能够补偿改变的条件。在一个实施例中，存储器220在单个存储器管芯上包括两个通道，并且I/O设置跨通道共享。
在一个实施例中，I/O设置应用到用于存储器220的不同I/O。例如，驱动器232能够应用到双向信号线（诸如数据总线），但将不应用到单向总线（诸如命令/地址总线）。ODT234能够应用到单向和双向信号线两者。在一个实施例中，正如本技术领域中所理解的，ODT包括上拉和下拉腿二者，并且上拉和下拉的组合能够被配置。I/O设置能够确定驱动器232要驱动信号线有多难（例如，使用多少电流）以及ODT将要如何配置以终止信号线。来自存储器控制器210的ZQCal信号或其它补偿信号能够启动对存储器220内I/O设置的调整。
在一个实施例中，寄存器224表示或者包括用于存储器220的模式寄存器。模式寄存器是控制对于存储器220的各种操作设置的在存储器220内的寄存器。不同设置能够与不同操作模式对应。在一个实施例中，存储器控制器210只设置特定比特模式到模式寄存器的寄存器元件，以将存储器220置于特定模式中。取决于存储器220处在什么模式中，控制器222能够应用某些设置到I/O 230和/或存储器220的其它组件和/或应用特定定时参数到其的操作。
在一个实施例中，存储器220响应于检测到传感器226中的改变，在寄存器224（其能够是模式寄存器或由存储器控制器210可访问的其它存储器）中设置标志。例如，控制器222能够存储（在控制器222为其操作而使用的寄存器或存储器位置中）来自传感器226的读数中的一个或多个值。存储器220能够检测到在与以前或存储的读数相比新的传感器读数中的改变。在一个实施例中，寄存器224表示一个或多个传感器值能够在其中存储的存储装置。在一个实施例中，存储器控制器210周期性地读在寄存器224中由存储器220设置的值或标志，以确定存储器是否准备好对其I/O阻抗设置进行调整。系统200能够备选地被配置有基于中断的机制。然而，中断机制可要求专用信号线或复用/改变用途的信号线以将中断从存储器220输送到存储器控制器210。
图3是用于自适应阻抗补偿的命令/地址定时的时序图的实施例。C/A信号310表示对阻抗补偿的传统方案，其基于最差情况系统条件。采用最差情况方案，C/A 310示出重复的调度，其中存储器控制器采用ZQCal开始信号启动阻抗补偿（出于图3的目的而称为ZQcomp）。在启动ZQCal与发出ZQ comp锁存信号（ZQCal锁存）之间的定时是tZQCal，其被调度成最小1微秒（us）。因此，存储器控制器传统上必须启动ZQ校准以触发存储器为ZQ comp作好准备，并且然后发出锁存信号以促使存储器锁存ZQ comp。对于存储器装置锁存ZQ comp的时间是tZQLat，其大约为30纳秒（ns）。
在一些情况下，存储器控制器将在调整期间保持C/A总线闲置（停止总线），并且因此对于每一个存储器装置，C/A 310对于执行的每个校准将经历tZQCal+tZQLat的开销。存储器控制器在传统上必须为每个存储器装置重复C/A 310上的调度，而不管存储器是否需要调整其ZQ comp设置。取决于系统配置，C/A总线的闲置时间和后续地在活动带宽中的损耗能够扩展成每秒几微秒的闲置时间。在其它情况下，存储器控制器能够通过继续发出其它命令，将tZQCal等待时间隐藏在后台中。然而，仍必须通过常规调度对每个装置监视并且调度定时，而不管存储器装置是否需要更新，这能够不必要地占用存储器控制器资源。
C/A 320示出根据本文中描述的任何实施例针对发出ZQ comp的标志检查机制。根据C/A 320的ZQ comp的发出能够显著地降低与ZQ comp相关联的开销。存储器控制器仅根据需要发出ZQ comp命令，而无需周期性地发出ZQ comp命令并且在1 us时间段后调度ZQCal锁存。C/A 320开始为示出某时间期，在该时间期中不需要对阻抗设置进行改变，因为没有检测到对执行条件的改变，或者因为对执行条件的改变未超过指示需要调整补偿的阈值。假设在不需要改变后的某时间期，在一个实施例中，存储器控制器检查如果传感器指示执行条件中的改变超过阈值则存储器将设置的标志。此类确定能够根据本文中描述的任何实施例做出。
假设在C/A 320中的标志检查未指示需要执行ZQ comp，则存储器控制器将在不发出ZQ comp命令的情况下继续操作。假设在C/A 320中的标志检查确实指示需要执行ZQcomp（图3中所示的条件），则存储器控制器发出ZQCal锁存信号。将理解的是，时间tZQChk（在检查标志与发出锁存信号之间的时间）以至少两种方式是可修改的。tZQChk可修改是因为预期存储器控制器将不会始终在执行检查后直接发出ZQCal锁存信号，因为至少在某些时间标志将未被设置。tZQChk还可修改是因为在一个实施例中，即使当标志被设置时，存储器控制器能够对于至少某时间期控制何时发出ZQCal锁存信号。例如，存储器控制器能够在发出ZQCal锁存前等待直至一定数量的存储器装置设置了标志。将理解的是，在C/A 320上发出ZQCal锁存后，相同的时间期，大约30 ns的tZQLat出现。存储器控制器将仅在C/A 320中按照需要来重复ZQCal锁存的检查和发出。
在一个实施例中，检查标志和确定发出ZQCal锁存的时间与时间tZQLat是相当的。因此，从标志检查到ZQCal锁存的定时能够是大约数十纳秒，这显著低于存储器控制器传统上必须管理的1 us。此外，在其中从多个不同存储器装置检测到多个锁存的实施例中，多个装置能够准备好进行ZQ comp调整，并且能够全部锁存在序列中，这由于无需在不需要更新其阻抗补偿的多个存储器装置中启动ZQ comp而降低了显著的开销。此类方案能够最大化对在C/A 320上ZQ comp信号的调度。
在一个实施例中，存储器装置包括传感器，它监视传感器以便实现设置刷新状态的定时配置（例如，由存储器装置本身用于自刷新的调度的定时和/或由存储器控制器用于自动刷新的调度的定时）的目的。在一个实施例中，存储器控制器周期性地检查传感器数据以便实现配置刷新定时的目的。因此，在一个实施例中，存储器控制器能够基于为刷新检查的相同传感器数据，另外执行阻抗补偿检查。在此类实现中，在刷新读出或刷新监视操作期间，能够发生ZQ comp标志的读出或检查。因此，检查ZQ comp标志能够以极小的开销实现。
图4是用于基于存储器装置传感器数据来执行阻抗补偿的过程的实施例的流程图。用于执行阻抗补偿的系统400能够由根据本文中描述的任何实施例的系统执行，诸如图1的系统100和/或图2的系统200。在一个实施例中，阻抗补偿操作包括在存储器控制器和存储器装置的并行操作。在一个实施例中，存储器控制器监视要由存储器设置的标志，并且确定标志是否指示读存储器以用于进行阻抗补偿调整，402。如果标志未指示需要改变补偿（404否分支），则存储器控制器在不发出阻抗补偿命令的情况下继续监视标志。
当存储器控制器在监视标志时，存储器监视一个或多个传感器以确定是否设置标志，412。传感器监视影响存储器的I/O阻抗的一个或多个执行条件。基于从传感器读的值，在一个实施例中，存储器确定执行条件中的改变是否超过阈值，414。在一个实施例中，存储器控制器读所述值并且做出确定。如果条件中的改变未大于某一阈值X（416否分支），则存储器继续监视传感器，412。将理解的是，执行条件中的改变能够是正或负的。因此，X能够表示正数或负数，或者在416中的条件能够是该改变的绝对值是否超过X。
如果条件中的改变确实超过阈值（416是分支），在一个实施例中，则存储器更新补偿标志或其它指示，418。标志指示存储器准备好执行阻抗补偿。在一个实施例中，存储器存储条件值以便用于与来自传感器的后续读数进行比较，420。当存储器设置标志时，418，存储器控制器将在它下次评估标志时检测标志。如果标志被设置（404是分支），在一个实施例中，则存储器控制器确定是否发出阻抗补偿命令，422。在一个实施例中，存储器控制器将在发出命令前等待，直至多个存储器装置准备好进行补偿。在一个实施例中，存储器控制器将延迟发出命令，直到发出时间敏感的存储器访问命令之后。
因此，如果存储器控制器确定不更新存储器的阻抗补偿（424否分支），则可能存在有在发出命令前存储器控制器可执行的多个操作中的任何操作。最后，存储器控制器将更新阻抗补偿。如果存储器控制器将更新阻抗补偿（424是分支），则存储器控制器能够重置标志，426。在一个实施例中，存储器控制器能够直接写标志的值。在一个实施例中，存储器控制器发出促使存储器重置标志的信号。
存储器控制器生成一个或多个阻抗补偿信号或命令来发出到一个或多个存储器，428。存储器控制器将信号发送到或者将命令发出到存储器，430。存储器接收ZQ comp信号，并且将信号解码，432。在一个实施例中，存储器确定要进行什么更新，434。在一个实施例中，ZQ comp信号指示要进行什么改变。在一个实施例中，存储器确定关联于检测到由传感器指示的条件和设置标志而要进行什么改变。在一个实施例中，存储器能够更新I/O阻抗的不同方面。
在一个实施例中，存储器更新与ODT有关的设置（436 ODT分支）。存储器能够设置对于ODT的一个或多个方面的新设置，诸如读阻抗和/或写阻抗，438。在一个实施例中，存储器更新与输出驱动器有关的设置（436 驱动器分支）。存储器能够设置对于输出驱动器的新设置，440。
图5是用于应用存储器装置传感器数据以进行自刷新控制和阻抗补偿的过程的实施例的流程图。过程500示出存储器能够如何应用传感器数据的实施例。鉴于图4的过程400示出其中存储器装置本身基于其传感器的读数来做出设置标志的确定的过程，过程500示出其中存储器控制器能够计算该确定的过程。存储器包括一个或多个传感器，其是对于改变的监视器，502。在一个实施例中，存储器周期性地采集和记录传感器读数。在一个实施例中，存储器将传感器数据记录在存储器控制器可访问的寄存器中，504。
在一个实施例中，存储器控制器确定是否到时间读用于传感器数据的寄存器，506。如果对于存储器控制器而言到时间读寄存器（508是分支），则存储器提供寄存器数据，510。在一个实施例中，存储器控制器使用具有传感器读数的寄存器数据以确定要应用什么设置到存储器以便实现刷新和/或自刷新的目的。因此，存储器控制器能够基于传感器数据，设置一个或多个刷新设置，512。在一个实施例中，存储器控制器还应用传感器数据以确定是否将ZQ补偿命令发出到存储器。在一个实施例中，此类操作可要求存储器控制器管理tZQCal的传统1 us定时，但将仅需要在要求补偿中的改变时管理此类定时。因此，存储器控制器仍能够通过对ZQ comp的此类方案来保存在C/A总线上的带宽。因此，存储器控制器能够确定传感器数据是否指示在存储器中需要进行阻抗补偿，514。在一个实施例中，能够根据在424开始的过程400，执行阻抗补偿的确定和发出。不同之处将是存储器控制器可需要发出ZQCal启动（或开始）命令以及锁存二者来作为ZQ comp信号或命令。
图6是在其中能够实现基于存储器装置传感器数据的阻抗补偿的计算系统的实施例的框图。系统600表示根据本文中描述的任何实施例的计算装置，并且能够是膝上型计算机、桌面型计算机、服务器、游戏或娱乐控制系统、扫描仪、复印机、打印机、路由或交换装置或其它电子装置。系统600包括处理器620，处理器620为系统600提供处理、操作管理和指令的执行。处理器620能够包括任何类型的微处理器、中央处理单元（CPU）、处理核或其它处理硬件以便为系统600提供处理。处理器620控制系统600的总体操作，并且能够是或包括一个或多个可编程通用或专用微处理器、数字信号处理器（DSP）、可编程控制器、专用集成电路（ASIC）、可编程逻辑装置（PLD）等等、或此类装置的组合。
存储器子系统630表示系统600的主存储器，并且为要由处理器620执行的代码或在执行例程中要使用的数据值提供临时存储。存储器子系统630能够包括一个或多个存储器装置，诸如只读存储器（ROM）、闪速存储器、一个或多个各种各样的随机存取存储器（RAM）或其它存储器装置、或此类装置的组合。除了其他之外，存储器子系统630还存储和托管操作系统（OS）636以便为系统600中指令的执行提供软件平台。另外，从存储器子系统630存储并执行其它指令638，以提供系统600的逻辑和处理。OS 636和指令638由处理器620执行。存储器子系统630包括存储器装置632，其中，它存储数据、指令、程序、或其它项目。在一个实施例中，存储器子系统包括存储器控制器634，其是用来生成并且发出命令到存储器装置632的存储器控制器。将理解的是，存储器控制器634能够是处理器620的物理部分。
处理器620和存储器子系统630耦合到总线/总线系统610。总线610是一抽象概念，其表示通过适当桥接器、适配器、和/或控制器连接的任何一个或多个单独物理总线、通信线/接口、和/或点到点连接。因此，总线610能够例如包括以下中的一个或多个：系统总线、外设组件互连（PCI）总线、超传输（HyperTransport）或工业标准架构（ISA）总线、小型计算机系统接口（SCSI）总线、通用串行总线（USB）、或电气和电子工程师协会（IEEE）标准1394总线（通常称为“火线（Firewire）”）中。总线610的总线也能够对应于网络接口650中的接口。
系统600也包括耦合到总线610的一个或多个输入/输出（I/O）接口640、网络接口650、一个或多个内部大容量存储装置660、以及外设接口670。I/O接口640能够包括一个或多个接口组件，通过这些接口组件，用户与系统600交互（例如，视频、音频、和/或字母数字接口连接）。网络接口650为系统600提供通过一个或多个网络与远程装置（例如，服务器、其它计算装置）进行通信的能力。网络接口650能够包括以太网适配器、无线互连组件、USB（通用串行总线）、或其它基于有线或无线标准的或专有的接口。
存储装置660能够是或者包括用于以非易失性方式存储大量数据的任何常规介质，诸如一个或多个基于磁、固态或光的盘或组合。存储装置660以持久状态保存代码或指令和数据662（即，尽管到系统600的功率中断，值仍被保留）。存储装置660一般能够被视为“存储器”，即使存储器630是用来提供指令到处理器620的执行或操作存储器。鉴于存储装置660是非易失性，存储器630能够包括易失性存储器（即，如果中断到系统600的功率，则数据的值或状态是不确定的）。
外设接口670能够包括上面未明确提及的任何硬件接口。外设一般指依赖性地连接到系统600的装置。依赖性连接是其中系统600提供在其上执行操作的软件和/或硬件平台并采用其进行用户交互的连接。在一个实施例中，系统600是服务器装置。在服务器装置中的一个实施例中,系统600能够是在服务器配置中组合在一起的多个系统之一。例如，服务器能够实现为在机箱系统中与其它刀片式服务器组合的刀片式服务器。
在一个实施例中，存储器子系统630包括ZQ comp控制680，其表示系统600内的用于基于传感器数据实现对于存储器632的I/O阻抗控制的逻辑。ZQ comp控制680被示为系统600中的单独元件，但表示在存储器控制器634和存储器632中用于根据本文中描述的任何实施例，实现ZQ comp的逻辑。在一个实施例中，存储器632确定它何时需要ZQ comp，并且设置标志以触发存储器控制器634发出ZQ comp命令。
图7是在其中能够实现基于存储器装置传感器数据的阻抗补偿的移动装置的实施例的框图。装置700表示移动计算装置，诸如计算平板、移动电话或智能电话、无线使能的电子阅读器、可穿戴计算装置、或其它移动装置。将理解的是，某些组件是概括示出，并且并非此类装置的所有组件均在装置700中示出。
装置700包括执行装置700的主要处理操作的处理器710。处理器710能够包括一个或多个物理装置，诸如微处理器、应用处理器、微控制器、可编程逻辑装置、或其它处理部件。由处理器710执行的处理操作包括在其上执行应用和/或装置功能的操作平台或操作系统的执行。处理操作包括与人类用户或者与其它装置的有关I/O（输入/输出）的操作、有关功率管理的操作、和/或有关连接装置700到另一个装置的操作。处理操作也能够包括与音频I/O和/或显示器I/O有关的操作。
在一个实施例中，装置700包括音频子系统720，该子系统表示与提供音频功能到计算装置相关联的硬件（例如，音频硬件和音频电路）和软件（例如，驱动器、编解码器）组件。音频功能能够包括扬声器和/或耳机输出及麦克风输入。用于此类功能的装置能够集成到装置700中，或者连接到装置700。在一个实施例中，用户通过提供由处理器710接收和处理的音频命令来与装置700交互。
显示器子系统730表示为用户提供视觉和/或触觉显示以与计算装置交互的硬件（例如，显示器装置）和软件（例如，驱动器）组件。显示器子系统730包括显示器接口732，显示器接口包括用于向用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示器接口732包括独立于处理器710用来执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示器子系统730包括提供输出和输入二者到用户的触摸屏装置。在一个实施例中，显示器子系统730包括提供输出到用户的高清晰（HD）显示器。高清晰能够指具有大约100 PPI（每英寸像素）或更大的像素密度的显示器，并且能够包括诸如全HD（例如，1080p）、视网膜显示器、4K（超高清晰或UHD）或其它的格式。
I/O控制器740表示与同用户的交互有关的硬件装置和软件组件。I/O控制器740能够操作以管理作为音频子系统720和/或显示器子系统730的部分的硬件。另外，I/O控制器740示出对于连接到装置700的另外装置的连接点，用户可通过该连接点与系统交互。例如，能够附连到装置700的装置可包括麦克风装置、扬声器或立体声系统、视频系统或其它显示装置、键盘或小键盘装置、或为了与特定应用使用的其它I/O装置（诸如卡读取器或其它装置）。
如以上所提及的，I/O控制器740能够与音频子系统720和/或显示器子系统730交互。例如，通过麦克风或其它音频装置的输入能够提供对于装置700的一个或多个应用或功能的输入或命令。另外，代替或者除显示器输出外还能提供音频输出。在另一个示例中，如果显示器子系统包括触摸屏，则显示器装置也充当输入装置，它至少部分能够由I/O控制器740管理。装置700上还能够有另外的按钮或开关用来提供由I/O控制器740管理的I/O功能。
在一个实施例中，I/O控制器740管理诸如以下的装置：加速计、摄像机、光传感器或其它环境传感器、陀螺仪、全球定位系统(GPS)、或能够包括在装置700中的其它硬件。输入能够是直接用户交互的部分以及提供环境输入到系统以影响其操作（诸如过滤噪声，为亮度检测调整显示器，为摄像机应用闪光灯、或其它特征）的部分。在一个实施例中，装置700包括功率管理750，其管理电池功率使用、电池的充电、和与功率节省操作有关的特征。
存储器子系统760包括用于在装置700中存储信息的存储器装置762。存储器子系统760能够包括非易失性（如果中断到存储器装置的功率，则状态不改变）和/或易失性（如果中断到存储器装置的功率，则状态是不确定的）存储器装置。存储器760能够存储应用数据、用户数据、音乐、照片、文档或其它数据及与系统700的应用和功能的执行有关的系统数据（无论长期还是暂时）。在一个实施例中，存储器子系统760包括存储器控制器764（它还能够被视为系统700的控制的部分，并且能潜在地被视为处理器710的部分）。存储器控制器764包括用来生成命令并将命令发出到存储器装置762的调度器。
连通性770包括用来使装置700能够与外部装置通信的硬件装置（例如无线和/或有线连接器以及通信硬件）以及软件组件（例如驱动器、协议栈）。外部装置能够是诸如其它计算装置、无线接入点或基站的单独装置，以及诸如耳机、打印机或其它装置的外设装置。
连通性770能够包括多个不同类型的连通性。为了概括，装置700被示出有蜂窝连通性772和无线连通性774。蜂窝连通性772一般指由无线载波提供的蜂窝网络连通性，其诸如经由GSM（全球移动通信系统）或变型或衍生、CDMA（码分多址）或变型或衍生、TDM（时分复用）或变型或衍生、LTE（长期演进—也称为“4G”）、或其它蜂窝服务标准提供。无线连通性774指不是蜂窝的无线连通性，并且能够包括个人域网络（诸如蓝牙）、局域网（诸如WiFi）和/或广域网（诸如WiMAX）、或其它无线通信。无线通信指通过调制的电磁辐射的使用（穿过非固态介质）进行的数据传递。有线通信穿过固态通信介质发生。
外设连接780包括硬件接口和连接器及形成外设连接的软件组件（例如，驱动器、协议栈）。将理解的是，装置700既能够是到其它计算装置的外设装置（“去（to）”782）也能够具有连接到它的外设装置（“来（from）”784）。装置700通常具有“停泊（docking）”连接器用来连接到其它计算装置，以便实现诸如管理（例如，下载和/或上载，改变，同步）装置700上内容的目的。另外，停泊连接器能够允许装置700连接到允许装置700控制例如到视听或其它系统的内容输出的某些外设。
除专有停泊连接器或其它专有连接硬件外，装置700能够经由普通或基于标准的连接器形成外设连接780。普通类型能够包括通用串行总线(USB)连接器（它能够包括多个不同硬件接口的任何接口）、包括微型显示器端口(MiniDisplayPort (MDP))的显示器端口（DisplayPort）、高清晰多媒体接口(HDMI)、火线、或其它类型。
在一个实施例中，存储器子系统760包括ECC 766。ECC 766示出为单独的元件，但表示在存储器装置762中的内部ECC和在存储器控制器764中的系统级别ECC。内部ECC在响应于读请求而执行误差检测和纠正后生成内部检查比特。存储器控制器764的外部ECC能够使用检查比特作为元数据以增强在系统级别的误差纠正。
在一个实施例中，存储器子系统760包括ZQcomp控制766，其表示系统700内的用于基于传感器数据，实现对于存储器762的I/O阻抗控制的逻辑。ZQ comp控制766示出为系统700中的单独元件，但表示在存储器控制器764和存储器762中的用来根据本文中描述的任何实施例，实现ZQ comp的逻辑。在一个实施例中，存储器762确定它何时需要ZQ comp，并且设置标志以触发存储器控制器764发出ZQ comp命令。
在一个方面中，用于I/O（输入/输出）接口的阻抗补偿的方法包括：经由在存储器装置上的逻辑检测影响对于存储器装置的I/O阻抗的执行条件中的改变；响应于检测到改变，触发补偿标志信号到关联存储器控制器；以及响应于补偿标志信号，在存储器装置从存储器控制器接收触发存储器装置中I/O阻抗补偿中的改变的阻抗补偿信号。
在一个实施例中，检测到执行条件中的改变包括检测到超过阈值的操作温度中的改变。在一个实施例中，检测到执行条件中的改变包括检测到超过阈值的操作电压中的改变。在一个实施例中，检测到执行条件中的改变包括通过管芯上传感器检测到该改变。在一个实施例中，触发补偿标志信号包括设置在存储器装置的模式寄存器中的值以由存储器控制器周期性地检查。在一个实施例中，触发I/O阻抗补偿中的改变的阻抗补偿信号包括触发对驱动器阻抗的调整。在一个实施例中，触发I/O阻抗补偿中的改变的阻抗补偿信号包括触发对管芯上终端值的调整。在一个实施例中，存储器装置是并联耦合到存储器控制器的多个存储器装置之一，并且其中响应于补偿标志信号而接收阻抗补偿信号包括仅在存储器控制器已从阈值数量的多个存储器装置接收补偿标志后才从存储器控制器接收阻抗补偿信号。在一个实施例中，存储器装置是并联耦合到存储器控制器的多个存储器装置之一，并且其中接收触发I/O阻抗补偿中的改变的阻抗补偿信号还包括接收由存储器控制器按顺序发送的连续序列的阻抗补偿信号之一。在一个实施例中，阻抗补偿信号包括触发存储器装置设置阻抗补偿配置的ZQCal锁存信号。在一个实施例中，阻抗补偿信号包括触发存储器装置启动阻抗补偿校准例程的ZQCal开始信号和触发存储器装置设置阻抗补偿配置的ZQCal锁存信号。
在一个方面中，管理存储器的阻抗补偿的存储器控制器包括：I/O（输入/输出）硬件，其耦合到存储器装置以从存储器装置读指示传感器读数中的改变的数据；以及调度器，其用来基于读来自存储器装置的数据，确定影响对于存储器装置的I/O阻抗的执行条件已改变超过阈值，并且响应于确定执行条件已改变超过阈值，用来生成阻抗补偿信号到存储器装置以触发存储器装置中I/O阻抗补偿中的改变。
在一个实施例中，I/O硬件是到由存储器装置设置的指示执行条件已改变超过阈值的标志。在一个实施例中，I/O硬件将响应于由存储器装置设置的标志，从传感器读数据。在一个实施例中，I/O硬件将响应于由存储器装置设置的指示执行条件已改变超过阈值的标志，从传感器读数据。在一个实施例中，调度器将确定操作温度中的改变在存储器内超过阈值。在一个实施例中，调度器将确定在存储器内超过阈值的操作电压中的改变。在一个实施例中，传感器包括存储器装置的管芯上传感器，其监视执行条件以设置用于对于存储器装置的刷新的参数。在一个实施例中，I/O硬件将从存储器装置的模式寄存器读一个或多个值。在一个实施例中，I/O硬件将周期性地检查模式寄存器的所述一个或多个值。在一个实施例中，调度器将生成阻抗补偿信号，其触发对存储器装置I/O的驱动器阻抗的调整。在一个实施例中，调度器将生成阻抗补偿信号，其触发对存储器装置I/O的管芯上终端值的调整。在一个实施例中，I/O耦合到多个并行存储器装置，并且其中调度器将延迟生成对于存储器装置的阻抗补偿信号，直至确定至少阈值数量的存储器装置具有影响I/O阻抗的已改变超过阈值的执行条件。在一个实施例中，I/O耦合到多个并行存储器装置，并且其中调度器将调度按顺序发送的连续序列的阻抗补偿信号到至少多个所述多个并行存储器装置。在一个实施例中，I/O耦合到多个并行存储器装置，并且其中调度器将调度某时间期来对于所有存储器装置在命令/地址（C/A）总线上停止发送访问命令，并且当没有访问命令业务通过C/A总线发送时，将发送序列的阻抗补偿信号到所述存储器装置中的至少两个存储器装置。在一个实施例中，调度器将生成触发存储器装置设置阻抗补偿配置的ZQCal锁存信号。在一个实施例中，调度器将生成触发存储器装置启动阻抗补偿校准例程的ZQCal开始信号和触发存储器装置设置阻抗补偿配置的ZQCal锁存信号。
在一个方面中，具有存储器子系统的电子装置包括：LPDDR（低功率双倍数据率）DRAM（动态随机存取存储器），其包括用来检测影响对于DRAM的I/O阻抗的执行条件中的改变的管芯上传感器和用来记录有关执行条件的数据的寄存器；以及用来控制对LPDDR DRAM的访问的存储器控制器，存储器控制器包括耦合到DRAM用来从DRAM读指示传感器读数中的改变的数据的I/O（输入/输出）硬件；以及调度器，其用来基于读来自存储器装置的数据，确定影响对于DRAM的I/O阻抗的执行条件已改变超过阈值，并且响应于确定执行条件已改变超过阈值，用来生成阻抗补偿信号到DRAM以触发DRAM中I/O阻抗补偿中的改变；以及触摸屏显示器，其被耦合用来基于从DRAM访问的数据生成显示。电子装置能够根据上面针对于耦合到存储器装置的存储器控制器所描述的任何实施例，包括耦合到DRAM的存储器控制器。
在一个方面中，用于I/O（输入/输出）接口的阻抗补偿的设备包括：用于经由在存储器装置上的逻辑检测影响对于存储器装置的I/O阻抗的执行条件中的改变的部件；用于响应于检测到改变，触发补偿标志信号到关联存储器控制器的部件；以及用于响应于补偿标志信号，在存储器装置从存储器控制器接收触发存储器装置中I/O阻抗补偿中的改变的阻抗补偿信号的部件。设备能够包括用于执行上述方法的任何实施例的部件。
在一个方面中，一种包括其上存储有内容的计算机可读存储介质的制品，所述内容当被访问时促使机器执行以下操作，包括：经由在存储器装置上的逻辑检测影响对于存储器装置的I/O阻抗的执行条件中的改变；响应于检测到改变，触发补偿标志信号到关联存储器控制器；以及响应于补偿标志信号，在存储器装置从存储器控制器接收触发存储器装置中I/O阻抗补偿中的改变的阻抗补偿信号。制品能够包括用于执行根据上述方法的任何实施例的操作的内容。
如本文中所示出的流程图提供各种过程动作的序列的示例。流程图能够指示要由软件或固件例程执行的操作及物理操作。在一个实施例中，流程图能够示出能在硬件和/或软件中实现的有限状态机（FSM）的状态。虽然以特定序列或次序示出，除非另有指定，能够修改动作的次序。因此，示出的实施例仅应理解为示例，并且过程能够以不同次序执行，以及一些动作能够并行执行。另外，在各种实施例中能够忽略一个或多个动作；因此，并非在每个实施例中要求所有动作。其它过程流程是可能的。
就本文中描述的各种操作或功能而言，能够将它们描述或定义为软件代码、指令、配置、和/或数据。内容能够是直接可执行的（“对象”或“可执行”形式）、源代码、或差分代码（“delta”或“补丁”代码）。本文中所述实施例的软件内容能够经由其上存储有内容的制品提供，或者经由操作通信接口以经由通信接口发送数据的方法提供。机器可读存储介质能够促使机器执行描述的功能或操作，并且包括以由机器（例如，计算装置、电子系统等）可访问的形式存储信息的任何机构，诸如可刻录/不可刻录介质（例如，只读存储器（ROM）、随机存取存储器（RAM）、磁盘存储介质、光存储介质、闪速存储器装置等）。通信接口包括进行接口到任何硬布线、无线、光等介质以便与另一个装置通信的任何机构，诸如存储器总线接口、处理器总线接口、因特网连接、盘控制器等。通过提供配置参数和/或发送信号能够来配置通信接口，以使通信接口准备好提供描述软件内容的数据信号。经由发送到通信接口的一个或多个命令或信号，能够访问通信接口。
本文中所述的各种组件能够是用于执行描述的操作或功能的部件。本文中所述的每个组件包括软件、硬件或这些的组合。组件能够实现为软件模块、硬件模块、专用硬件（例如专用硬件、专用集成电路（ASIC）、数字信号处理器（DSP）等）、嵌入式控制器、硬布线电路等。
除本文中所述的外，能够对本发明的公开实施例和实现在不脱离它们的范围的情况下进行各种修改。因此，本文中的说明和示例应按照说明性的而非限制性的意义来解释。本发明的范围应唯一参照随后的权利要求进行衡量。

Claims (21)

1.一种存储器装置，包括：
由所述存储器装置可选择性地写入阻抗校准更新标志的寄存器，所述阻抗校准更新标志用于向存储器控制器指示所述存储器装置准备好执行I/O阻抗校准更新；以及
用于从所述存储器控制器接收命令的I/O输入/输出硬件，所述命令包含响应于由所述存储器控制器检测到所述阻抗校准更新标志被设置而用来在所述存储器装置中设置新的校准设置的阻抗校准锁存信号(ZQCAL LATCH)，
其中所述存储器装置被配置成
监视一个或多个传感器以确定是否设置所述阻抗校准更新标志，所述一个或多个传感器监视影响所述存储器装置的I/O阻抗的一个或多个性能条件，以及
基于从所述一个或多个传感器读取的值，确定性能条件中的改变是否超过阈值，并且仅当性能条件中的所述改变超过所述阈值时设置所述阻抗校准更新标志。
2.如权利要求1所述的存储器装置，其中所述I/O硬件用于周期性地从所述存储器控制器接收轮询请求以检查所述阻抗校准更新标志。
3.如权利要求1所述的存储器装置，其中所述寄存器包括模式寄存器，以及所述I/O硬件用于周期性地接收用于读取所述模式寄存器的命令以检查所述阻抗校准更新标志。
4.如权利要求1所述的存储器装置，其中所述I/O硬件用于在先接收阻抗校准开始信号(ZQCAL START)的情况下，接收所述阻抗校准锁存信号。
5.如权利要求1所述的存储器装置，其中所述存储器装置用于计算先前的阻抗校准设置和更新的校准设置之间的比较，以及当所述更新的校准设置与所述先前的阻抗校准设置相差多于阈值量时，仅设置所述阻抗校准更新标志。
6.如权利要求1所述的存储器装置，其中所述新的校准设置包括驱动器阻抗设置。
7.如权利要求1所述的存储器装置，其中所述新的校准设置包括管芯上终端(ODT)设置。
8.如权利要求1所述的存储器装置，还包括用于检测所述存储器装置的性能状况中的改变的管芯上传感器，其中所述存储器装置用于基于用所述管芯上传感器检测到所述改变而设置所述阻抗校准。
9.如权利要求1所述的存储器装置，其中所述存储器装置包括与低功率双倍数据率(LPDDR)标准兼容的动态随机存取存储器(DRAM)装置。
10.一种管理存储器的阻抗补偿的存储器控制器，包括：
耦合到存储器装置的I/O(输入/输出)硬件，所述I/O硬件用于从所述存储器装置读取数据，所述数据用来指示所述存储器装置的传感器的传感器读数中的更新；以及
调度器，用于基于来自所述存储器装置的所述数据的访问，响应于所述传感器读数中的所述更新，确定所述存储器装置处与所述存储器装置的I/O阻抗相关的性能条件中的改变超过阈值，并且响应于超过所述阈值的所述改变，生成到所述存储器装置的阻抗补偿信号，以触发所述存储器装置中的I/O阻抗补偿中的改变；
其中响应于所述传感器读数中的所述更新的指示的所述阻抗补偿信号的生成将至少部分地代替所述调度器要生成的阻抗补偿信号的常规调度而被执行。
11.如权利要求10所述的存储器控制器，其中所述I/O硬件用于周期性地将轮询请求发送到所述存储器装置以检查阻抗校准更新标志，其中所述阻抗校准更新标志用于向所述存储器控制器指示所述存储器装置准备好执行I/O阻抗校准更新。
12.如权利要求11所述的存储器控制器，其中所述存储器装置包含模式寄存器，以及所述I/O硬件用于周期性地发送用于读取所述模式寄存器的命令以检查所述阻抗校准更新标志。
13.如权利要求10所述的存储器控制器，其中所述I/O硬件用于在没有先发送阻抗校准开始信号(ZQCAL START)的情况下发送所述阻抗校准锁存信号。
14.如权利要求11所述的存储器控制器，其中所述存储器装置用于计算先前的阻抗校准设置和更新的校准设置之间的比较，以及当所述更新的校准设置与所述先前的阻抗校准设置相差多于阈值量时，仅设置所述阻抗校准更新标志。
15.如权利要求10所述的存储器控制器，还包括用于检测所述存储器装置的性能状况中的改变的管芯上传感器，其中所述存储器装置用于基于用所述管芯上传感器检测到所述改变而设置阻抗校准。
16.如权利要求10所述的存储器控制器，其中所述存储器装置是与所述存储器控制器并行耦合的多个存储器装置之一，以及其中所述存储器控制器用于基于来自不同存储器装置的不同阻抗校准更新标志来管理不同的阻抗校准更新。
17.如权利要求10所述的存储器控制器，其中所述存储器装置包括与低功率双倍数据率(LPDDR)标准兼容的动态随机存取存储器(DRAM)装置。
18.一种用于I/O(输入/输出)接口的阻抗补偿的方法，包括：
经由存储器装置上的逻辑，检测影响所述存储器装置的I/O阻抗的所述存储器装置的性能条件中的改变；
响应于检测到所述改变，从所述存储器装置向相关联的存储器控制器触发补偿标志信号；以及
响应于所述补偿标志信号，在所述存储器装置从所述存储器控制器接收由所述存储器控制器生成的阻抗补偿信号，从而触发所述存储器装置中的I/O阻抗补偿中的改变；
其中，所述触发所述补偿标志信号以及所述响应于所述补偿标志信号而接收所述阻抗补偿信号至少部分地代替所述存储器控制器要生成的阻抗补偿信号的常规调度而被执行。
19.如权利要求18所述的方法，还包括：
从所述存储器控制器接收周期性轮询请求以检查阻抗校准更新标志，或者周期性地接收模式寄存器读取命令以检查所述阻抗校准更新标志，其中所述阻抗校准更新标志用于向所述存储器控制器指示所述存储器装置准备好执行I/O阻抗校准更新。
20.如权利要求19所述的方法，其中选择性地写入所述阻抗校准更新标志包括：
计算先前的阻抗校准设置和更新的校准设置之间的比较；以及
仅当所述更新的校准设置与所述先前的阻抗校准设置相差多于阈值量时，设置所述阻抗校准更新标志。
21.如权利要求18所述的方法，还包括：
用管芯上传感器来检测所述存储器装置的性能状况中的改变，其中基于用所述管芯上传感器检测到所述改变而设置阻抗校准。
CN201910052999.7A 2015-03-27 2016-03-07 基于检测传感器数据的阻抗补偿 Active CN110059048B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910052999.7A CN110059048B (zh) 2015-03-27 2016-03-07 基于检测传感器数据的阻抗补偿

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US14/670,411 US10025685B2 (en) 2015-03-27 2015-03-27 Impedance compensation based on detecting sensor data
US14/670411 2015-03-27
CN201680019113.3A CN107408099B (zh) 2015-03-27 2016-03-07 基于检测传感器数据的阻抗补偿
CN201910052999.7A CN110059048B (zh) 2015-03-27 2016-03-07 基于检测传感器数据的阻抗补偿
PCT/US2016/021153 WO2016160276A1 (en) 2015-03-27 2016-03-07 Impedance compensation based on detecting sensor data

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201680019113.3A Division CN107408099B (zh) 2015-03-27 2016-03-07 基于检测传感器数据的阻抗补偿

Publications (2)

Publication Number Publication Date
CN110059048A CN110059048A (zh) 2019-07-26
CN110059048B true CN110059048B (zh) 2024-02-02

Family

ID=56974261

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910052999.7A Active CN110059048B (zh) 2015-03-27 2016-03-07 基于检测传感器数据的阻抗补偿
CN201680019113.3A Active CN107408099B (zh) 2015-03-27 2016-03-07 基于检测传感器数据的阻抗补偿

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201680019113.3A Active CN107408099B (zh) 2015-03-27 2016-03-07 基于检测传感器数据的阻抗补偿

Country Status (7)

Country Link
US (2) US10025685B2 (zh)
EP (2) EP3657506B1 (zh)
JP (2) JP6729940B2 (zh)
KR (2) KR102581206B1 (zh)
CN (2) CN110059048B (zh)
TW (1) TWI643206B (zh)
WO (1) WO2016160276A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325655B2 (en) * 2015-04-10 2019-06-18 Hewlett Packard Enterprise Development Lp Temperature compensation circuits
US10141935B2 (en) * 2015-09-25 2018-11-27 Intel Corporation Programmable on-die termination timing in a multi-rank system
US10284198B2 (en) * 2015-10-02 2019-05-07 Samsung Electronics Co., Ltd. Memory systems with ZQ global management and methods of operating same
US9653144B1 (en) 2016-06-28 2017-05-16 Intel Corporation Apparatuses, methods, and systems for package on package memory refresh and self-refresh rate management
JP6640677B2 (ja) 2016-08-19 2020-02-05 キオクシア株式会社 半導体記憶装置
JP2018045743A (ja) * 2016-09-13 2018-03-22 東芝メモリ株式会社 半導体装置及びメモリシステム
US9965222B1 (en) * 2016-10-21 2018-05-08 Advanced Micro Devices, Inc. Software mode register access for platform margining and debug
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US10366765B2 (en) * 2016-12-15 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Adjustment circuit for partitioned memory block
US10062453B1 (en) * 2017-03-09 2018-08-28 Toshiba Memory Corporation Calibrating I/O impedances using estimation of memory die temperature
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
KR102396741B1 (ko) * 2017-09-11 2022-05-12 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
KR102391503B1 (ko) * 2017-09-11 2022-04-28 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
KR102649322B1 (ko) 2018-05-25 2024-03-20 삼성전자주식회사 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
US11163487B2 (en) * 2018-06-04 2021-11-02 Micron Technology, Inc. Methods for generating notifications for updated information from mode registers of a memory device to a host and memory devices and systems employing the same
US10692560B2 (en) * 2018-06-06 2020-06-23 Intel Corporation Periodic calibrations during memory device self refresh
US11570685B2 (en) 2018-10-24 2023-01-31 Carrier Corporation Power savings for wireless sensors
US11074976B2 (en) * 2019-08-26 2021-07-27 Sandisk Technologies Llc Temperature dependent impedance mitigation in non-volatile memory
KR20210047475A (ko) * 2019-10-22 2021-04-30 삼성전자주식회사 센서를 구비한 멀티 디스플레이 장치
CN112817884A (zh) * 2019-11-15 2021-05-18 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
US11579784B2 (en) 2019-11-27 2023-02-14 Micron Technology, Inc. Refresh counters in a memory system
US12009842B2 (en) * 2019-12-20 2024-06-11 Intel Corporation Error correcting code circuitry compatible with multi-width interfaces
JP6890701B1 (ja) * 2020-05-19 2021-06-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． コードシフト算出回路およびコードシフト値の算出方法
US11621038B2 (en) * 2021-07-21 2023-04-04 Micron Technology, Inc. Driver for non-binary signaling
EP4390925A1 (en) * 2021-11-04 2024-06-26 Samsung Electronics Co., Ltd. Electronic device for controlling operation of volatile memory and operation method thereof
KR20230112334A (ko) 2022-01-20 2023-07-27 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템, 및 반도체 장치의 동작 방법
CN115695103B (zh) * 2022-11-21 2024-05-17 深圳数马电子技术有限公司 阻抗自适应方法、装置、计算机设备和存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262625B1 (en) * 1999-10-29 2001-07-17 Hewlett-Packard Co Operational amplifier with digital offset calibration
CN102511128A (zh) * 2009-09-22 2012-06-20 高通股份有限公司 用于对脉冲发生器进行功率校准的系统和方法
CN103292908A (zh) * 2012-02-22 2013-09-11 Ulis股份公司 校正包括阻性辐射热计阵列的探测器的漂移的方法和设备

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517613A (en) * 1991-12-12 1996-05-14 Emc Corporation Environment sensing/control circuit
FI106411B (fi) * 1999-02-03 2001-01-31 Nokia Mobile Phones Ltd Menetelmä ja järjestely ilmaisimen ja ohjaussignaalin lämpöryöminnän kompensoimiseksi jaksoittaisessa säädössä
US6292059B1 (en) * 1999-10-29 2001-09-18 Scientific-Atlanta, Inc. Systems, methods, and circuits for providing thermal compensation in amplifiers
US6476392B1 (en) * 2001-05-11 2002-11-05 Irvine Sensors Corporation Method and apparatus for temperature compensation of an uncooled focal plane array
US6785793B2 (en) * 2001-09-27 2004-08-31 Intel Corporation Method and apparatus for memory access scheduling to reduce memory access latency
US7114087B2 (en) * 2003-05-27 2006-09-26 Intel Corporation Method to detect a temperature change by a thermal monitor and compensating for process, voltage, temperature effects caused by the temperature change
JP2005010966A (ja) 2003-06-18 2005-01-13 Olympus Corp Ｌｓｉ装置
US7111143B2 (en) * 2003-12-30 2006-09-19 Infineon Technologies Ag Burst mode implementation in a memory device
KR100532972B1 (ko) 2004-04-28 2005-12-01 주식회사 하이닉스반도체 온 다이 터미네이션 임피던스 조절 장치
US7227376B2 (en) 2004-11-05 2007-06-05 Ati Technologies Inc. Dynamic impedance compensation circuit and method
US7138823B2 (en) * 2005-01-20 2006-11-21 Micron Technology, Inc. Apparatus and method for independent control of on-die termination for output buffers of a memory device
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US7432731B2 (en) 2005-06-30 2008-10-07 Intel Corporation Method and apparatus to calibrate DRAM on resistance (Ron) and on-die termination (ODT) values over process, voltage and temperature (PVT) variations
JP4916699B2 (ja) * 2005-10-25 2012-04-18 エルピーダメモリ株式会社 Ｚｑキャリブレーション回路及びこれを備えた半導体装置
US8118483B2 (en) 2006-06-21 2012-02-21 Intel Corporation Thermal sensor having toggle control
US7644250B2 (en) * 2006-06-30 2010-01-05 Intel Corporation Defining pin functionality at device power on
US7459930B2 (en) * 2006-11-14 2008-12-02 Micron Technology, Inc. Digital calibration circuits, devices and systems including same, and methods of operation
US20080198666A1 (en) 2007-02-20 2008-08-21 Aaron Nygren Semiconductor device including adjustable driver output impedances
JP2008271517A (ja) * 2007-03-23 2008-11-06 Matsushita Electric Ind Co Ltd 高周波電力増幅器、半導体装置、および高周波電力増幅方法
KR100937951B1 (ko) 2008-09-05 2010-01-21 주식회사 하이닉스반도체 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치
JP2010117987A (ja) * 2008-11-14 2010-05-27 Denso Corp メモリ制御装置、およびメモリ制御プログラム
US8482339B1 (en) * 2009-06-12 2013-07-09 National Acquisition Sub, Inc. Method and apparatus for temperature compensation of filter circuits
JP2011040983A (ja) 2009-08-11 2011-02-24 Renesas Electronics Corp 半導体集積回路、半導体記憶装置、及びインピーダンス調整方法
JP5287599B2 (ja) * 2009-08-24 2013-09-11 株式会社リコー 電子機器
US8307270B2 (en) * 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
JP2011081893A (ja) * 2009-09-11 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
JP2011101143A (ja) 2009-11-05 2011-05-19 Elpida Memory Inc 半導体装置及びそのシステムとキャリブレーション方法
JP2011170943A (ja) * 2010-02-22 2011-09-01 Sony Corp 記憶制御装置、記憶装置、記憶装置システム
KR101206498B1 (ko) 2010-07-08 2012-11-29 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로 및 그 동작 방법
US8738852B2 (en) * 2011-08-31 2014-05-27 Nvidia Corporation Memory controller and a dynamic random access memory interface
JP2013085078A (ja) * 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
KR20140008745A (ko) 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치
KR20140100330A (ko) * 2013-02-06 2014-08-14 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
KR20140107890A (ko) * 2013-02-28 2014-09-05 에스케이하이닉스 주식회사 메모리, 이를 포함하는 메모리 시스템 및 메모리 콘트롤러의 동작 방법
TWI508087B (zh) * 2013-07-01 2015-11-11 Mstar Semiconductor Inc 記憶體信號的動態相位追蹤方法及其相關控制電路
US9779039B2 (en) 2013-08-29 2017-10-03 Micron Technology, Inc. Impedance adjustment in a memory device
US9292076B2 (en) * 2013-09-16 2016-03-22 Intel Corporation Fast recalibration circuitry for input/output (IO) compensation finite state machine power-down-exit
US9704557B2 (en) * 2013-09-25 2017-07-11 Qualcomm Incorporated Method and apparatus for storing retention time profile information based on retention time and temperature
US9269404B1 (en) 2014-08-07 2016-02-23 Qualcomm Incorporated Semiconductor package on package memory channels with arbitration for shared calibration resources
US20160179113A1 (en) 2014-12-17 2016-06-23 Sandisk Technologies Inc. Temperature Independent Reference Current Generation For Calibration
US9621160B2 (en) 2015-03-05 2017-04-11 Micron Technology, Inc. Circuits for impedance adjustment having multiple termination devices with switchable resistances and methods of adjusting impedance
US20160378366A1 (en) * 2015-06-24 2016-12-29 Intel Corporation Internal consecutive row access for long burst length

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262625B1 (en) * 1999-10-29 2001-07-17 Hewlett-Packard Co Operational amplifier with digital offset calibration
CN102511128A (zh) * 2009-09-22 2012-06-20 高通股份有限公司 用于对脉冲发生器进行功率校准的系统和方法
CN103292908A (zh) * 2012-02-22 2013-09-11 Ulis股份公司 校正包括阻性辐射热计阵列的探测器的漂移的方法和设备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于Matlab/Simulink(Stateflow)的模/数混合信号系统的精准行为模拟;赵明越;朱伟;赵春和;;电子器件(第05期);全文 *

Also Published As

Publication number Publication date
EP3274994B1 (en) 2019-12-04
US10025685B2 (en) 2018-07-17
KR20170131371A (ko) 2017-11-29
KR20190000387A (ko) 2019-01-02
US10552285B2 (en) 2020-02-04
KR102581206B1 (ko) 2023-09-21
CN110059048A (zh) 2019-07-26
TWI643206B (zh) 2018-12-01
EP3274994A4 (en) 2018-11-21
US20160284386A1 (en) 2016-09-29
JP6965494B2 (ja) 2021-11-10
JP6729940B2 (ja) 2020-07-29
US20190004919A1 (en) 2019-01-03
CN107408099A (zh) 2017-11-28
WO2016160276A1 (en) 2016-10-06
EP3657506A1 (en) 2020-05-27
EP3657506B1 (en) 2022-01-12
KR102617628B1 (ko) 2023-12-27
EP3274994A1 (en) 2018-01-31
CN107408099B (zh) 2021-04-20
TW201642257A (zh) 2016-12-01
JP2018511108A (ja) 2018-04-19
JP2020170532A (ja) 2020-10-15

Similar Documents

Publication Publication Date Title
CN110059048B (zh) 基于检测传感器数据的阻抗补偿
US11789880B2 (en) Load reduced nonvolatile memory interface
CN107533509B (zh) 存储器设备特定的自刷新进入和退出
US9318182B2 (en) Apparatus, method and system to determine memory access command timing based on error detection
US10872647B2 (en) Flexible DLL (delay locked loop) calibration
US20160378366A1 (en) Internal consecutive row access for long burst length
US9953694B2 (en) Memory controller-controlled refresh abort
US20160349817A1 (en) Power protected memory with centralized storage
US9390785B2 (en) Method, apparatus and system for determining a write recovery time of a memory based on temperature

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TG01 Patent term adjustment