KR20140008745A - 자기 메모리 장치 - Google Patents

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KR20140008745A
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차수호
강동석
박철우
손동현
이윤상
김혜진
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삼성전자주식회사
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Abstract

본 발명은 자기 메모리 장치, 이를 장착한 메모리 모듈 및 메모리 시스템에 대하여 개시된다. 자기 메모리 장치(MRAM)는 자화 방향에 따라 적어도 2가지 상태들 사이를 가변하는 자기 메모리 셀들을 포함하고, 다양한 인터페이스 기능을 제공하는 인터페이스부를 포함한다. 메모리 모듈은, 모듈 보드와 모듈 보드 상에 장착되는 적어도 하나 이상의 MRAM 칩을 포함하고, 모듈 보드 상에 장착되고 MRAM 칩의 동작을 관리하는 버퍼 칩을 더 포함한다. 메모리 시스템은 MRAM과 통신하는 메모리 콘트롤러를 포함하고, MRAM과 메모리 콘트롤러 사이에 연결되는 광 연결 장치를 통하여 전-광 변환 신호 또는 광-전 변환 신호를 통신한다.

Description

자기 메모리 장치{Magenetic Random Access Memory}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비휘발성 자성층을 구비하는 자기 메모리 장치 (Magenetic Random Access Memory: MRAM)의 인터페이스 기술에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 요구를 만족시키기 위하여, 자성체의 극성 변화에 따른 저항 변화를 이용하여 메모리 기능을 구현하는 MRAM이 제안되고 있다.
MRAM은 다양한 전기 기기에 합체되어 사용된다. MRAM은 외부에서 제공되는 각종 신호들을 수신하고, 내부 데이터 신호를 외부로 제공하기 위하여, 다양한 인터페이스 기능을 요한다.
본 발명이 이루고자하는 기술적 과제는 다양한 인터페이스 기능을 지원하는 MRAM, 이를 장착한 메모리 모듈 및 메모리 시스템을 제공하는 데 있다.
본 발명의 일면에 따른 메모리 장치는, 자화 방향에 따라 적어도 2가지 상태들 사이를 가변하는 자기 메모리 셀들을 포함하는 MRAM에 있어서, 자기 메모리 셀로/로부터 독출 또는 기입되는 데이터를 클럭 신호에 맞추어 데이터 입출력 신호(DQ)로 입출력하는 인터페이스부를 포함한다.
본 발명의 실시예들에 따라, 인터페이스부는 클럭 신호의 한 사이클 내에서 상승 에지에 맞추어 DQ 신호가 입출력되도록 설정할 수 있다.
본 발명의 실시예들에 따라, 인터페이스부는 클럭 신호의 상승 에지 및 하강 에지에 맞추어 DQ 신호가 입출력되도록 설정할 수 있다.
본 발명의 실시예들에 따라, MRAM는 클럭 신호와 동일한 위상의 제1 내부 클럭 신호, 클럭 신호로부터 90도 위상 지연된 제2 내부 클럭 신호, 그리고, 제1 내부 클럭 신호로부터 반전된 제3 내부 클럭 신호, 그리고 제2 내부 클럭 신호로부터 반전된 제4 내부 클럭 신호를 발생하는 클럭 발생부를 더 포함할 수 있다. 인터페이스부는 제1 내지제4 내부 클럭 신호들의 상승 에지들에 맞추어 DQ 신호가 입출력되도록 설정할 수 있다.
본 발명의 실시예들에 따라, MRAM는 클럭 신호로부터 2배의 주파수를 갖는 제1 내부 클럭 신호, 제1 내부 클럭 신호로부터 90도 위상 지연된 제2 내부 클럭 신호, 제1 내부 클럭 신호로부터 반전된 제3 내부 클럭 신호, 그리고 제2 내부 클럭 신호로부터 반전된 제4 내부 클럭 신호를 발생하는 클럭 발생부를 더 포함할 수 있다. 인터페이스부는 제1 내지 제4 내부 클럭 신호들의 상승 에지들에 맞추어 DQ 신호가 입출력되도록 설정할 수 있다.
본 발명의 실시예들에 따라, 인터페이스부는 클럭 신호의 상승 및 하강 에지들에 동기되는 커맨드 패킷, 기입 데이터 패킷, 또는 독출 데이터 패킷을 DQ 신호로 입출력되도록 설정할 수 있다.
본 발명의 실시예들에 따라, 인터페이스부는 DQ 신호와 같이 만들어진 데이터 스트로브 신호에 응답하여 DQ 신호를 래치하고, 클럭 신호와 데이터 스트로브 신호 사이의 스큐 스펙을 만족하는 클럭 동기 신호를 발생하고, 래치된 DQ 신호 윈도우의 센터에 클럭 동기 신호의 에지가 발생되도록 설정할 수 있다.
본 발명의 실시예들에 따라, 인터페이스부는 커맨드와 어드레스 신호를 샘플링하는 클럭 신호 주파수의 2배인 차동 데이터 클럭 신호에 의해 DQ 신호를 샘플링하도록 설정할 수 있다.
본 발명의 실시예들에 따라, 인터페이스부는 하나의 채널을 통하여 수신되는 DQ 신호의 전압 레벨을 기준 전압과 비교하는 싱글 엔디드 시그널링을 지원할 수 있다. 채널은 풀-업 터미네이션되는 POD (Pseudo Open Drain: POD) 인터페이스를 지원할 수 있다.
본 발명의 실시예들에 따라, 인터페이스부는 2개의 채널들을 통하여 수신되는 DQ 신호와 반전된 DQ 신호를 입력하는 차동 엔디드 시그널링을 지원할 수 있다. 2개의 채널 각각은 풀-업 터미네이션되는 POD 인터페이스를 지원할 수 있다.
본 발명의 실시예들에 따라, 인터페이스부는 2개의 채널들이 저항을 통하여 서로 연결되어 LVDS (Low Voltage Differental Signaling)를 지원하고, 입력되는 DQ 신호와 반전된 DQ 신호는 작은 스윙을 갖을 수 있다.
본 발명의 실시예들에 따라, 인터페이스부는 하나의 채널을 통하여 DQ 신호를 수신하고, 채널은 상기 DQ 신호의 복수의 비트들에 대응하는 전압을 멀티 레벨 전압 신호로 변환하는 멀티 레벨 시그널링 인터페이스를 지원할 수 있다.
본 발명의 실시예들에 따라, 인터페이스부는 멀티 레벨 시그널링 인터페이스를 지원하는 2개의 채널들을 통하여, DQ 신호의 복수의 비트들에 대응하는 전압을 멀티 레벨 전압 신호 쌍으로 수신할 수 있다.
본 발명의 다른 면에 따른 MRAM은 MRAM의 동작을 동기화시키는 외부 클럭 신호를 수신하고, 지연 소자들을 통해 외부 클럭 신호를 소정 시간 지연시키고, 외부 클럭 신호와 동기되는 내부 클럭 신호를 발생하는 지연 동기 루프(DLL)과, 내부 클럭 신호에 응답하여 자기 메모리 셀로/로부터 독출 또는 기입되는 데이터를 래치하는 데이터 입출력(DQ) 버퍼를 포함한다.
본 발명의 실시예들에 따라, DLL은 MRAM의 파워 다운 모드일 때 외부 클럭 신호의 수신이 차단될 수 있다.
본 발명의 실시예들에 따라, DLL은 외부 클럭 신호와 동일한 주파수의 제1 내부 클럭 신호를 발생하고, 외부 클럭 신호 주파수의 2배에 해당하는 제2 내부 클럭 신호를 발생하고, 제1 내부 클럭 신호는 DQ 버퍼의 클럭킹하기 위하여 사용되고, 제2 내부 클럭 신호는 자기 메모리 셀로/로부터 독출 또는 기입되는 데이터를 클럭킹하기 위하여 사용될 수 있다.
본 발명의 실시예들에 따라, DLL은 외부 클럭 신호에 응답하여 지연 소자들에서 출력되는 다수개의 지연 클럭 신호들 각각을 수신하는 위상 지연 검출부들을 더 포함할 수 있다. 위상 지연 검출부 각각은 지연 클럭 신호와, 각각 위치하고 있는 전단의 위상 지연 검출기의 캐리 출력 단자를 입력하고 위상 비교하여, 해당 위상 지연 검출부의 캐리 출력 단자로 출력할 수 있다. 외부 클럭 신호와 지연 클럭 신호의 위상이 일치하는 위상 지연 검출부는 지연 클럭 신호를 내부 클럭 신호로 출력하고, 캐리 출력 단자를 디세이블시킬 수 있다.
본 발명의 실시예들에 따라, DLL은 외부 클럭 신호와 피이드백 클럭 신호의 위상 차이를 비교하는 위상 검출부, 위상 검출부의 비교 결과에 응답하여 전압 제어 신호를 발생하는 차아지 펌프, 위상 차이를 집적하여 전압 제어 신호를 발생하는 루프 필터, 외부 클럭 신호를 입력하고 전압 제어 신호에 응답하여 상기 내부 클럭 신호를 출력하는 지연 소자들, 그리고 내부 클럭 신호를 입력하고 독출 데이터가 전달되는 라인 경로 상의 부하를 보상하여 피이드백 클럭 신호를 출력하는 보상 지연 회로를 더 포함할 수 있다.
본 발명의 다른 면에 따른 MRAM은 자기 메모리 셀 어레이로/로부터 독출 또는 기입되는 데이터 워드들 사이의 비트 스위칭을 최소화하는 데이터 버스 반전부와, 데이터 워드들을 데이터 버스로 전송하는 데이터 입출력 패드(DQ)를 포함한다.
본 발명의 실시예들에 따라, 데이터 버스 반전부는 데이터 워드들의 로직 로우의 데이터 패턴을 최소로 하기 위하여 비트 스위칭할 수 있다.
본 발명의 실시예들에 따라, 데이터 버스 반전부는 데이터 워드들의 이전 데이터 패턴과의 변화를 최소로 하기 위하여 비트 스위칭할 수 있다.
본 발명의 다른 면에 따른 MRAM은 자기 메모리 셀로/로부터 독출 또는 기입되는 데이터를 외부 데이터 버스를 통하여 데이터 입출력 터미널(DQ)로 송수신하는 데이터 드라이버와, 외부 데이터 버스와의 임피던스 매칭을 위하여 DQ 터미널의 터미네이션 저항을 제어하는 온다이 터미네이션부를 포함한다.
본 발명의 실시예들에 따라, MRAM은 외부 저항이 연결되는 캘리브레이션 터미널(ZQ)과, ZQ 터미널에 연결되는 캘리브레이션 저항부들을 더 포함할 수 있다. 온다이 터미네이션부는 캘리브레이션 저항부들의 저항값이 외부 저항의 저항값과 같아질 때의 캘리브레이션 코드들에 응답하여 DQ 터미널의 터미네이션 저항을 제어할 수 있다.
상술한 본 발명의 MRAM은 다양한 인터페이스 기능을 지원하는 인터페이스부를 포함한다. 인터페이스부는 SDR, DDR, QDR또는 ODR 인터페이스, 패킷 프로토콜 인터페이스, 소스 싱크로너스 인터페이스, 싱글 엔디드 시그널링 인터페이스, 차동 엔디드 시그널링 인터페이스, POD 인터페이스, 멀티 레벨 싱글 엔디드 시그널링 인터페이스, 멀티 레벨 차동 엔디드 시그널링 인터페이스, LVDS 인터페이스, 양방향 인터페이스, 그리고 CTT 인터페이스를 지원할 수 있다.
또한, 인터페이스부는 다양한 인터페이스에서의 데이터 전송을 클럭 신호와 동기화시키고, 데이터 워드들 사이의 비트 스위칭을 최소화하고, 임피던스 매칭을 위해 ZQ 캘리브레이션 동작에 의해 터미네이션 저항을 제어할 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 2는 본 발명의 다양한 실시예들에 따른 MRAM을 설명하는 도면이다.
도 3은 도 2의 메모리 뱅크 내 메모리 셀 어레이를 설명하는 도면이다.
도 4는 도 3의 STT-MRAM 셀의 구현 예를 나타내는 입체도이다.
도 5a 및 도 5b는 도 4의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 설명하는 도면이다.
도 6은 도 4의 STT-MRAM 셀의 라이트 동작을 설명하는 도면이다.
도 7a 및 도 7b는 도 4의 STT-MRAM셀에서 MTJ 소자의 다른 실시 예들을 설명하는 도면들이다.
도 8은 도 4의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 설명하는 도면이다.
도 9a 및 도 9b는 도 4의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예들을 설명하는 도면들이다.
도 10은 본 발명의 다양한 실시예들에 따른 MRAM의 클럭 발생부를 설명하는 도면이다.
도 11은 도 10의 클럭 발생부의 동작 파형들을 설명하는 도면이다.
도 12는 본 발명의 다양한 실시에들에 따른 MRAM에서의 패킷 구조의 프로토콜을 설명하는 도면이다.
도 13은 본 발명의 다양한 실시예들에 따른 MRAM의 소스 싱크로너스 인터페이스를 설명하는 도면이다.
도 14는 도 13의 데이터 입력 경로 상의 동작 타이밍을 설명하는 도면이다.
도 15 내지 도 17은 도 13의 데이터 입력 경로 상의 tDQSS 타이밍 마진을 설명하는 도면들이다.
도 18은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 19는 도 18의 MRAM의 클럭킹과 인터페이스 관계를 설명하는 도면이다.
도 20은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 21은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 22는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 23은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 24 및 도 25는 도 23의 멀티 레벨 변환부의 동작을 설명하는 표들이다.
도 26은 도 23의 멀티 레벨 싱글 엔디드 시그널링 인터페이스에서 데이터 신호에 따른 멀티 레벨 전압 신호 레벨을 보여주는 도면이다.
도 27은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 28은 도 27의 멀티 레벨 차동 엔디드 시그널링 인터페이스에서 데이터 신호에 따른 멀티 레벨 전압 신호 레벨을 보여주는 도면이다.
도 29는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 30은 도 29의 출력 드라이버를 설명하는 회로 다이어그램이다.
도 31은 도 29의 입력 드라이버를 설명하는 회로 다이어그램이다.
도 32는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 33 내지 도 35는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면들이다.
도 36은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 시스템을 설명하는 도면이다.
도 37은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 38은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 39는 도 38의 스탠바이 신호를 발생하는 제어 신호 발생부를 설명하는 도면이다.
도 40은 도 39의 MRSET 신호를 제공하는 모드 레지스터를 설명하는 도면이다.
도 41은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 42는 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 PLL 회로를 설명하는 도면이다.
도 43은 도 42의 MRAM 동작을 설명하는 타이밍 다이어그램이다.
도 44는 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 45는 도 44의 DLL 회로 동작을 설명하는 도면이다.
도 46은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 47은 도 46의 DLL 회로의 동작을 설명하는 타이밍 다이어그램이다.
도 48은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 49는 도 48의 아날로그 지연 라인 내 지연 소자를 설명하는 도면이다.
도 50은 본 발명의 다양한 실시예에 따른 MRAM을 설명하는 도면이다.
도 51 및 도 52는 도 50의 독출/기입 회로의 동작을 설명하는 도면이다.
도 53 및 도 54는 도 50의 제어 로직에 포함되는 모드 레지스터를 설명하는 도면이다.
도 55는 본 발명의 다양한 실시예에 따른 MRAM을 설명하는 도면이다.
도 56은 본 발명의 다양한 실시예에 따른 MRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 57은 본 발명의 다양한 실시예에 따른 MRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 58은 도 57의 제어 로직부에 포함되는 모드 레지스터를 설명하는 도면이다.
도 59는 도 57의 다이나믹 터미네이션을 설명하는 타이밍 다이어그램이다.
도 60 및 도 61은 도 57의 터미네이션 제어부를 설명하는 도면들이다.
도 62는 본 발명의 다양한 실시예에 따른 MRAM을 설명하는 도면이다.
도 63 내지 도 69는 본 발명의 다양한 실시예들에 따른 MRAM의 패키지, 핀 및 모듈을 설명하는 도면들이다.
도 70은 본 발명의 다양한 실시예들에 따른 MRAM 반도체 레이어들을 구비하는 적층 구조의 반도체 장치를 설명하는 도면이다.
도 71은 본 발명의 다양한 실시예에 따른 MRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 72은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 데이터 처리 시스템을 설명하는 도면이다.
도 73는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 서버 시스템을 설명하는 도면이다.
도 74은 본 발명에 다양한 실시예들에 따른 MRAM이 장착된 컴퓨터 시스템을 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.
스핀 트랜스퍼 토크(spin transfer torque: STT) 현상을 이용한 MRAM은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 방식을 이용한다. 하나의 자성층(고정 층, pinned layer)의 자화 방향이 고정되고, 다른 하나의 자성층(자유 층, free layer)은 프로그램 전류에 의해 발생되는 자기장에 의해 자화 방향이 변할 수 있다.
프로그램 전류의 자기장은 두 자성층의 자화 방향을 평행(parallel) 하거나 반-평행(anti-parallel) 하게 배열할 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타낸다. 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낸다. 자유 층의 자화 방향 스위칭과 그 결과 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 기입 및 독출 동작을 제공한다.
MRAM 기술이 비휘발성과 빠른 응답 시간을 제공하지만, MRAM 셀은 스케일링 한계에 부딪히고 기입 디스털번스에 민감하다. MRAM 자성층들 사이의 하이와 로우 저항 상태를 스위칭하기 위하여 인가되는 프로그램 전류는 전형적으로 높다(high). 이에 따라, MRAM 어레이 내 다수개의 셀들이 배열될 때, 하나의 메모리 셀로 인가되는 프로그램 전류는 인접한 셀의 자유 층의 필드 변화를 유발한다. 이러한 기입 디스털번스 문제는 STT 현상을 이용하여 해결할 수 있다.
전형적인 STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory)은 자기 터널 접합 소자(magnetic tunnel junction, MTJ)를 포함할 수 있다. MTJ는 2개의 자성층들(고정 층, 자유 층)과 자성층들 사이의 절연층을 포함하는 자기 저항 데이터 저장 소자이다.
프로그램 전류는 전형적으로 MTJ를 통해 흐른다. 고정 층은 프로그램 전류의 전자 스핀을 분극화하고, 스핀-분극된 전자 전류가 MTJ를 통과함에 따라 토크가 생성된다. 스핀-분극된 전자 전류는 자유 층에 토크를 가하면서 자유 층과 상호 작용한다.
MTJ를 통과하는 스핀-분극화된 전자 전류의 토크가 임계 스위칭 전류 밀도보다 크면, 스핀-분극된 전자 전류에 의해 가해지는 토크는 자유 층의 자화 방향을 스위치하기에 충분하다. 이에 따라, 자유 층의 자화 방향은 고정 층에 대하여 평행 또는 반-평행으로 배열할 수 있고, MTJ 사이의 저항 상태가 변화된다.
STT-MRAM은, 스핀-분극된 전자 전류가 자기 저항 소자 내 자유 층을 스위치하기 위한 외부 자기장의 필요를 없애주는 특징을 갖는다. 게다가, 셀 사이즈 감소와 함께 프로그램 전류 감소에 따라 스케일링이 향상되고, 기입 디스털번스 문제를 해결한다. 추가적으로, STT-MRAM은 높은 터널 자기 저항 비가 가능하고, 하이와 로우 저항 상태들 사이의 높은 비를 허용하여, 자기 도메인(magnetic domain) 내 독출 동작을 향상시킨다.
MRAM은 DRAM (Dynamic Random Access Memory)의 저비용, 고용량 특성과 SRAM (Static Random Access Memory)의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 만능 메모리 장치이다.
도 1은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 1을 참조하면, 반도체 메모리 시스템(10)은 메모리 콘트롤러(11)와 메모리 장치(12)를 포함한다. 메모리 콘트롤러(11)는 메모리 장치(12)를 제어하기 위한 각종 신호들, 예컨대 커맨드 신호(CMD), 클록 신호(CLK) 및 어드레스 신호(ADD)를 제공한다. 또한, 메모리 콘트롤러(11)는 메모리 장치(12)와 통신하여 데이터 신호(DQ)를 메모리 장치(12)로 제공하거나, 데이터 신호(DQ)를 메모리 장치(12)로부터 수신한다.
메모리 장치(12)는 복수개의 메모리 셀들, 예컨대 MRAM 셀들이 배열되는 셀 어레이를 포함할 수 있다. 이하, 설명의 편의를 위하여, 메모리 장치(12)는 MRAM(12)으로 칭하여 설명된다. 메모리 콘트롤러(11)와 MRAM(12) 사이에는 DRAM 프로토콜을 준수하는 DRAM 인터페이스가 존재할 수 있다.
도 2는 본 발명의 다양한 실시예들에 따른 MRAM을 설명하는 도면이다.
도 2를 참조하면, MRAM(12)은 클럭 신호(CK)의 상승 에지/하강 에지에 동기되어 동작하는 더블 데이터 레이트 장치이다. MRAM(12)은 클럭 신호(CK)의 동작 주파수에 따라 다양한 데이터 레이트를 지원한다. 예컨대, 클럭 신호(CK)의 동작 주파수가 800 MHz 인 경우, 1600 MT/s 데이터 레이트를 지원한다. MRAM(12)은 1600, 1867, 2133, 2400 MT/s 데이터 레이트들을 지원할 수 있다.
MRAM(12)은 메모리 콘트롤러(11)와 같은 외부 장치로부터 다수개의 커맨드와 클럭킹 신호들을 제어 버스 상으로 수신하는 제어 로직 및 커맨드 디코더(14)를 포함한다. 커맨드 신호들은 칩 선택 신호(CS_n), 기입 인에이블 신호(WE_n), 컬럼 어드레스 스트로브 신호(CAS_n) 그리고 로우 어드레스 스트로브 신호(RAS_n)를 포함한다. 클럭킹 신호들은 클럭 인에이블 신호(CKE), 그리고 상보적인 클럭 신호들(CK_t, CK_c)을 포함한다. 여기에서, _n 은 액티브 로우 신호임을 나타낸다. _t와 _c는 신호 쌍(pair)임을 나타낸다. 커맨드 신호들(CS_n, WE_n, RAS_n, CAS_n)은 독출 커맨드, 기입 커맨드 등과 같은 특정 커맨드에 해당하는 로직 값으로 구동될 수 있다.
제어 로직(14)은 MRAM(12)의 복수개 동작 옵션들을 제공하는 모드 레지스터(15)를 포함한다. 모드 레지스터(15)는 MRAM(12)의 다양한 기능들, 특성들 그리고 모드들을 프로그램할 수 있다. 모드 레지스터(15)는 버스트 길이, 독출 버스트 타입, 카스 레이턴시, 테스트 모드, DLL 리셋, 라이트 리커버리 및 독출 커맨드-투-프리차아지 커맨드 특성, 프리차아지 파워 다운 동안 DLL 사용을 제어할 수 있다. 모드 레지스터(15)는 DLL 인에이블/디세이블, 출력 드라이브 세기, 어디티브 레이턴시, 라이트 레벨링 인에이블/디세이블, TDQS 인에이블/디세이블 그리고 출력 버퍼 인에이블/디세이블을 제어하기 위한 데이터를 저장할 수 있다. 모드 레지스터(15)는 카스 라이트 레이턴시, 다이나믹 터미네이션, 라이트 CRC를 제어하기 위한 데이터를 저장할 수 있다.
모드 레지스터(15)는 MPR 로케이션 기능, MPR 동작 기능, 기어 다운 모드, 퍼 MRAM 어드레싱 모드 그리고 MPR 독출 포맷을 제어하기 위한 데이터를 저장할 수 있다. 모드 레지스터(15)는 파워 다운 모드, Vref 모니터링, CS-투-커맨드/어드레스 레이턴시 모드, 독출 프리앰블 트레이닝 모드, 독출 프리앰블 기능, 기입 프리앰블 기능을 제어하기 위한 데이터를 저장할 수 있다. 모드 레지스터(15)는 C/A 패리티 기능, CRC 에러 상태, C/A 패리티 에러 상태, ODT 입력 버퍼 파워 다운 기능, 데이터 마스크 기능, 기입 DBI 기능, 독출 DBI 기능을 제어하기 위한 데이터를 저장할 수 있다. 모드 레지스터(15)는 VrefDQ 트레이닝 값, VrefDQ 트레이닝 레인지, VrefDQ 트레이닝 인에이블, tCCD 타이밍을 제어하기 위한 데이터를 저장한다.
커맨드 디코더(14)는 클럭 신호(CK_t, CK_c)에 응답하여 인가되는 커맨드를 래치하고 디코딩한다. 커맨드 디코더(14)는 인가된 커맨드의 기능을 수행하기 위한 내부 블락들로 클럭킹과 제어 신호들의 시퀀스를 발생한다.
MRAM(12)은 어드레스 버스를 통하여 메모리 콘트롤러(11, 도 1)로부터 로우, 칼럼, 뱅크 어드레스들(A0-A17, BA0, BA1)과 뱅크 그룹 어드레스(BG0, BG1)를 수신하는 어드레스 버퍼(16)를 더 포함한다. 어드레스 버퍼(16)는 로우 어드레스 멀티플렉서(17)와 뱅크 제어 로직부(18)로 인가되는 로우 어드레스와 뱅크 어드레스, 뱅크 그룹 어드레스를 수신한다.
로우 어드레스 멀티플렉서(17)는 어드레스 버퍼(16)로부터 수신된 로우 어드레스를 다수개의 어드레스 래치 및 디코더들(20A-D)로 인가한다. 뱅크 제어 로직부(18)은 어드레스 버퍼(16)로부터 수신된 뱅크 어드레스(BA1:BA0)와 뱅크 그룹 신호(BG1:BG0)에 해당하는 어드레스 래치 및 디코더(20A-D)를 활성화시킨다.
활성화된 어드레스 래치 및 디코더(20A-D)는, 디코딩된 로우 어드레스에 해당하는 메모리 셀의 로우를 활성화시키기 위하여, 해당하는 메모리 뱅크(21A-D)로 다양한 신호들을 인가한다. 각 메모리 뱅크(21A-D)는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다. 활성화된 로우의 메모리 셀들에 저장된 데이터는 센스 앰프들(22A-D)에 의해 감지 증폭된다.
로우 및 뱅크 어드레스들 후에 어드레스 버스로 칼럼 어드레스가 인가된다. 어드레스 버퍼(16)는 칼럼 어드레스를 칼럼 어드레스 카운터 및 래치(19)로 인가한다. 칼럼 어드레스 카운터 및 래치(19)는 칼럼 어드레스를 래치하고, 래치된 칼럼 어드레스를 다수개의 칼럼 디코더들(23A-D)로 인가한다. 뱅크 제어 로직부(18)는 수신된 뱅크 어드레스와 뱅크 그룹 어드레스에 해당하는 칼럼 디코더(23A-D)를 활성화시키고, 활성화된 칼럼 디코더(23A-D)는 칼럼 어드레스를 디코딩한다.
MRAM(12)의 동작 모드에 따라, 칼럼 어드레스 카운터 및 래치(19)는 래치된 칼럼 어드레스를 칼럼 디코더(23A-D)로 바로 인가하거나, 어드레스 버퍼(16)에서 제공된 칼럼 어드레스를 시작으로 하는 칼럼 어드레스 시퀀스를 칼럼 디코더(23A-D)로 인가할 수 있다. 칼럼 어드레스 카운터 및 래치(19)로부터 칼럼 어드레스에 응답하여 활성화된 칼럼 디코더(23A-D)는 I/O 게이팅 및 DM 마스크 로직부(24)로 디코드 및 제어 신호들을 인가한다. I/O 게이팅 및 DM 마스크 로직부(24)는 억세스된 메모리 뱅크(21A-D) 내 활성화된 로우의 메모리 셀들에서 디코딩된 칼럼 어드레스에 해당하는 메모리 셀들을 억세스한다.
MRAM(12)의 독출 커맨드에 따라, 어드레싱된 메모리 셀들로부터 데이터를 독출하고, I/O 게이팅 및 DM 마스크 로직부(24)를 통하여 독출 래치(25)와 연결시킨다. I/O 게이팅 및 DM 마스크 로직부(24)는 N 비트의 데이터를 독출 래치(25)로 제공하고, 독출 래치(25)는 예컨대, 4개의 N/4 비트를 멀티플렉서(26)로 인가한다.
MRAM(12)은 각 메모리 억세스에서 N 프리패치 아키텍쳐를 가질 수 있다. 예컨대, n 비트 데이터 4개를 검색하는(retrive) 4n 프리패치 아키텍쳐를 가질 수 있다. 또한, MRAM(12)은 8n 프리패치를 가질 수도 있다. MRAM(12)이 4n 프리패치를 갖고 x4 데이터 위스이면, I/O 게이팅 및 DM 마스크 로직부(24)는 16 비트를 독출 래치(25)로 제공하고, 4개의 4 비트 데이터를 멀티플렉서(26)로 제공한다.
데이터 드라이버(27)는 멀티플렉서(26)로부터N/4 비트 데이터를 순차적으로 수신한다. 또한, 데이터 드라이버(27)는 스트로브 신호 발생부(28)로부터 데이터 스트로브 신호(DQS_t, DQS_c)를 수신하고, DLL(29)로부터 지연된 클럭 신호(CKDEL)를 수신한다. DQS 신호는 독출 동작 중 독출 데이터의 동기화된 수신을 위하여 메모리 콘트롤러(11, 도 1)와 같은 외부 장치에 의해 사용된다. DLL(29)은 클럭 신호(CK_t, CK_c)와 DQS 신호 및/또는 DQ 신호와 동기화시켜 지연된 클럭 신호(CKDEL)를 발생한다.
지연된 클럭 신호(CKDEL)에 응답하여 데이터 드라이버(27)는 수신된 데이터를 해당하는 데이터 워드에 따라 데이터 터미널(DQ)로 순차적으로 출력한다. 각 데이터 워드는 MRAM(12)에 인가된 클럭 신호(CK_t, CK_c)의 상승 및 하강 에지들에 동기되어 하나의 데이터 버스 상으로 출력된다. 제1 데이터 워드는 독출 커맨드 후 프로그램된 카스 레이턴시에 따른 시간에 맞추어 출력된다. 또한, 데이터 드라이버(27)는 클럭 신호(CK_t, CK_c)의 상승 및 하강 에지들에 동기된 상승 및 하강 에지들을 갖는 데이터 스트로브 신호(DQS_t, DQS_c)를 출력한다.
MRAM(12)의 기입 동작에서, 메모리 콘트롤러(11, 도 1)과 같은 외부 장치는 데이터 터미널(DQ)로 예컨대, N/4 비트 데이터 워드들을 인가하고, DQS 신호와 해당되는 데이터 마스크(DM) 신호를 데이터 버스 상으로 인가한다. 데이터 리시버(35)는 각 데이터 워드와 이와 관련된 DM 신호를 수신하고, 이들 신호들을 DQS 신호에 클럭킹되는 입력 레지스터들(36)로 인가한다.
DQS 신호의 상승 에지에 응답하여, 입력 레지스터들(36)은 제1 N/4 비트 데이터 워드와 관련 DM 신호를 래치하고, DQS 신호의 하강 에지에 응답하여 제2 N/4 비트 데이터 워드와 관련 DM 신호를 래치한다. 입력 레지스터들(36)은 DQS 신호에 응답하여 4개의 래치된 N/4 비트 데이터 워드들과 DM 신호를 기입 FIFO 및 드라이버(37)로 제공한다. 기입 FIFO 및 드라이버(37)는 N 비트 데이터 워드를 수신한다.
데이터 워드는 기입 FIFO 및 드라이버(37)에서 클럭드 출력(clocked out)되어 I/O 게이팅 및 DM 마스크 로직부(24)로 인가된다. I/O 게이팅 및 DM 마스크 로직부(24)는 데이터 워드를 DM 신호의 적용을 받아 억세스된 메모리 뱅크(21A-D) 내 어드레싱된 메모리 셀들로 전달한다. DM 신호는 어드레싱된 메모리 셀들에 기입될 데이터 워드들 중 소정의 비트들 또는 비트 그룹을 선택적으로 마스킹한다.
MRAM(12)에서, 데이터 드라이버(27), DLL 회로(29), 그리고 데이터 리시버(35)는 MRAM(12)과 연결되는 외부 장치들과의 다양한 인터페이스 기능을 지원하는 인터페이스부(IF)를 구성할 수 있다. 인터페이스부(IF)는 SDR, DDR, QDR또는 ODR 인터페이스, 패킷 프로토콜 인터페이스, 소스 싱크로너스 인터페이스, 싱글 엔디드 시그널링 인터페이스, 차동 엔디드 시그널링 인터페이스, POD 인터페이스, 멀티 레벨 싱글 엔디드 시그널링 인터페이스, 멀티 레벨 차동 엔디드 시그널링 인터페이스, LVDS 인터페이스, 양방향 인터페이스, 그리고 CTT 인터페이스를 지원할 수 있다. 인터페이스부(IF)는 데이터 워드들 사이의 비트 스위칭을 최소화하기 위하여, 기입 DBI 기능과 독출 DBI 기능을 제공할 수 있다. 인터페이스부(IF)는 임피던스 매칭을 위한 ODT 기능을 제공하고, ZQ 캘리브레이션 동작에 의해 터미네이션 저항을 제어할 수 있다.
도 3은 도 2의 메모리 뱅크(21) 내 메모리 셀 어레이를 설명하는 도면이다.
도 3을 참조하면, 메모리 셀 어레이(21)는 복수개의 워드라인들(WL0~WLN, N은 1 이상의 자연수), 복수개의 비트라인들(BL0~BLM, M은 1 이상의 자연수) 복수개의 소스라인들(SL0~SLN, N은 1 이상의 자연수) 그리고 워드라인들(WL0~WLN)과 비트라인들(BL0~BLM)이 교차하는 영역에 배치되는 복수개의 메모리 셀들(30)을 포함한다. 메모리 셀(30)은 STT-MRAM셀로 구현될 수 있다. 메모리 셀(30)은 자성 물질을 가지는 자기 터널 접합 소자(magnetic tunnel junction, MTJ 소자, 40)를 포함할 수 있다.
복수개의 메모리 셀들(30)은 셀 트랜지스터(CT) 및 MTJ소자(40)를 포함할 수 있다. 복수개의 메모리 셀들 중 하나의 메모리 셀(30)을 살펴보면, 셀 트랜지스터(CT)의 드레인은 MTJ 소자(40)의 고정 층(41)과 연결된다. MTJ 소자(40)의 자유 층(43)은 비트라인(BL0)과 연결되고, 셀 트랜지스터(CT)의 소스는 소스 라인(SL0)과 연결된다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL0)과 연결된다.
MTJ 소자들(40)은 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이 금속 산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory) 등의 저항성 소자로 대체될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.
워드라인(WL0)은 로우 디코더(20)에 의해 인에이블되고, 워드라인 선택 전압을 구동하는 워드라인 구동부(32)와 연결된다. 워드라인 선택 전압은 MTJ 소자(40)의 로직 상태를 독출 또는 기입하기 위하여 워드라인(WL0)을 활성화시킨다.
소스 라인(SL0)은 소스 라인 회로(34)에 연결된다. 소스 라인 회로(34)는 어드레스 신호와 독출/기입 신호를 수신하고, 이를 디코딩하여 선택된 소스 라인(SL0)으로 소스 라인 선택 신호를 발생한다. 비선택된 소스 라인들(SL1~SLN)로는 접지 기준 전압을 제공한다.
비트라인(BL0)은 칼럼 선택 신호(CSL0-CSLM)에 의해 구동되는 칼럼 선택 회로(24)와 연결된다. 칼럼 선택 신호(CSL0-CSLM)는 칼럼 디코더(23)에 의해 선택된다. 예컨대, 선택된 칼럼 선택 신호(CSL0)는 칼럼 선택 회로(24) 내 칼럼 선택 트랜지스터를 온시키고 비트라인(BL0)을 선택한다. 선택된 비트라인(BL0)으로 MTJ 소자(40)의 로직 상태가 센스 앰프(22)를 통해 독출된다. 또는 선택된 비트라인(BL0)으로 기입 드라이버(27)를 통해 인가되는 기입 전류가 전달되어 MTJ 소자에 기입된다.
도 4는 도 3의 STT-MRAM 셀의 구현 예를 나타내는 입체도이다.
도 4를 참조하면, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 MTJ 소자(40)를 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 다른 전극은 소스라인(예컨대, 제 1 소스라인 SL0)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀의 기입 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL0)과 소스 라인(SL0)에는 기입/독출 바이어스 발생부(42)에서 제공되는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀의 독출 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL0)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(22)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압 발생부(44)와 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.
도 5a 및 도 5b는 도 4의 MTJ 소자(40)의 기입된 데이터에 따른 자화 방향을 나타내는 블록도이다. MTJ 소자(40)의 저항 값은 자유 층(41)의 자화 방향에 따라 달라진다. MTJ 소자(40)에 리드 전류(IR)를 흘리면 MTJ 소자(40)의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 리드 전류(IR)에 의해 자유 층(41)의 자화 방향이 변화되지 않는다.
도 5a를 참조하면, MTJ 소자(40)에서 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, MTJ 소자(40)는 낮은 저항 값을 가진다. 이 경우, 데이터 "0"을 독출할 수 있다.
도 5b를 참조하면, MTJ 소자(40)는 자유 층(41)의 자화 방향이 고정 층(43)의 자화 방향과 반-평행(anti-parallel)으로 배치된다. 이 때, MTJ 소자(40)는 높은 저항 값을 가진다. 이 경우, 데이터 "1"을 독출할 수 있다.
본 실시예에서 MTJ 소자(40)는 자유 층(41)과 고정 층(43)을 수평 자기 소자로 도시하였으나, 다른 실시예로서 자유 층(41)과 고정 층(43)은 수직 자기 소자를 이용할 수도 있다.
도 6은 도 4의 STT-MRAM 셀의 라이트 동작을 나타내는 블록도이다.
도 6을 참조하면, MTJ 소자(40)를 흐르는 라이트 전류(IW)의 방향에 따라 자유 층(43)의 자화 방향이 결정될 수 있다. 예컨대, 자유 층(41)에서 고정 층(43)으로 제1 라이트 전류(IWC1)을 인가하면, 고정층(43)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(41)에 토크(torque)를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 평행(Parallel)하게 자화된다.
고정 층(43)에서 자유층(41)으로 제2 라이트 전류(IWC2)를 인가하면, 고정층(41)과 반대의 스핀을 갖는 전자들이 자유 층(43)으로 되돌아와 토크를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 반-평행(Anti-Parallel)하게 자화된다. 즉, MTJ 소자(40)에서 자유 층(41)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 7a 및 도 7b는 도 4의 STT-MRAM셀에서 MTJ 소자의 다른 실시 예들을 설명하는 도면이다.
도 7a를 참조하면, MTJ 소자(50)는 자유 층(51), 터널 층(52), 고정 층(53) 및 반강자성층(54)을 포함할 수 있다. 자유 층(51)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유 층(51)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유 층(51)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(51)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널 층(52)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 층(52)은 비자성 물질을 포함할 수 있다. 일 예로, 터널 층(52)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정 층(53)은 반강자성층(54)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(53)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(53)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(54)은 반-강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(54)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
MTJ 소자(50)의 자유 층(51)과 고정 층(53)은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층(51)의 저항 자력을 증가시킬 수 있다. 게다가, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성할 수 있다. 따라서, MTJ 소자(50) 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.
도 7b를 참조하면, MTJ 소자(60)의 고정층(63)은 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공될 수 있다. 고정층(63)은 제 1 강자성층(63_1), 결합 층(63_2), 제 2 강자성층(63_3)을 포함할 수 있다. 제 1 및 제 2 강자성층(63_1, 63_3)은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제 1 강자성층(63_1)의 자화 방향과 제 2 강자성층(63_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 결합 층(33_2)은 루테늄(Ru)을 포함할 수 있다.
도 8은 도 4의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 설명하는 도면이다.
도 8을 참조하면, MTJ 소자(70)는 자화 방향이 수직이고, 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다. MTJ 소자(70)는 자유 층(71), 터널 층(72) 그리고 고정 층(73)을 포함한다. 자유 층(71)의 자화 방향과 고정 층(73)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유 층(71)의 자화 방향과 고정 층(73)의 자화 방향이 반-평행(Anti-Parallel) 하면 저항 값이 커진다. 이러한 저항 값에 따라 MTJ 소자(70)에 데이터가 저장될 수 있다.
자화 방향이 수직인 MTJ 소자(70)를 구현하기 위해서, 자유 층(71)과 고정 층(73)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유 층(71)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 자유 층(71)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정 층(73)은 규칙 합금일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 고정층(73)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 9a 및 도 9b는 도 4의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다. 듀얼 MTJ 소자는 자유 층을 기준으로 양 끝 단에 터널 층과 고정 층이 각각 배치되는 구조를 가진다.
도 9a를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자(80)는 제 1 고정층(81), 제 1 터널 층(82), 자유 층(83), 제 2 터널 층(84) 및 제 2 고정층(85)을 포함할 수 있다. 제1 및 제2 고정 층들(81, 85)을 구성하는 물질은 도 7a의 고정 층(53)과 유사하고, 제1 및 제2 터널 층들(82, 84)은 도 7a의 터널 층(52)와 유사하고, 자유 층(83)은 도 7a의 자유 층(51)과 유사하다.
제 1 고정층(81)의 자화 방향과 제 2 고정층(85)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층들(81, 85)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(80)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
듀얼 MTJ 소자(80)는 제 2 터널 층(84)으로 인하여 리드 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 하는 장점이 있다.
도 9b를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자(90)는 제 1 고정 층(91), 제 1 터널 층(92), 자유 층(93), 제 2 터널 층(94) 및 제 2 고정층(95)을 포함한다. 제1 및 제2 고정 층들(91, 95)을 구성하는 물질은 도 8의 고정 층(73)과 유사하고, 제1 및 제2 터널 층들(92, 94)은 도 8의 터널 층(72)와 유사하고, 자유 층(93)은 도 8의 자유 층(71)과 유사하다.
이 때, 제 1 고정층(91)의 자화 방향과 제 2 고정층(95)의 자화 방향은 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층들(91, 95)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(90)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
도 2의 MRAM(12)은, 어플리케이션 유연성을 위하여, 다양한 기능들, 특성들 그리고 모드들을 프로그램할 수 있는 모드 레지스터(15)를 포함한다. 모드 레지스터(15)는 MRS (Mode Register Set) 커맨드에 의해 프로그램될 수 있고, 사용자 설정 값들(user defined variables)로 프로그램될 수 있다. 모드 레지스터(15)는 프로그램된 동작 모드에 따라 해당되는 모드 신호(MRS)를 발생한다.
도 10은 본 발명의 다양한 실시예들에 따른 MRAM의 클럭 발생부를 설명하는 도면이다.
도 10을 참조하면, 클럭 발생부(100)는 도 2의 MRAM(12)에 포함된다. 클럭 발생부(100)는 클럭 신호(CK_t, CK_c)를 수신하고, 모드 신호(MRS)에 응답하여 내부 클럭 신호(ICK)를 발생한다. 내부 클럭 신호(ICK)는 DLL(29)로 제공되고, DLL(29)은 내부 클럭 신호(ICK)와 DQS 신호 및/또는 DQ 신호를 동기시켜 지연된 클럭 신호(CKDEL)를 발생시킬 수 있다. 또한, DLL(29)은 클럭 신호(CK_t, CK_c)와 DQS 신호 및/또는 DQ 신호를 동기시켜 지연된 클럭 신호(CKDEL)를 발생시킬 수 있다.
클럭 발생부(100)는 다양한 모드 신호들(MRS)에 응답하여, 도 11과 같이, 내부 클럭 신호(ICK)의 동작 파형들을 발생할 수 있다. 도 11은 SDR (Single Data Rate) 모드 신호, DDR (Double Data Rate) 모드 신호, QDR (Quad Data Rate) 모드 신호 또는 ODR (Octal Data Rate) 모드 신호에 따른 내부 클럭 신호(ICK)와 데이터 인터페이스를 보여준다.
SDR 모드 신호에 응답하여 클럭 신호(CK_t)와 동일한 내부 클럭 신호(ICK)가 발생된다. 클럭 신호(CK_t)의 한 사이클 내에서 상승 에지에 맞추어 1개의 DQ 신호가 입출력된다.
DDR 모드 신호에 응답하여 클럭 신호(CK_t)와 동일한 내부 클럭 신호(ICK)가 발생된다. 내부 클럭 신호(ICK)의 상승 에지 및 하강 에지에 맞추어 DQ 신호가 입출력된다. 이에 따라, 클럭 신호(CK_t)의 한 사이클 내에서 2개의 DQ 신호가 입출력된다.
QDR 모드 신호에 응답하여 클럭 신호(CK_t)와 동일한 위상의 제1 내부 클럭 신호(ICK_I)와 클럭 신호(CK_t)로부터 90도 위상 지연된 제2 내부 클럭 신호(ICK_Q)가 발생된다. 그리고, 제1 내부 클럭 신호(ICK_I)로부터 반전된 제3 내부 클럭 신호(ICK_Ib)와 제2 내부 클럭 신호(ICK_Q)로부터 반전된 제4 내부 클럭 신호(ICK_Qb)가 발생된다. 제1 내지 제4 내부 클럭 신호들(ICK_I, ICK_Q, ICK_Ib, ICK_Qb)의 상승 에지들에 맞추어 DQ 신호가 입출력된다. 이에 따라, 클럭 신호(CK_t)의 한 사이클 내에서 4개의 DQ 신호가 입출력된다.
ODR 모드 신호에 응답하여 클럭 신호(CK_t)로부터 2배의 주파수를 갖는 제1 내부 클럭 신호(ICK_2XI)와 제1 내부 클럭 신호(ICK_2XI)로부터 90도 위상 지연된 제2 내부 클럭 신호(ICK_2XQ)가 발생된다. 그리고, 제1 내부 클럭 신호(ICK_2XI)로부터 반전된 제3 내부 클럭 신호(ICK_2XIb)와 제2 내부 클럭 신호(ICK_2XQ)로부터 반전된 제4 내부 클럭 신호(ICK_2XQb)가 발생된다. 제1 내지 제4 내부 클럭 신호들(ICK_I, ICK_Q, ICK_Ib, ICK_Qb)의 상승 에지들에 맞추어 DQ 신호가 입출력된다. 이에 따라, 클럭 신호(CK_t)의 한 사이클 내에서 8개의 DQ 신호가 입출력된다.
MRAM(12, 도 2)은 메모리 콘트롤러(11. 도 1)의 요구에 따라 버스를 통하여 디지털 신호를 전송하거나 받아들이는 소자이다. 따라서, 버스 전송을 전제로 하지 않은 MRAM은 의미가 없다. 도 11은 MRAM의 비트 전송 인터페이스에 대하여 설명하고 있다. 그러나, 비트 전송보다 중요한 것이 정보(Data)의 신속 정확한 전송이다. 비트 단위의 신호 보다도 일정한 크기를 갖는 데이터 단위 (이하 "패킷"이라고 함)를 전송하는 것이 보다 효율적이다. 이에 따라, 패킷 전송 방식의 MRAM 인터페이스가 요구된다.
도 12는 본 발명의 다양한 실시에들에 따른 MRAM에서의 패킷 구조의 프로토콜을 설명하는 도면이다.
도 12를 참조하면, 클럭 신호(CK_t, CK_c)의 상승/하강 에지들에 동기되는 커맨드 패킷, 기입 데이터 패킷, 그리고 독출 데이터 패킷 등이 도시된다. 커맨드 패킷은 프리차아지 명령(PRE) 및 특정 커맨드(CMD)에 따라 어떤 뱅크 및/또는 메모리 셀 어레이에서 프리차아지 동작을 수행하고, 어떠한 동작을 수행할 것인가를 나타낸다. 뱅크 어드레스(BA0, BA1), 로우 어드레스(RA0, RA1) 및 칼럼 어드레스(CA0, CA1)에 해당하는 뱅크 및/또는 메모리 셀 어레이로 기입 데이터 패킷의 기입 데이터들(WD0~WD7)이 기입된다. 또는, 뱅크 어드레스(BA0, BA1), 로우 어드레스(RA0, RA1) 및 칼럼 어드레스(CA0, CA1)에 해당하는 뱅크 및/또는 메모리 셀 어레이로부터 독출 데이터 패킷의 독출 데이터들(RD0~RD7)이 독출된다.
도 13은 본 발명의 다양한 실시예들에 따른 MRAM의 소스 싱크로너스 인터페이스를 설명하는 도면이다. MRAM(12)은 데이터 소스에서 데이터(DQ)와 같이 만들어진 데이터 스트로브 신호(DQS)에 동기되어 데이터 입출력이 이루어지는 소스 싱크로너스 인터페이스를 수행한다.
도 13을 참조하면, MRAM(12)은 데이터 스트로브 신호(DQS)에 동기되는 데이터(DQ)를 입력하고 클럭 신호(CK_t)에 의해 제어되는 내부 데이터(IDQ)를 출력하는 구성을 가진다. MRAM(12)은 클럭 신호(CK_t)와 데이터 스트로브 신호(DQS) 사이의 스큐 스펙(skew specification)에 따라 tDQSS 타이밍 마진을 만족할 것이 요구된다. tDQSS 타이밍은 DQS 상승 에지에서 CK_t 상승 에지 사이의 시간이다. MRAM(12)은 데이터 입력 경로 상에 클럭 버퍼(131), 데이터 스트로브 버퍼(132) 그리고 데이터 입력 버퍼(133)를 포함한다.
클럭 버퍼(131)는 클럭 신호(CK_t)를 입력한다. 데이터 스트로브 버퍼(132)는 데이터 스트로브 신호(DQS)를 수신하여 제1 및 제2 래치 신호들(DSR, DSF)과 내부 DQS 신호(IDQS)를 발생한다. 제1 래치 신호(DSR)는 내부 DQS 신호(IDQS)의 상승 에지마다 발생되는 펄스 신호이고, 제2 래치 신호(DSF)는 내부 DQS 신호의 하강 에지마다 발생되는 펄스 신호이다. 데이터 입력 버퍼(133)는 데이터 입력 신호를 수신하여 내부 DQ 신호(IDQ)를 발생한다.
내부 DQ 신호(IDQ)는 제1 래치 회로(134)와 제3 래치 회로(136)로 제공된다. 제1 래치 회로(134)는 제1 래치 신호(DSR)에 응답하여 내부 DQ 신호(IDQ)를 래치한다. 제1 래치 회로(134)의 출력 신호(RS_D)는 제2 래치 회로(135)로 제공된다. 제2 래치 회로(135)는 제2 래치 신호(DSF)에 응답하여 제1 래치 회로(134)의 출력 신호(RS_D)를 래치하여 제1 얼라인 데이터(ALGN_R)를 발생한다. 제3 래치 회로(136)는 제2 래치 신호(DSF)에 응답하여 내부 DQ 신호(IDQ)를 래치하여 제2 얼라인 데이터(ALGN_F)를 발생한다.
제1 및 제2 얼라인 데이터(ALGN_R, ALGN_F) 각각은 제1 및 제2 클럭 동기부(138, 139)로 제공된다. 클럭 버퍼(131)의 출력 신호(CLK)와 내부 DQS 신호(IDQS)는 스큐 보상부(137)로 제공된다. 스큐 보상부(137)는 클럭 신호(CK_t)와 데이터 스트로브 신호(DQS) 사이의 스큐 스펙(skew specification)에 따라 tDQSS 타이밍 마진을 만족시키는 클럭 동기 신호(PDS2CK)를 발생한다. T DQSS 타이밍은, 클럭 신호(CK_t)의 한 주기를 1 tCK라고 했을 때, 클럭 신호(CK_t)와 데이터 스트로브 신호(DQS) 사이의 스큐로 ±0.25tCK로 설정된다.
제1 클럭 동기부(138)는 클럭 동기 신호(PDS2CK)에 응답하여 제1 얼라인 데이터(ALGN_R)를 래치하여 제1 출력 신호(GIO_E)를 출력한다. 제2 클럭 동기부(139)는 클럭 동기 신호(PDS2CK)에 응답하여 제2 얼라인 데이터(ALGN_F)를 래치하여 제2 출력 신호(GIO_O)를 출력한다.
도 14는 도 13의 데이터 입력 경로 상의 동작 타이밍을 설명하는 도면이다.
도 14를 참조하면, 클럭 신호(CK_t)와 데이터 스트로브 신호(DQS)가 정확히 일치할 때를 기준으로 설명된다. MRAM(12)에 예시적으로 설정된 버스트 길이 4 (BL=4)에 따라, 외부로부터 인가되는 4개의 DQ 데이터(D0, D1, D2, D3)는 내부 DQS 신호(IDQS)에 동기되어 내부DQ 신호(IDQ)로 전달된다. 내부 DQS 신호(IDQS)의 상승 에지마다 제1 래치 신호(DSR)가 발생되고, 제1 래치 신호(DSR)에 응답하여 D0, D2 내부 DQ 신호들이 래치된다.
내부 DQS 신호(IDQS)의 하강 에지마다 제2 래치 신호(DSF)가 발생되고, 제2 래치 신호(DSF)에 응답하여 D1, D3 내부 DQ 신호들이 래치되어 제2 얼라인 데이터(ALGN_F)로 출력된다. 또한, 래치된 D0, D2 내부 DQ 신호들도 제2 래치 신호(DSF)에 응답하여 제1 얼라인 데이터(ALGN_R)로 출력된다. 제1 및 제2 얼라인 데이터(ALGN_R, ALGN_F) 각각은 클럭 동기 신호(PDS2CK)에 응답하여 제1 및 제2 출력 신호(GIO_E, GIO_O)로 출력된다. 여기에서, 클럭 동기 신호(PDS2CK)는 제1 및 제2 얼라인 데이터(ALGN_R, ALGN_F) 윈도우의 센터에 상승 에지가 발생되도록 제어된다.
tDQSS 타이밍 스펙 ±0.25tCK에 따라, DQS 신호의 상승 에지가 클럭 신호(CK_t)의 상승 에지 보다 앞서는 경우, 즉, tDQSS=0.75tCK 인 경우는 도 15에 도시된다. 클럭 신호(CK_t)의 상승 에지가 DQS 신호의 상승 에지 보다 앞서는 경우, 즉, tDQSS=1.25tCK 인 경우는 도 16에 도시된다.
도 15를 참조하면, 클럭 신호(CK_t) 보다 0.25tCK 앞서는 DQS 신호의 하강 에지에 응답하여 제1 및 제2 얼라인 데이터들(ALGN_R, ALGN_F)이 출력되고, 제1 및 제2 얼라인 데이터(ALGN_R, ALGN_F) 윈도우의 센터에 클럭 동기 신호(PDS2CK)가 발생된다. 도 16을 참조하면, 클럭 신호(CK_t) 보다 0.25tCK 뒤서는 DQS 신호의 하강 에지에 응답하여 제1 및 제2 얼라인 데이터들(ALGN_R, ALGN_F)이 출력되고, 제1 및 제2 얼라인 데이터(ALGN_R, ALGN_F) 윈도우의 센터에 클럭 동기 신호(PDS2CK)가 발생된다. tDQSS 타이밍 스펙 ±0.25tCK에 따른 제1 및 제2 얼라인 데이터들(ALGN_R, ALGN_F)과 클럭 동기 신호(PDS2CK) 사이의 타이밍 마진은 도 17에 도시되어 있다.
도 17을 참조하면, tDQSS 타이밍 마진은 DQS 신호가 클럭 신호(CK_t) 보다 앞서는 경우(tDQSS=0.75tCK)의 제1 및 제2 얼라인 데이터들(ALGN_R, ALGN_F)과, 클럭 신호(CK_t)가 DQS 신호 보다 앞서는 경우(tDQSS=1.25tCK)의 제1 및 제2 얼라인 데이터들(ALGN_R, ALGN_F)과 겹치는 부분이다. DQS 신호와 클럭 신호(CK_t)가 정확히 동기하는 경우(tDQSS=1tCK)에 상기 겹치는 부분의 센터 부분에 클럭 동기 신호(PDS2CK)가 활성화되도록 설정된다. 즉, 클럭 동기 신호(PDS2CK)가 활성되는 상승 에지를 기준으로 양쪽으로 ±0.25tCK 의 tDQSS 타이밍 마진을 갖는다.
도 18은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 18을 참조하면, 반도체 메모리 시스템(180)은 메모리 콘트롤러(160)와 MRAM(170)을 포함한다. MRAM(170)은 고속 동작을 수행하기 위하여 8n 프리패치 아키텍쳐와 DDR 데이터 인터페이스를 사용할 수 있다. MRAM(170)은 차동 클럭 신호(CK_t/CK_c)에 의해 커맨드 신호(CMD)와 어드레스 신호(ADD)를 샘플링한다. 차동 클럭 신호(CK_t/CK_c)는 커맨드/어드레스 클럭 신호로 불릴 수 있다. 또한, MRAM(170)은 차동 데이터 클럭 신호(WCK_t/WCK_c)에 의해 데이터 입출력 신호(DQ)를 샘플링한다.
MRAM(170)은 x32 모드 또는 x16 모드로 동작할 수 있다. MRAM 인터페이스는 WCK 클럭 사이클 마다 2개의 32 비트 와이드 데이터 워드들을 I/O 핀들로/로부터 전송할 수 있다. 8n 프리패치에 해당하는, 하나의 싱글 기입 또는 독출 억세스는 256 비트 와이드를 구성하고 2 CK 클럭 사이클 동안 내부 메모리 코어로 전송하고, 8개의 해당 32 비트 와이드는 1/2 WCK 클럭 사이클 동안 I/O 핀들로 전송할 수 있다.
도 19는 도 18의 MRAM의 클럭킹과 인터페이스 관계를 설명하는 도면이다.
도 19를 참조하면, MRAM 인터페이스는 CK_t 커맨드/어드레스 클럭 신호의 상승 에지마다 커맨드 신호들(CMD)이 저장(register)되고, CK_t 커매드/어드레스 클럭 신호의 상승 에지마다와 CK_c 클럭 신호의 상승 에지마다 어드레스 신호들(ADDR)이 저장된다. WCK_t 데이터 클럭 신호의 상승 에지 마다와 WCK_c 데이터 클럭 신호의 상승 에지마다 데이터(DQ)가 저장된다. WCK_t/WCK_c 데이터 클럭 신호는 CK_t/CK_c 커맨드/어드레스 클럭 신호 주파수의 2배로 동작된다.
도 20은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 20을 참조하면, 반도체 메모리 시스템(200)은 메모리 콘트롤러(201)와 MRAM(202) 사이에 연결된 채널(207)을 통하여 싱글 엔디드 시그널링 인터페이스를 지원한다. MRAM(202)는 메모리 콘트롤러(201)의 제어에 따라 동작한다. 메모리 콘트롤러(201)는 제1 데이터(DIN0)를 출력하는 데이터 출력 버퍼(203)와, 제1 데이터(DIN0)를 채널(207)로 전송하는 송신부(205)를 포함한다. MRAM(202)은 채널(207)을 통하여 수신되는 제1 데이터(DIN0)와 기준 전압(VREF)을 비교하는 수신부(204)와, 수신부(204)의 비교 결과를 입력하는 데이터 입력 버퍼(206)를 포함한다.
MRAM(202)에서, 수신부(204)는 비교기로 구성될 수 있다. 수신부(204)는 제1 데이터(DIN0)의 전압 레벨이 기준 전압(VREF) 보다 높으면 로직 하이 데이터를 출력하고, 제1 데이터(DIN0)의 전압 레벨이 기준 전압(VREF) 보다 낮으면 로직 로우 데이터를 출력한다. 싱글 엔디드 시그널링 인터페이스는 하나의 채널(207)로 하나의 데이터 비트를 전송한다. 이에 따라, 반도체 메모리 시스템(200)이 구현되는 인쇄 회로 기판(Printed Circuit Board: PCB)의 면적을 최소화할 수 있으므로, 저비용 효과를 얻는다.
싱글 엔디드 시그널링은 송신단(205)의 여러개 싱글-엔디드 포트들이 동시에 같은 방향으로 스위칭할 때, 기생 인덕터에 흐르는 전류에 의해 노이즈(SSN: Simultaneous Switching output induced Noise)가 발생할 수 있다. 이에 따라, 송신단(205)의 지터가 커지고, 수신단(204)의 입력 전압 마진이 작아질 수 있다. 싱글 엔디드 시그널링은 인접한 채널(207)의 데이터 천이에 영향을 받아 천이 위치의 순간적인 변화로 인해 타이밍 마진이 감소하는 크로스토크가 발생할 수 있다. 또한, 싱글 엔디드 시그널링은 채널(207)이 갖는 로우 패스 필터 특성에 의해 신호의 고주파 성분이 감쇄되고, 전파 지연에 의해 이전 신호의 상태가 현재 신호의 타이밍에 영향을 주는 간섭(ISI: Inter-Symbol Interference)이 발생할 수 있다.
싱글 엔디드 시그널링은 상술한 채널 특성상 데이터 밴드위스가 Gbps 이상으로 증가하게 되면 신호 충실도(signal integrity)를 나빠진다. 싱글 엔디드 시그널링은 Gbps 이상의 하이-밴드위스 인터페이스에서는 적합하지 않다. 고성능 밴드위스를 구현하기 위하여, 반도체 메모리 시스템은 클럭 속도를 높이면서 차동 엔디드 시그널링 인터페이스를 사용할 수 있다.
도 21은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 21을 참조하면, 반도체 메모리 시스템(210)은 메모리 콘트롤러(211)와 MRAM(212) 사이에 연결된 채널들(217, 218)을 통하여 차동 엔디드 시그널링 인터페이스를 지원한다. MRAM(212)는 메모리 콘트롤러(211)의 제어에 따라 동작한다. 메모리 콘트롤러(211)는 제1 데이터(DIN0)를 출력하는 데이터 출력 버퍼(213)와, 제1 데이터(DIN0)를 채널들(217, 218)로 전송하는 전송부(215)를 포함한다. 전송부(215)는 제1 데이터(DIN0)와 반전된 제1 데이터(DIN0B)를 채널들(217, 218)로 전송한다. MRAM(202)은 채널들(217, 218)을 통하여 수신되는 제1 데이터(DIN0)와 반전된 제1 데이터(DIN0B)를 수신하는 수신부(214)와, 수신부(214)의 출력을 입력하는 데이터 입력 버퍼(216)를 포함한다.
MRAM(212)에서, 수신부(214)는 제1 데이터(DIN0)와 반전된 제1 데이터(DIN0B)로 구성되는 차동 데이터 쌍을 입력하는 차동 증폭기(differential amplifier)로 구성될 수 있다. 차동 엔디드 시그널링은 차동 데이터 쌍을 이용하여 1 비트 데이터를 전송함으로, 노이즈 이뮤니티(noise immunity)와 신호 충실도가 향상될 수 있다. 이에 따라, 차동 엔디드 시그널링은 Gbps 이상의 데이터 전송에 적합하다. 차동 엔디드 시그널링은 1 비트 데이터를 전송하기 위하여, 2개의 채널들(217, 218)을 사용하기 때문에, 반도체 메모리 시스템(210)이 구현되는 PCB 면적을 증가시켜 비용이 높아질 수 있다.
도 22는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 22를 참조하면, 반도체 메모리 시스템(220)은 메모리 콘트롤러(221)와 MRAM(222) 사이에 연결된 채널(227)을 통하여 의사 오픈 드레인(Pseudo Open Drain: POD) 인터페이스를 지원한다. MRAM(222)는 메모리 콘트롤러(221)의 제어에 따라 동작한다. POD 인터페이스는 전압에 기반을 둔 인터페이스 방식이다. 메모리 콘트롤러(221)는 제1 데이터(DIN0)를 출력하는 데이터 출력 버퍼(223)와, 제1 데이터(DIN0)를 채널(227)로 전송하는 출력 드라이버(225)를 포함한다.
출력 드라이버(225)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터(225a)와 엔모스 트랜지스터(225b)를 포함한다. 피모스 트랜지스터(225a)와 엔모스 트랜지스터(225b)의 게이트들은 데이터 출력 버퍼(223)의 출력 신호에 연결된다. 피모스 트랜지스터(225a)와 엔모스 트랜지스터(225b)의 드레인들은 제1 저항(225c)의 일단과 연결된다. 제1 저항(225c)의 다른 일단은 채널(227)과 연결된다.
MRAM(222)은 채널(227)을 통하여 전달되는 데이터와 기준 전압(VREF)을 비교하는 수신부(224), 수신부(224)의 비교 결과를 입력하는 데이터 입력 버퍼(226), 그리고 전원 전압(VDD)과 채널(227) 사이에 연결되는 제2 저항(228)을 포함한다. 제 2 저항(228)은 MRAM(222) 외부에 배치될 수도 있다. MRAM(222)의 전원 전압(VDD)은 종단 전원으로 불릴 수 있고, 제1 저항(225c)은 종단 저항으로 불릴 수 있다.
채널(227a)로 전달되는 데이터가 예컨대, 로직 "1"인 경우, 전원 전압(VDD)과 연결되는 피모스 트랜지스터(225a)와 제1 저항(225c), 채널(227a) 그리고 제2 저항(228)과 연결되는 전원 전압(VDD)으로 이루어지는 경로에 의해 채널(227a)은 로직 "1"을 유지한다. 채널(227b)로 전달되는 데이터가 예컨대, 로직 "0"인 경우, 전원 전압(VDD)과 연결되는 제2 저항(228), 채널(227b), 제1 저항(225c), 그리고 접지 전압(VSS)과 연결되는 엔모스 트랜지스터(225b)로 이루어지는 경로에 의해, 채널(227b)은 로직 "0"으로 천이한다.
POD 인터페이스는 채널(227)로 전달되는 데이터가 로직 "0"일 때만 데이터 천이가 일어나므로, 고속 데이터 전송에 유리하다. 또한, POD 인터페이스는 채널(227)로 전달되는 데이터가 로직 "0"일 때만 전류 소모가 일어나므로, SSN 노이즈를 줄일 수 있다.
도 23은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 23을 참조하면, 반도체 메모리 시스템(230)은 메모리 콘트롤러(231)와 MRAM(232) 사이에 연결된 채널(237)을 통하여 멀티 레벨 싱글 엔디드 시그널링 인터페이스를 지원한다. MRAM(232)는 메모리 콘트롤러(231)의 제어에 따라 동작한다. 멀티 레벨 싱글 엔디드 시그널링 인터페이스는 전송되는 데이터 신호의 복수의 비트들에 대응하는 전압을 멀티 레벨 전압 신호로 변환하는 인터페이스 방식이다.
메모리 콘트롤러(231)는 제1 데이터(DIN0)를 출력하는 제1 데이터 출력 버퍼(233a), 제2 데이터(DIN1)를 출력하는 제2 데이터 출력 버퍼(233b), 그리고 제1 및 제2 데이터(DIN0, DIN1)를 멀티 레벨 전압 신호로 변환하여 채널(237)로 전송하는 멀티 레벨 변환부(235)를 포함한다. MRAM(232)는 채널(237)을 통하여 수신되는 멀티 레벨 전압 신호를 복수의 비트로 구성되는 데이터 신호로 복원하는 멀티 레벨 변환부(234)와, 복원된 데이터 신호를 입력하는 제1 및 제2 데이터 입력 버퍼(236a, 236b)를 포함한다.
MRAM(232)의 멀티 레벨 변환부(234)는 제1 및 제2 데이터(DIN0, DIN1)를 멀티 레벨 전압 신호로 변환하여 채널(237)로 전송할 수 있다. 메모리 콘트롤러(231)의 멀티 레벨 변환부(235)는 채널(237)을 통하여 수신되는 멀티 레벨 전압 신호를 복수의 비트로 구성되는 데이터 신호로 복원할 수 있다.
도 24 및 도 25는 도 23의 멀티 레벨 변환부의 동작을 설명하는 표들이다. 도 24는 멀티 레벨 변환부(235)가 데이터 신호를 멀티 레벨 전압 신호로 변환하는 예를 보여주고, 도 25는 멀티 레벨 변환부(234)가 멀티 레벨 전압 신호를 데이터 신호로 변환하는 예를 보여준다.
도 24를 참조하면, 멀티 레벨 변환부(235)는 채널(237)로 전송될 2 비트 데이터 신호를 멀티 레벨 전압 신호로 변환한다. 예컨대, 데이터 신호가 "00"이면 멀티 레벨 전압 신호의 전압 레벨은 0V로, "01"이면 1.5V로, "10"이면 1.8V로 그리고 "11"이면 3.3V 로 변환된다.
도 25를 참조하면, 멀티 레벨 변환부(234)는 채널(237)로부터 수신되는 멀티 레벨 전압 신호의 전압 레벨을 검출하고, 검출된 전압 레벨에 따라 2 비트 데이터 신호로 변환한다. 예컨대, 멀티 레벨 전압 신호가 0V 이상 0.8V 이하이면 데이터 신호는 "00"으로, 0.8V 초과 1.7V 이하이면 데이터 신호는 "01"로, 1.7V 초과 2.5V 이하이면 데이터 신호는 "10"으로, 그리고 2.5V 초과 3.3V 이하이면 데이터 신호는 "11"로 변환된다.
도 26은 도 23의 멀티 레벨 싱글 엔디드 시그널링 인터페이스에서 데이터 신호에 따른 멀티 레벨 전압 신호 레벨을 보여주는 도면이다.
도 26을 참조하면, 데이터 신호가 "11"이면 멀티 레벨 전압 신호의 전압 레벨은 3.3V로, "10"이면 1.8V로, "01"이면 1.5V로 그리고 "00"이면 0V로 변환하여, 채널(267)로 각각 전송된다. 채널(267)로부터 수신되는 멀티 레벨 전압 신호의 전압 레벨이 2.5V 초과 3.3V 이하이면 데이터 신호는 "11"으로, 1.7V 초과 2.5V 이하이면 데이터 신호는 "10"로, 0.8V 초과 1.7V 이하이면 데이터 신호는 "01"로, 그리고 0V 이상 0.8V 이하이면 데이터 신호는 "00"로 변환된다.
도 27은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 27을 참조하면, 반도체 메모리 시스템(270)은 메모리 콘트롤러(271)와 MRAM(272) 사이에 연결된 채널들(277a, 277b)을 통하여 멀티 레벨 차동 엔디드 시그널링 인터페이스를 지원한다. MRAM(272)는 메모리 콘트롤러(271)의 제어에 따라 동작한다. 멀티 레벨 차동 엔디드 시그널링 인터페이스는 전송되는 데이터 신호의 복수의 비트들에 대응하는 전압을 멀티 레벨 전압 신호 쌍으로 변환하는 인터페이스 방식이다.
메모리 콘트롤러(271)는 제1 데이터(DIN0)를 출력하는 제1 데이터 출력 버퍼(273a), 제2 데이터(DIN1)를 출력하는 제2 데이터 출력 버퍼(273b), 그리고 제1 및 제2 데이터(DIN0, DIN1)를 멀티 레벨 전압 신호 쌍으로 변환하여 채널들(277a, 277b)로 전송하는 멀티 레벨 변환부(275)를 포함한다. MRAM(272)는 채널들(277a, 277b)을 통하여 수신되는 멀티 레벨 전압 신호 쌍을 복수의 비트로 구성되는 데이터 신호로 복원하는 멀티 레벨 변환부(274)와, 복원된 데이터 신호를 입력하는 제1 및 제2 데이터 입력 버퍼(276a, 276b)를 포함한다.
도 28은 도 27의 멀티 레벨 차동 엔디드 시그널링 인터페이스에서 데이터 신호에 따른 멀티 레벨 전압 신호 레벨을 보여주는 도면이다.
도 28을 참조하면, 멀티 레벨 변환부(275)는 제1 및 제2 채널들(277a, 277b)로 전송될 2 비트 데이터 신호를 멀티 레벨 전압 신호 쌍으로 변환한다. 멀티 레벨 변환부(275)는 데이터 신호가 "11"이면 멀티 레벨 전압 신호 쌍의 전압 레벨은 3.3V와 0V로, "10"이면 1.8V와 1.5V로, "01"이면 1.5V와 1.8V로 그리고 "00"이면 0V와 3.3V 로 변환하여, 제1 채널(277a)과 제2 채널(277b)로 각각 전송한다.
멀티 레벨 변환부(264)는 채널(237)로부터 수신되는 멀티 레벨 전압 신호 쌍의 전압 레벨을 검출하고, 검출된 전압 레벨에 따라 2 비트 데이터 신호로 변환한다. 예컨대, 제1 채널(277a)의 멀티 레벨 전압 신호가 2.5V 초과 3.3V 이하이고 제2 채널(277b)의 멀티 레벨 전압 신호가 0V 이상 0.8V 이하이면, 데이터 신호는 "11"으로 변환된다. 제1 채널(277a)의 멀티 레벨 전압 신호가1.7V 초과 2.5V 이하이고 제2 채널(277b)의 멀티 레벨 전압 신호가 0.8V 초과 1.7V 이하이면, 데이터 신호는 "10"로 변환된다. 제1 채널(277a)의 멀티 레벨 전압 신호가 0.8V 초과 1.7V 이하이고 제2 채널(277b)의 멀티 레벨 전압 신호가 1.7V 초과 2.5V 이하이면, 데이터 신호는 "01"으로 변환된다. 제1 채널(277a)의 멀티 레벨 전압 신호가 0V 이상 0.8V 이하이고 제2 채널(277b)의 멀티 레벨 전압 신호가 2.5V 초과 3.3V 이하이면 데이터 신호는 "00"로 변환된다.
도 29는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 29를 참조하면, 반도체 메모리 시스템(290)은 메모리 콘트롤러(291)와 MRAM(292) 사이에 연결된 채널들(297a, 297b)을 통하여 LVDS (Low Voltage Differental Signaling) 인터페이스를 지원한다. MRAM(292)는 메모리 콘트롤러(291)의 제어에 따라 동작한다. LVDS 인터페이스는 극히 작은 스윙(swing), 예를 들면 350mV 내외의 스윙을 가지는 차동 입력 신호를 받아들여서 노이즈에 대한 면역성이 강하고 고속의 데이터 전송 속도를 가능케하는 인터페이스 방식이다. 특히, 차동 입력 신호를 받아들여 높은 동상 모드 제거(CMR: Common Mode Rejection)로 동작하게 되므로, 노이즈에 대한 특성이 강화된다.
메모리 콘트롤러(291)은 병렬 데이터(TA0-6)를 입력받아 직렬 데이터로 변환하는 직렬화기(293)와, 변환된 직렬 데이터를 채널들(297a, 297b)로 전송하는 제1 출력 드라이버(295a)를 포함한다. 또한, 메모리 콘트롤러(291)는 클럭 신호(CLOCK)를 입력받아 직렬화기(293)와 제1 출력 드라이버(295a)의 동작 클럭을 공급하는 위상 고정 루프(PLL: Phase Locked Loop, 298)와, PLL(298)에서 출력되는 동작 클럭을 채널들(297c, 297d)로 전송하는 제2 출력 드라이버(295b)를 포함한다.
MRAM(292)은 채널들(297a, 297b)을 통해 전송되는 직렬 데이터를 수신하는 제1 입력 드라이버(294a)와, 제1 입력 드라이버(294a)의 출력을 병렬 데이터로 변환하는 병렬화기(296)를 포함한다. 제1 입력 드라이버(294a)의 동작 주파수는 제1 출력 드라이버(295a)의 동작 주파수와 동일하다. MRAM(292)은 채널들(297c, 297d)을 통해 전송되는 동작 클럭을 수신하는 제2 입력 드라이버(294b)와, 제1 입력 드라이버(294a)와 병렬화기(296)의 동작 클럭을 공급하는 PLL(299)을 포함한다. 메모리 콘트롤러(291)의 PLL(298)과 MRAM(292)의 PLL(299)은 제2 출력 드라이버(295b)와 제2 입력 드라이버(294b)를 통해 전달되는 동작 클럭을 동기화시킨다.
도 30은 도 29의 출력 드라이버를 설명하는 회로 다이어그램이다.
도 30을 참조하면, 출력 드라이버(295a)는 제1 차동 증폭부(301)와 제2 차동 증폭부(302) 그리고 저항(303)을 포함한다. 출력 드라이버(209a)는, 예시적으로 직렬화기(293)에서 출력되는 직렬 데이터들 중 이븐 데이터 쌍(DIN0, DINB)와 오드 데이터 쌍(DIN1, DIN1B)을 수신하는 경우에 대하여 설명된다. 제1 차동 증폭부(301)는 오드 데이터 쌍(DIN1, DIN1B)을 감지 증폭하고, 제2 차동 증폭부(302)는 이븐 데이터 쌍(DIN0, DINB)을 감지 증폭한다. 제1 및 제2 감지 증폭부들(301, 302)의 출력들은 저항(303)과 서로 연결된다. 이에 따라, 저항(303) 양단으로 극히 작은 스윙(swing), 예를 들면 350mV 내외의 스윙을 가지는 차동 출력 신호가 발생되어, 채널들(297a, 297b)로 전송된다.
도 31은 도 29의 입력 드라이버를 설명하는 회로 다이어그램이다.
도 31을 참조하면, 입력 드라이버(294a)는 N 채널 차동 증폭부(311)와 P 채널 차동 증폭부(312) 그리고 비교부(313)를 포함한다. 차동 증폭부들(311, 312)에는 제1 및 제2 전류원들(314, 315)이 연결되어, 각각의 차동 증폭부(311, 312)로 공급되는 전류량을 제어한다. 차동 증폭부들(311, 312)은 채널들(297a, 297b)로 전송되는 데이터 쌍을 감지 증폭한다. 비교부(313)은 차동 증폭부들(311, 312)의 출력을 비교하고, 비교 결과를 병렬화기(296)로 전송한다.
도 32는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면이다.
도 32를 참조하면, 반도체 메모리 시스템(320)은 메모리 콘트롤러(321)와 MRAM(322) 사이에 연결된 채널들(327)을 통하여 양방향 인터페이스를 지원한다. MRAM(322)는 메모리 콘트롤러(321)의 제어에 따라 동작한다. 양방향 인터페이스는 하나의 채널(327)을 통하여 송수신이 가능한 통신을 제공한다. 이에 따라, 적은 수의 채널 개수를 이용하여 데이터 밴드위스를 향상시킬 수 있다.
메모리 콘트롤러(321)는 제1 및 제2 버퍼(323a, 323b), 제1 출력 드라이버(325a)와 제1 입력 드라이버(325b)를 포함한다. 제1 버퍼(323a)는 제1 데이터(D0)를 저장하고, 제1 출력 드라이버(325a)는 제1 버퍼(323a)에 저장된 제1 데이터(D0)를 채널(327)로 전송한다. 제1 입력 드라이버(325b)는 채널(327)을 통하여 전달되는 제2 데이터(D1)를 수신하고, 제2 버퍼(323b)는 수신된 제2 데이터(D1)를 저장한다.
MRAM(322)은 제2 입력 드라이버(324a), 제2 출력 드라이버(324b), 그리고 제3 및 제4 버퍼(326a, 326b)를 포함한다. 제2 입력 드라이버(324a)는 제1 출력 드라이버(325a)에 의해 채널(327)로 전송되는 제1 데이터(D0)를 수신하고, 제3 버퍼(326a)는 수신된 제1 데이터(D0)를 저장한다. 제4 버퍼(326b)는 제2 데이터(D1)을 저장하고, 제2 출력 드라이버(324b)는 제4 버퍼(326b)에 저장된 제2 데이터(D1)를 채널(327)로 전송한다. 채널(327)로 전송된 제2 데이터(D1)는 제1 입력 드라이버(325b)로 수신된다.
도 33 내지 도 35는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 반도체 메모리 시스템을 설명하는 도면들이다.
도 33 내지 도35는 반도체 메모리 시스템들의 센터 탭 터미네이션(Center Tap Termination: CTT) 인터페이스를 설명하는 도면들이다. 도 33은 싱글 엔디드 시그널링의 CTT 인터페이스를 설명하고, 도 34 및 도 35는 차동 엔디드 시그널링의 CTT 인터페이스를 설명한다.
도 33을 참조하면, 반도체 메모리 시스템(330)은 MRAM(331)과 메모리 콘트롤러(332) 사이에 연결된 채널(337)을 통하여 싱글 엔디드 시그널링CTT 인터페이스를 지원한다. MRAM(331)과 채널(337)의 일단 사이에 라인 저항(333)이 연결되고, 터미네이션 전압(VTT)과 채널(337)의 다른 단 사이에 터미네이션 저항(335)이 연결된다. MRAM(331)에서 출력되는 신호는 라인 저항(333)과 채널(337)을 통하여 메모리 콘트롤러(332)로 전달된다. 터미네이션 전압(VTT)은 MRAM(331)의 데이터 입출력 전원 전압(VDDQ)의 반에 해당하는, 즉 VTT=0.5*VDDQ에 해당하는 전압 레벨을 갖도록 설정된다. 채널(337)은 터미네이션 전압(VTT)으로 유지된다.
메모리 콘트롤러(332)는 채널(337)을 통해 전송되는 MRAM(331)의 출력 신호 전압을 기준 전압(VTREF)과 비교하는 수신부(334)와, 수신부(334)의 비교 결과를 입력하는 버퍼(336)를 포함한다. 기준 전압(VTREF)도 MRAM(331)의 데이터 입출력 전원 전압(VDDQ)의 반에 해당하는, 즉 VTREF=0.5*VDDQ에 해당하는 전압 레벨을 갖도록 설정되어, 터미네이션 전압(VTT)과 동일한 전압 레벨을 갖는다.
싱글 엔디드 시그널링 CTT 인터페이스에서, 채널(337)은 대기 상태에서 터미네이션 전압(VTT)으로 프리차지되어 하이레벨이고, MRAM(331)의 출력 신호에 따라 하이레벨에서 로우레벨로 변동하는 스윙 폭을 갖는다. 로우 레벨은 데이터 입출력 전원 전압(VDDQ)의 절반인 터미네이션 전압(VTT)과 접지 전압(VSS) 사이에 대응한다. 따라서, CTT 인터페이스는 신호 스윙 폭을 작게 하여 동작 속도를 향상시킬 수 있다.
도 34를 참조하면, 반도체 메모리 시스템(340)은 MRAM(341)과 메모리 콘트롤러(342) 사이에 연결된 채널들(347a, 347b)을 통하여 차동 엔디드 시그널링CTT 인터페이스를 지원한다. MRAM(341)과 제1 채널(347a)의 일단 사이에 제1 라인 저항(343a)이 연결되고, 터미네이션 전압(VTT)과 제1 채널(347a)의 다른 단 사이에 제1 터미네이션 저항(345a)이 연결된다. MRAM(341)과 제2 채널(347b)의 일단 사이에 제2 라인 저항(343b)이 연결되고, 터미네이션 전압(VTT)과 제2 채널(347b)의 다른 단 사이에 제2 터미네이션 저항(345b)이 연결된다. 터미네이션 전압(VTT)은 MRAM(331)의 데이터 입출력 전원 전압(VDDQ)의 반에 해당하는, 즉 VTT=0.5*VDDQ에 해당하는 전압 레벨을 갖도록 설정된다. 채널(337)은 터미네이션 전압(VTT)으로 유지된다.
MRAM(341)에서 출력되는 차동 신호 쌍은 제1라인 저항(343a)과 제1 채널(347a), 그리고 제2 라인 저항(343b)과 제2 채널(347b)을 통하여 메모리 콘트롤러(342)로 전달된다. 메모리 콘트롤러(342)는 제1 및 제2 채널들(347a, 347b)을 통해 전송되는 MRAM(341)의 출력 신호 쌍을 감지 증폭하는 수신부(344)와, 수신부(344)의 출력을 입력하는 버퍼(346)를 포함한다.
도 35를 참조하면, 반도체 메모리 시스템(350)은 MRAM(351)과 메모리 콘트롤러(352) 사이에 연결된 채널들(357a, 357b)을 통하여 차동 엔디드 시그널링CTT 인터페이스를 지원한다. MRAM(351)에서 출력되는 차동 신호 쌍은 제1라인 저항(353a)과 제1 채널(357a), 그리고 제2 라인 저항(353b)과 제2 채널(357b)을 통하여 메모리 콘트롤러(352)로 전달된다. 제1 및 제2 채널들(357a, 357b)은 메모리 콘트롤러(352)의 입력 측에서 터미네이션 저항(355)에 의해 서로 단락된다. 메모리 콘트롤러(352)는 제1 및 제2 채널들(357a, 357b)을 통해 전송되는 MRAM(351)의 출력 신호 쌍을 감지 증폭하는 수신부(354)와, 수신부(354)의 출력을 입력하는 버퍼(356)를 포함한다.
MRAM은 메모리 콘트롤러 또는 마이크로 프로세서의 요구에 따라 버스를 통하여 디지털 신호를 송수신하도록 요구된다. MRAM은 클럭 신호 및/또는 DQS 신호와 DQ 신호를 동기화시키는 DLL/PLL 회로를 사용한다. 마이크로 프로세서는 많은 다른 싱크로너스 인터페이스를 요구할 수 있다. 이에 따라, MRAM은 특정되는 DLL/PLL 없이 고속 싱크로너스 버스에 인터페이스될 것이 요구된다.
도 36은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 시스템을 설명하는 도면이다.
도 36을 참조하면, 시스템(360)은 DLL/PLL이 필요없는 싱크로너스 인터페이스를 사용하는 MRAM(366)을 포함한다. 글루 로직(363)은 마이크로 프로세서(361)와 MRAM(366) 사이에 배치되고, MRAM(366)이 고속 싱크로너스 버스(362)에 인터페이스되는 데 요구되는 회로들을 포함한다. MRAM(366)은 STT-MRAM 셀들이 배열되는 뱅크들(368, 369)의 동작을 제어하는 인터페이스 제어부(367)를 포함한다. 인터페이스 제어부(367)는 뱅크 A(368) 및/또는 뱅크 B(369)의 버스트 기입/독출 동작을 제어한다.
글루 로직(363)은 버스트 로직(364)과, 많은 다른 싱크로너스 버스들과의 인터페이스를 지원하는 버스 특정 로직(365)을 포함한다. 버스트 로직(364)은 다른 마이크로 프로세서들(361)이 다른 버스트 시퀀스들을 요구하기 때문에, 사용된다. 예컨대, 니블 시퀀셜 버스트 모드 또는 인터리브 버스트 모드에 따라 MRAM(366)에서 제공되는 독출 데이터의 데이터 터미널 상에서의 순서를 셋팅할 수 있다. MRAM(366)은 인터페이스 제어부(367)와 글루 로직(363)을 이용하여 고속 싱크로너스 버스(362)에 인터페이스되므로, 그 내부에 DLL/PLL을 필요로 하지 않는다.
도 37은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 37을 참조하면, MRAM(370)은 로컬 회로들로의 데이터 전송을 클럭 신호(CK)와 동기화시키기 위하여, DLL 회로(371)를 포함한다. DLL 회로(371)는 입력 버퍼(372), 위상 비교부(373), 쉬프트 레지스터(374), 클럭 입력 버퍼 모델 및 DQ 출력 버퍼 모델(375), 그리고 지연 라인(376)을 포함한다. 지연 라인(376)으로부터 출력되는 지연된 클럭 신호를 바탕으로, 예컨대, 게이트와 같은 제어부(377)는 MRAM 코어(378)에서 DQ 데이터 회로로 데이터 전송을 제어한다.
도 38은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 38을 참조하면, DLL(380)은 스탠바이 동작 모드에 따라 디세이블된다. DLL(380)은 VDL(Voltage controlled Delay Line, 381), 위상 검출기(383), 전하 펌프(385), 그리고 보상 지연 회로(387)를 포함한다.
위상 검출기(383)는 외부 클럭(CLK_IN) 및 스탠바이 신호(STANDBY) 및 내부 클럭(CLK_OUT, 또는 보상 지연 회로(387)에 의하여 위상이 보상된 피이드백 클럭 (CLK_FB))에 응답하여 외부 클럭(CLK_IN) 및 내부 클럭(CLK_OUT 또는 CLK_FB)의 위상 차를 검출하고, 위상 차에 상응하는 제어 신호들(UP 및 DOWN)을 전하 펌프(385)로 출력한다.
전하 펌프(385)는 UP 또는 DOWN 신호 및 반전 스탠바이 신호(/STANDBY)에 응답하여 VDL(381)의 지연 시간을 조절하는 제어 전압(Vcontrol)을 VDL(381)로 출력한다. VDL(381)은 외부 클럭(CLK_IN) 및 스텐바이 신호(STANDBY) 및 제어 전압(Vcontrol)에 응답하여 외부 클럭(CLK_IN)의 지연 시간을 조절하여 내부 클럭 (CLK_OUT)과 외부클럭(CLK_IN)을 동기(synchronous)시킨다.
보상 지연 회로(387)는 내부 클럭(CLK_OUT)에 응답하여 내부 클럭 (CLK_OUT)의 위상을 외부 클럭(CLK_IN)의 위상보다 빠른(lead) 피이드백 클럭 신호(CLK_FB)를 위상 검출기(383)로 출력한다. 보상 지연 회로(387)는 데이터 입력 버퍼 및 데이터 출력 버퍼의 지연을 모니터링 (monitoring)하는 기능을 수행한다.
DLL(380)이 온(on)상태인 동안, DLL(380)은 계속적으로 락킹 동작을 하면서 외부 전원 전압이나 온도 변화에 따른 지연 변화를 보상해 주기 위하여 VDL(381)의 지연 시간을 조절하는 전하 펌프(385)의 제어 전압(Vcontrol)을 변화시킨다. 즉, DLL(380)이 동작하는 동안의 락킹 정보는 업데이트(update)된다. 그러나 DLL(380)이 오프(off)되면 계속적으로 업데이트(update)되던 제어 전압(Vcontrol) 값은 더 이상 업 데이트되지 못하고 전원전압(Vcc) 또는 접지 전압(Vss)으로 상승/하강된다. DLL(380)을 다시 온(on) 시키면, DLL(380)은 소정의 VDL(381)의 지연 시간을 설정하기 위하여 계속적으로 제어 전압(Vcontrol)을 변화시켜 락킹 상태를 만든다. DLL(380)이 온 된 후 락킹 상태에 도달하는데 이르는 시간을 락킹 시간(locking time)이라 한다.
도 39는 도 38의 스탠바이 신호를 발생하는 제어 신호 발생부를 설명하는 도면이다.
도 39를 참조하면, 제어 신호 발생부(390)는 논리 회로(391), 스탠바이 인에이블 신호 발생부(392) 및 논리곱 회로(395)를 포함한다.
논리회로(391)는 PCAS 신호(독출(read) 및 기입(write) 등 CAS(column address strobe; 이하 'CAS'라 한다) 명령에 의하여 발생하는 신호를 'PCAS'라 한다.), MRSET신호 및 DLL_LOCKED신호를 논리합한다. PCAS 신호는 액티브 명령(active command)에 응답하여 발생되는 신호이다. MRSET 신호는 DLL 동작 모드를 설정해 주는 명령으로 이중 데이터 율 (double data rate; 이하 'DDR'라 한다.)의 규정(specification)에 의하면, MRSET신호는 DDL 리셋(reset) 후 200 사이클(cycle) 경과 후 인가된다. DLL_LOCKED 신호는 MRAM의 내장된 카운터에 의하여 DLL이 켜진(on) 후로부터 락킹(locking)을 찾는데 걸리는 락킹 시간(locking time)이 경과되었음(즉, DLL의 락킹이 완료되었음)을 알리는 신호이다.
스탠바이 인에이블 신호 발생부(392)는 DLLRESET신호를 리세트 (RESET) 입력으로 하고, 논리 회로(391)의 출력 신호를 세트(SET)입력으로 하는 래치(latch)로 구성될 수 있다. DLLRESET신호는 DLL(380, 도 38)을 리셋(reset)시키기 위하여 MRS(mode register set; 이하 'MRS'라 한다.)에서 발생되며 소정 시간 동안 활성화(activation)되는 신호이다. DLLRESET 신호가 발생된 후 DLL(380, 도 38)은 락킹 과정을 진행해야 하므로, DLLRESET 신호는 MRAM의 동작 모드(액티브 또는 프리 차지)에 무관하게 DLL을 소정의 시간 동안 동작시킨다. 스탠바이 인에이블 신호 발생부(392)는 크로스 커플된 부정 논리합(cross coupled NOR)으로 구성되어 스탠바이 인에이블 신호(standby enable signal; STB_EN)를 발생한다. 논리곱 회로(395)는 MRAM의 동작 상태, 즉 MRAM이 프리차지 상태임을 지시하는 명령 신호(/PCAS)와 스탠바이 인에이블 신호(STB_EN)를 논리곱(AND)하여 스탠바이 신호(STANDBY)를 발생한다.
DLLRESET 신호가 활성화되는 경우 스텐바이 신호(STANDBY)를 활성화시키는 스텐바이 인에이블 신호(STB_EN)는 비활성화되고, PCAS신호, MRSET 신호 및 DLL_LOCKED신호의 적어도 하나가 활성화되는 경우에는 스텐바이 인에이블 신호(STB_EN)는 활성화된다.
따라서, MRAM의 프리차지(precharge)상태, 즉 /PCAS가 논리 '하이'로 활성화된 상태에서 스텐바이 인에이블 신호(STB_EN)가 활성화되는 경우에만 스텐바이신호(STANDBY)는 활성화된다. 스텐바이 신호(STANDBY)가 활성화되는 경우를 스탠바이 모드(standby mode)라 한다. 스탠바이 모드(standby mode)는 DLL이 계속적으로 락킹(locking) 정보를 업데이트 (update)하는 온(ON)상태도 아니고, 이전의 락킹 정보를 모두 잃어버리고 DLL을 동작시키지 않는 오프(OFF)상태도 아닌, MRAM의 프리차지 상태 이전의 락킹 정보는 유지하면서 DLL(380, 도 38)에 포함된 소정의 회로들을 동작시키지 않는 동작 상태를 말한다.
따라서, DLL(380)의 락킹 종료를 지시하는 PCAS신호, MRSET 신호 및 DLL_LOCKED의 어느 하나가 활성화되면, 스텐바이 인에이블 신호(STB_EN)는 활성화되고, MRAM의 프리차지(precharge) 상태에서 스텐바이 신호(STANDBY)는 활성화되므로 DLL(380)은 스탠바이 모드로 동작할 수 있다.
도 40은 도 39의 MRSET 신호를 제공하는 모드 레지스터를 설명하는 도면이다. 도 40의 모드 레지스터는, MRAM의 다양한 기능들(functions), 특성들(features) 그리고 모드들(modes)을 프로그램하는 다수개의 모드 레지스터들 중 MR1 모드 레지스터를 설명한다.
도 40을 참조하면, MR1 모드 레지스터에 셋팅될 수 있는 동작의 다른 모드들과 모드들 각각의 비트 할당을 설명한다. MR1 모드 레지스터는 BG0, BA1:BA0에 대해 "001" 비트 값에 의해 선택된다. MR1 모드 레지스터는 MRAM의 DLL 인에이블/디세이블, 출력 드라이브 세기, 어디티브 레이턴시, 라이트 레벨링 인에이블/디세이블, TDQS 인에이블/디세이블 그리고 출력 버퍼 인에이블/디세이블을 제어하기 위한 데이터를 저장한다.
1 비트 A0은 MRAM(12)의 DLL 인에이블 또는 디세이블을 선택하기 위하여 사용된다. DLL(29, 도 2)은 노멀 동작을 위하여 인에이블되어야 한다. DLL 인에이블은 파워-업 초기화 동안, 그리고 DLL 디세이블 후 노멀 동작으로 돌아갈 때 요구된다. 노멀 동작 동안, A0 비트에 "1" 값이 프로그램된다. DLL 인에이블은 도 39의 MRSET 신호로 제공된다.
2 비트 A2:A1은 MRAM(12)의 출력 드라이버 임피던스 제어("ODIC")를 위하여 사용된다. A2:A1 비트들에 "00" 값을 프로그램하면, 출력 드라이버 임피던스는 RZQ/7로 제어된다. RZQ는 예컨대, 240Ω으로 설정될 수 있다. "01" 값을 프로그램하면, 출력 드라이버 임피던스는 RZQ/5로 제어된다. "10", "11"값들은 보류된다.
2 비트 A4:A3은 MRAM(12)의 어디티브 레이턴시("AL")를 선택하기 위하여 사용된다. AL 동작은 지속 가능한 밴드위스에 대하여 커맨드와 데이터 버스를 효율적으로 하기 위하여 지원된다. AL 동작 중, MRAM(12)은 액티브 커맨드 후 독출 또는 기입 커맨드(오토-프리차아지와 함께 또는 없이)가 즉시 발행될 수 있다. 독출 레이턴시(RL)은 AL과 카스 레이턴시(CL) 레지스터 셋팅들의 합에 의해 제어된다. 기입 레이턴시(WL)는 AL과 카스 라이트 레이턴시(CWL) 레지스터 셋팅들의 합에 의해 제어된다.
A4:A3 비트에 "00" 값이 프로그램되면, AL 0, 즉 AL 디세이블이 셋팅된다. "01" 값이 프로그램되면 CL-1로 셋팅되고, "10" 값이 프로그램되면 CL-2 값이 프로그램된다. "11" 값은 보류된다.
1 비트 A7은 MRAM(12)의 라이트 레벨링("Level") 특성을 제공하기 위하여 사용된다. 보다 나은 신호 충실도를 위하여, MRAM 메모리 모듈은 커맨드들, 어드레스들, 제어 신호들, 그리고 클럭들에 대하여 플라이-바이 토폴로지(fly-by topology)를 채용한다. 플라이-바이 토폴로지는 스텁들(stubs)의 수와 그들의 길이를 줄이는 이점을 갖는다.
3 비트 A10:A8은 MRAM(12)의 온-다이 터미네이션(On-Die Termination: ODT) 특성을 제공하기 위하여 사용한다. 온-다이 터미네이션 특성은, 메모리 채널의 신호 충실도를 향상시키기 위하려, 메모리 콘트롤러가 MRAM(12)의 각각의 DQ, DQS_t, DQS_c, DM_n의 터미널 저항을 독립적으로 변경할 수 있도록 허용된다.
MRAM(12)은 다양한 온-다이 터미네이션 특성들(RTT_NOM, RTT_WR, RTT_PARK)을 제공할 수 있다. 노미널 터미네이션 값(RTT_NOM) 또는 파크 터미네이션 값(RTT_PARK)은 커맨드 없는 동작에서 선택되고, 다이나믹 터미네이션 값(RTT_WR)은 라이트 커맨드가 레지스터되었을 때 선택된다.
A10:A8 비트들이 "000" 값으로 프로그램되면, 노미널 터미네이션(RTT_NOM)은 디세이블된다. "001" 값으로 프로그램되면, RTT_NOM은 RZQ/4 로 미리 정해진다(preselected). RZQ는 예컨대, 240Ω으로 설정될 수 있다. "010" 값으로 프로그램되면 RZQ/2 로 미리 정해지고, "011" 값으로 프로그램되면 RZQ/6 로 미리 정해지고, "100" 값으로 프로그램되면 RZQ/1 로 미리 정해지고, "101" 값으로 프로그램되면 RZQ/5 로 미리 정해지고, "110" 값으로 프로그램되면 RZQ/3 로 미리 정해지고, "111" 값으로 프로그램되면 RZQ/7 로 미리 정해진다.
1 비트 A11은 MRAM(12)의 터미네이션 데이터 스트로브("TDQS") 기능을 제공하기 위하여 사용된다. TDQS는 특정 시스템 구성에서 유용할 수 있는 추가적인 터미네이션 저항 출력들을 제공한다. TDQS는 X8 MRAM 에만 해당된다. A11 비트가 "0" 값으로 프로그램되면, TDQ 는 디세이블되고, DM/DBI/TDQS는 데이터 마스크 기능을 제공하고, TDQS_c는 사용되지 않는다. X4/X16 MRAM은 MR1 모드 레지스터의 A11 비트를 "0"으로 셋팅하여 TDQS 기능을 디세이블시켜야 한다. A11 비트가 "1"로 프로그램되면, TDQ는 인에이블되고, MRAM(12)은 DQS_t/DQS_c에 적용된 동일한 터미네이션 저항 기능을 TDQS_t/TDQS_c 단자에 인에이블시킨다.
1 비트 A12는 MRAM(12)의 출력 버퍼 인에이블 또는 디세이블("Qoff") 기능을 제공하기 위하여 사용된다. A12 비트가 "0"으로 프로그램되면, 출력 버퍼들은 인에이블된다. A12 비트가 "1"로 프로그램되면, 출력 버퍼들은 디세이블된다. 이에 따라, DQs, DQS_ts, DQS_c 출력들도 디세이블된다.
MR1 모드 레지스터의BG1, A13, A6, A5 비트들은 RFU로, 모드 레지스터 셋팅 동안 "0"으로 프로그램된다.
도 41은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 41을 참조하면, MRAM(410)은 DLL 회로(411)와 DQ 버퍼(412)를 포함한다. DLL 회로(411)는 실제적으로 주기적인 외부 클럭(402)으로부터 신호를 수신하고, DQ 버퍼(412)의 DLL 클록 입력(413)으로 신호를 제공한다. 외부 클럭(402)는 메모리 콘트롤러 또는 다른 외부 회로로부터 수신되는 프리 러닝(free running) 클럭이다. 외부 클럭(402)는 MRAM 코어 어레이(401)의 동작을 동기화시키고, DLL 회로(411)를 통하여 지연된다.
DLL 회로(411)는 다수개의 지연 소자들(414)이 직렬 연결되는 지연 라인(415)을 포함한다. 외부 클럭(402)은 직렬 연결된 지연 소자들(414)의 입력(416)으로 제공되고, 지연 소자들(414)을 통해 소정 시간 지연된 후 DLL 클록 입력(413)으로 제공된다.
DQ 버퍼(412)는 MRAM(410)의 멀티 비트 내부 데이터 경로(417)에 연결되는 n개의 데이터 입력을 래치하여 외부 데이터 경로(418)로 출력한다. 외부 데이터 경로(418)은 MRAM(410) 외부의 버스와 연결될 수 있다. DQ 버퍼(412)는 DLL 클럭 입력(70)에 응답하여 내부 데이터 경로(417) 상의 데이터를 래치하여 외부 데이터 경로(418)로 전송한다.
지연 라인(415)의 지연 소자들(414)은 DLL 회로(411) 입력(416)에서의 클럭 천이에 응답하여 상태 천이된다. 상태 천이 동안, 지연 소자들(414)에 의한 소비 전력이 증가한다. 시스템의 요구와 외부 클럭(402) 주파수에 따라 지연 라인(100) 내 지연 소자들(414)의 개수가 많아질 수 있다. 많은 수의 지연 소자들(414)과 외부 클럭(402)의 고주파수 동작과의 결합에 의해, 상당히 많은 전력이 지연 소자들(414)의 상태 천이로 인해 소비된다.
MRAM(410)이 파워 다운 모드일 때, DQ 버퍼(412)는 내부 데이터 경로(417) 상의 데이터를 래치하여 외부 데이터 경로(418)로 전송할 필요가 없다. 결과적으로, MRAM(410)이 파워 다운 모드일 때 DLL 회로(411)는 동작할 필요가 없다. DLL 회로(411)가 동작하지 않는다는 것은 지연 라인(415)의 지연 소자들(414)이 천이할 필요가 없기 때문에, 파워 다운 모드 동안 지연 소자들(414)의 천이와 관련되는 소비 전력을 절약할 수 있다.
파워 다운 모드 동안, DLL 회로(411)는 디세이블될 수 있다. MRAM(410)은 제어 신호(EN)에 응답하는 스위치 회로(419)를 외부 클럭(402)과 DLL 회로(411)의 입력(416) 사이에 배치할 수 있다. 제어 신호(EN)는 메모리 콘트롤러 또는 다른 외부 회로로 구성될 수 있는 외부 제어 장치(404)로부터 제공된다. 제어 장치(404)는 MRAM(410)이 노멀 모드일 때 활성화되는 제어 신호(EN)를 제공하고, MRAM(410)이 파워 다운 모드일 때 비활성화되는 제어 신호(EN)를 제공한다. 전원 공급부(406)는 제어 장치(404)와 MRAM(410)의 동작을 위하여 전원 전압을 공급한다.
제어 신호(EN)가 활성화되면, 스위치 회로(419)는 닫히고, 또는 도통되어 외부 클럭(402)을 DLL 회로(411)의 입력(416)으로 연결시킨다. 제어 신호(EN)가 비활성화되면, 스위치 회로(419)는 열리고, 또는 비도통되어 외부 클럭(402)와 DLL 회로(411)의 입력(416)과의 연결을 차단한다. 결과적으로, 스위치 회로(419)가 열리면, DLL 회로(411)의 입력(416)으로 외부 클럭(402)이 수신되지 않아, DLL 회로(411) 내 지연 라인(415)의 지연 소자들(414)의 상태 천이는 일어나지 않는다.
도 42는 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 PLL 회로를 설명하는 도면이다.
도 42를 참조하면, MRAM(422)은 CPU 버스(421)의 제어, 어드레스 그리고 데이터 라인들과 연결된다. MRAM(422)은 PLL 회로(423), 어드레스 버퍼(424), MRAM 셀 어레이(425), 버스트 시퀀서(425a), 타이밍 제어 회로(426), 독출 데이터FIFO(427), 기입 데이터 버퍼(428) 그리고 기입 데이터 FIFO(429)를 포함한다.
PLL 회로(423)는 CPU 버스 클럭 신호를 수신하여, CPU 버스 클럭 신호와 동일한 주파수를 갖는 클럭 신호(1X 클럭 신호)을 발생하고, CPU 버스 클럭 신호 주파수의 2배에 해당하는 주파수를 갖는 클럭 신호(2X 클럭 신호)을 발생한다. 1X, 2X 클럭 신호들은 입력되는 CPU 버스 클럭 신호에 대해 한정된 위상 관계들을 갖는다. 이러한 위상 관계들은 올바른 데이터 전송에 적합한 셋업 및 홀드 시간들을 제공하기 위하여 선택된다.
어드레스 버퍼(424)는 CPU 버스 어드레스를 래치하여 MRAM 셀 어레이(425)의 로우, 칼럼 그리고 뱅크 어드레스들로 디코딩한다. 타이밍 제어 회로(426)은 어드레스 버퍼(424)로 수신된 CPU 버스 어드레스로부터 내부 어드레스 스트로브 신호와 CPU 버스(204)로부터 수신되는 제어 신호를 구동한다. 어드레스 스트로브, 로우 어드레스, 칼럼 어드레스, 뱅크 어드레스 그리고 2X 클럭 신호들은 버스트 시퀀서(425a)와 MRAM 셀 어레이(425)로 제공된다. 버스트 시퀀서(425a)는 MRAM 셀 어레이(425)를 억세스하기 위하여 사용된다.
어드레스 버퍼(424)는 현재 억세스가 프로세스 중에도 다음 억세스 동작의 어드레스를 저장하는 프리패치 버퍼들을 더 포함할 수 있다. 프리패치 버퍼들은 오퍼레이션들 사이의 레이턴시를 줄일 수 있는 파이프라인 오퍼레이션을 가능하게 한다.
MRAM 셀 어레이(425)는 프리차아지 동작 후에 노멀 독출 또는 기입 억세스 동작이 일어나도록 요구된다. 프리차아지 동작이 수행되는 프리차아지(PRE) 시간은 센스 앰프와 비트라인 커패시턴스를 완전히 이퀄라이즈 시키기 위해서 충분히 긴 시간이다. 이는 다음 RAS 오퍼레이션과 연결되는 센스 앰프에 셀 커패시터로부터 제공되는 매우 작은 신호가 올바르게 그리고 신뢰성 있게 독출될 수 있도록 하기 위함이다.
예컨대, MRAM(422)이 컴퓨터 시스템 내 SRAM 캐시와 함께 캐시 메모리로 사용되는 경우, MRAM(422)의 PRE 시간은 CPU 버스의 억세스 동작으로부터 숨겨져야(hidden)한다. 왜냐하면, SRAM의 억세스 사이클 시간은 SRAM 억세스 레이턴시와 거의 동일한 반면, MRAM(422)의 억세스 사이클 시간은 MRAM 억세스 레이턴시에다가 PRE 시간을 합한 시간이다. SRAM 성능과의 부합을 위하여, MRAM(422)의 PRE 시간은 숨겨질 필요가 있다.
MRAM(422)은 MRAM 억세스 시간에서 PRE 시간을 숨기기 위하여, 독출 데이터FIFO(427), 기입 데이터 버퍼(428) 그리고 기입 데이터 FIFO(429)를 포함한다. 2X 클럭 신호는 MRAM 셀 어레이(425), 독출 데이터 FIFO(427)의 데이터 입력 터미널, 그리고 기입 데이터 FIFO(429)의 데이터 출력 터미널을 클럭킹하기 위하여 사용된다. 1X 클럭 신호는 독출 데이터 FIFO(427)의 데이터 출력 터미널과 기입 데이터 버퍼(428)의 데이터 입력 터미널을 클럭킹하기 위하여 사용된다.
MRAM 셀 어레이(425)에서 독출되는 데이터는 독출 데이터 FIFO(427)를 통하여 CPU 버스(421)로 전송된다. 독출 데이터 FIFO(427)로 독출된 데이터는 2X 클럭 신호 주파수로 독출된 것이고, CPU 버스(421)로 독출되는 데이터는 1X 클럭 신호 주파수로 독출된 것이다. 독출 데이터 FIFO(427)는 클럭 재동기(clock resynchronization)를 수행한다.
반대로, MRAM 셀 어레이(425)로 기입되는 데이터는 CPU 버스(421)로부터 기입 데이터 버퍼(428)와 기입 데이터 FIFO(429)를 통하여 전달된다. 기입 데이터 버퍼(428)로 전달되는 데이터는 1X 클럭 신호 주파수로 전달된 것이고, 기입 데이터 FIFO(429)로 전달되는 데이터는 2X 클럭 신호 주파수로 전달된 것이다.
도 43은 도 42의 MRAM 동작을 설명하는 타이밍 다이어그램이다.
도 43을 참조하면, 어드레스 스트로브 신호가 로우로 발생된 후, RAS 및 CAS 오퍼레이션들이 초기화된다. 어드레스 스트로브 신호 발생 후 2 상승 클럭 에지에서 RAS 및 CAS 오퍼레이션들이 완료되고, MRAM 셀 어레이(425)에서 2X 클럭 신호에 동기되는 버스트 독출 동작이 수행된다. MRAM 셀 어레이(425)에서 독출된 버스트 데이터는 2X 클럭 신호에 의해 독출 데이터 FIFO(427)에 클럭킹된다. 독출 데이터 FIFO(427)에서 출력되는 독출 버스트 데이터는 1X 클럭 신호에 의해 CPU 버스(204)로 전송된다. 버스트 데이터 독출 후, MRAM(422)은 다음 오퍼레이션을 준비하는 프리차아지 동작을 수행할 수 있다.
독출 버스트 데이터가 2X클럭 신호에 의해 독출 데이터 FIFO(427)에 기입되기 때문에, 독출 데이터 FIFO(427)의 데이터가 1X 클럭 신호에 의해 CPU 버스(204)로 전송 완료 전에 프리차아지 동작을 수행할 시간이 남는다. 이에 따라, MRAM(422)의 프리차아지 시간은 CPU 버스(204)에 숨겨질 수 있다.
도 44는 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 44를 참조하면, MRAM(440)은 MRAM 셀 어레이(441), 클럭 버퍼(442), DLL 회로(444) 그리고 다수개의 DQ 버퍼들(446)을 포함한다. 클럭 버퍼(442)는 외부 클럭 신호(CK)를 수신하고 버퍼링한 내부 클럭 신호(PCLK)를 DLL 회로(444)로 전달한다. 클럭 버퍼(442)는 내부 클럭 신호(PCLK)와 연결되는 회로 블락들의 부하를 고려하여, 내부 클럭 신호(PCLK)의 적합한 구동 능력을 제공하는 클럭 드라이버를 더 포함할 수 있다.
내부 클럭 신호(PCLK)는 클럭 버퍼(442)에 의해 외부 클럭 신호(CK)로부터 지연되어 발생되기 때문에, 외부 클럭 신호(CK)와 내부 클럭 신호(PCLK) 사이에는 위상차가 필연적으로 발생된다. 이러한 위상차로 인하여, 외부 클럭 신호(CK)의 인가시, MRAM(440) 내부의 동작은 위상차만큼 늦게 동작하게 된다.
DLL 회로(444)는 외부 클럭 신호(CK)와 내부 클럭 신호(PCLK) 사이의 스큐를 최소화하여, 외부 클럭 신호(CK)와 내부 클럭 신호(PCLK)가 동일한 위상을 가지는, 즉 외부 클럭 신호(CK)와 내부 클럭 신호(PCLK)가 완전히 동기되는 DLL 클럭 신호(DLL_CLK)를 발생한다. DLL 클럭 신호(DLL_CLK)는 MRAM 셀 어레이(441)에서 독출되는 데이터들을 래치하는 DQ 버퍼들(446)로 제공된다. DQ 버퍼(446) 각각은 DLL 클럭 신호(DLL_CLK)에 응답하여 해당되는 독출 데이터를 래치하여 DQ 패드(DQ<n:0>)로 출력한다.
도 45는 도 44의 DLL 회로 동작을 설명하는 도면이다.
도 45를 참조하면, DLL 회로(444)가 동작하지 않는 경우와 DLL 회로(444)가 동작하는 경우를 개략적으로 설명한다. DLL 회로(444)가 동작하지 않는 경우, 독출 명령(READ)에 동기되는 외부 클럭 신호(CK)의 상승 에지로부터 불규칙적인 지연 시간 후에 DQ 패드로 독출되는 데이터들을 보여준다. 이는 신호 라인 부하, 전원 전압과 온도 변화 등에 따라 독출 데이터들이 불규칙적으로 지연되어 출력되기 때문으로, 유효 데이터 윈도우가 감소하는 문제점이 발생된다.
DLL 회로(444)가 동작하는 경우, 독출 명령(READ)에 동기되는 외부 클럭 신호(CK)의 상승 에지로부터 일정 지연 시간 후에 DQ 패드로 독출되는 데이터들을 보여준다. DLL 회로(444)에 의해 신호 라인 부하, 전원 전압과 온도 변화 등이 보상되어 외부 클럭 신호(CK)와 동기되는 DLL 클럭 신호(DLL_CLK)를 발생되기 때문에, DLL 클럭 신호(DLL_CLK)에 응답하여 래치되는 독출 데이터의 유효 데이터 윈도우는 넓어질 수 있다.
도 46은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 46을 참조하면, DLL 회로(444a)는 도 44의 MRAM(440) 내 DLL 회로(444)로 동작되는 디지털 DLL 회로로 구성된다. 디지털 DLL 회로(444a)는 메인 지연부(MDC), 제1 단위 지연부들(FID1~FIDn), 위상 지연 검출부들(DDC2~DDCn), 스위치들(SWC1~SWCn), 제2 단위 지연부들(BUD1~BUDn), 내부 지연부(ID) 그리고 바이패스부(BP)를 포함한다.
내부 클럭 신호(PCLK)는 메인 지연부(MDC)와 다수개의 위상 지연 검출부들(DDC2~DDCn) 그리고 제2 동기 지연 라인으로 연결된다. 메인 지연부(MDC)에서 출력되는 D1 클럭은 제1 단위 지연부들(FID1~FIDn)이 직렬 연결되는 제1 동기 지연 라인에 연결된다. 제1 단위 지연부들(FID1~FIDn)은 D1 클럭을 각각 지연한 D2~Dn 클럭들을 출력한다. 제2 동기 지연 라인은 제1 단위 지연부들(FID1~FIDn)과 동일한 지연 시간을 갖는 다수의 제2 단위 지연부들(BUD1~BUDn)이 직렬 연결되어 구성된다. 제2 단위 지연부들(BUD1~BUDn) 사이에는 인에이블 신호(F1~Fn)에 응답하여 내부 클럭 신호(PCLK) 또는 소정의 단위 시간만큼 지연된 D2'~Dn'클럭 신호들 중 하나를 선택하여 내부 클럭 신호(PCLK)로 공급하는 스위치들(SWC1~SWCn)이 연결된다.
내부 클럭 신호(PCLK)는 메인 지연부(MDC)에 의해 소정 시간 지연되어 D1 클럭을 발생한다. 내부 클럭 신호(PCLK)은 제2 동기 지연 라인 내의 직렬 연결된 제2 단위 지연부들(BUD1~BUDn)에 의해 순차 지연되어 각각의 출력 노드로부터 지연된 D2'~Dn' 클럭들이 출력된다. D2'~Dn' 클럭들은 메인 지연부(MDC)의 출력인 D1 클럭 보다 앞선 출력이다. D2'~Dn'클럭들 각각의 출력 노드과 내부 클럭 신호(PCLK) 사이에 연결되는 스위치들(SWC1~SWCn)이 인에이블 신호(F1~Fn)에 의해 온(on) 스위칭되지 않는 한 패싱하지 못하므로, 내부 클럭 신호(PCLK)로서 발생되지 않는다.
메인 지연부(MDC)에서 출력되는 D1 클럭은 제1 동기 지연 라인 내 직렬 연결되는 제1 단위 지연부(FID1~FIDn)에 의해 순차 지연되어 D2~D14 클럭으로서 나타난다. 제1 단위 지연부(FID1~FIDn)에서 출력되는 D2~Dn 클럭들은 위상 지연 검출부들(DCC2~DCCn)의 전송 스위치(S1)에 공급된다. 전송 스위치(S1)는 내부 클럭 신호(PCLK)와 내부 클럭 신호(PCLK)를 반전하는 인버터(INT)의 출력 노드에 응답하여 스위칭되는 전송 게이트로 구성된다.
위상 지연 검출부들(DDC2~DDCn)은, D2~Dn 클럭들과 각각 위치하고 있는 전단의 위상 지연 검출부의 캐리 출력 단자(Ti+1)를 입력하고 위상 비교하여, 해당 위상 지연 검출부들(DDC2~DDCn)의 캐리 출력 단자(Ti+1)로 출력한다. 위상 지연 검출부들(DDC2~DDCn)은 전송 스위치들(S1, S2), 동작 차단부(PS2~PSn), 래치부들(I1, I2, I3, I4), 낸드 게이트들(N1, N2) 그리고 인버터(I6)를 포함한다.
위상 지연 검출부들(DCC2~DCCn) 내 전송 스위치(S1)의 출력 노드는 동작 차단부(PS2, PS3, PS4)의 일측 입력에 연결되고, 동작 차단부(PS2, PS3, PS4)의 출력은 제1 래치(I1, I2)의 입력 노드에 연결된다. 내부 클럭 신호(PCLK)이 논리 하이일 때, S1 전송 스위치가 턴온되어 제1 단위 지연부(FID1~FIDn)의 출력인 D2~D14 클럭들이 동작 차단부(PS2, PS3, PS4)의 일측 입력으로 인가된다. 위상 동기가 일치하지 않은 경우, 동작 차단부(PS2, PS3, PS4)의 타측 입력으로 논리 하이가 입력된다. 동작 차단부(PS2, PS3, PS4)는 그 일측으로 인가되는 D2~D14 클럭들의 위상을 반전하여 출력한다. 이 때, 동작 차단부(PS2, PS3, PS4)는 위상 반전용 전송 스위치로 동작한다.
동작 차단부(PS2~PSn)는 위상 지연 검출부(DDC2~DDCn)의 내부 동작을 차단하여 전력 세이빙하는 역할을 하는 낸드 게이트로 구성된다. 동작 차단부(PS2~PSn)의 일측 입력은 S1 전송 스위치와 연결되고, 타측 입력은 각각 위치하고 있는 전단의 위상 지연 검출기의 캐리 출력 단자(Ti)에 연결된다.
예컨대, PS3 동작 차단부의 경우, 2번째에 위치하는 DDC2 위상 지연 검출기의 캐리 출력 단자(T3)의 출력을 낸드 게이트의 타측으로 입력한다. PS2 동작 차단부의 출력은 제1 래치(I1, I2)의 입력으로 제공된다. DDC2 위상 지연 검출부에서 두 신호의 위상이 서로 동기된 경우, DDC2의 캐리 출력 단자(T3)는 로직 로우로 출력된다. PS3 동작 차단부는 낸드 게이트의 일측 입력의 논리 상태에 상관없이 논리 하이로 고정되고, 제1 래치(I1, I2)의 입력은 논리 하이로 고정된다. 입력이 논리 하이로 고정된 제1 래치(I1, I2)는 고유한 래치 동작을 수행하지 못하고 결국 디세이블되어, 소속된 DDC3 위상 지연 검출부의 동작을 차단시킨다. 이에 따라, 위상이 동기된 DDC2 위상 지연 검출부의 후단에 설치된 위상 지연 검출부들(DDC3~DDCn)의 내부 동작이 모두 차단되어 전류를 소모하지 않으므로 전력 세이빙이 달성된다.
제1 래치(I1, I2)는 동작 차단부(PS2, PS3, PS4)에서 출력되는 반전된 D2~D14 클럭들을 S2 전송 스위치가 턴온될 때까지 래치한다. S2 전송 스위치는 제1 래치(I1, I2)의 출력 노드에 그 입력이 연결되고, 내부 클럭 신호(PCLK)가 논리 로우일 때 턴온 상태로 스위칭한다. S2 전송 스위치의 출력은 제2 래치(I3, I5)에 의해 래치된다. 제2 래치(I3, I4)의 출력 노드(Li)는 캐리 발생부(N1, N2, I6)로 제공된다.
캐리 발생부(N1, N2, I6)는 캐리 입력 단자(Ti)가 논리 하이이고, 제2 래치(I3, I4)의 출력 노드(Li)가 논리 로우일 때만 출력 노드(Fi)로 출력되는 인에이블 신호를 활성화시킴과 동시에 캐리 출력 신호(Ti+1)를 디세이블시킨다. 예컨대, T3 캐리 입력 단자가 논리 하이이고 L3 노드가 논리 로우이면, N2 낸드 게이트의 출력(F3)은 논리 로우가 된다. F3 노드가 논리 로우로 인에이블이면, SWC3 스위치가 턴온되고, T4 캐리 출력 단자가 논리 로우가 되어 디세이블 상태가 된다. 이는 F3 노드로 출력되는 인에이블 신호가 활성화된 경우로서, D3 지연 클럭과 내부 클럭 신호(PCLK) 사이에는 위상 지연차가 없이 동기된 상태를 의미한다.
바이패스부(BP)는 제1 및 제2 동기 지연 라인의 맨끝까지 동기가 맞지 않을 경우, DDCn 위상 지연 검출부의 캐리 출력을 받아 내부 클럭 신호(PCLK)를 DLL 클럭 신호(DLL_CLK)로 바이패스시킨다. 바이패스부(BP)에 의해 지연 라인들의 지연 시간보다 내부 클럭 신호(PCLK)의 주기가 더 큰 상태로 인가되면, 내부 클럭 신호(PCLK)는 SWC1 스위치의 동작에 의해 DLL 클럭 신호(DLL_CLK)로 바이패스된다. 내부 지연부(ID)는 DLL 클럭 신호(DLL_CLK)의 레벨과 출력 시점을 보다 정확하게 하기 위하여 최종단에 설치된다.
도 47은 도 46의 DLL 회로의 동작을 설명하는 타이밍 다이어그램이다.
도 47을 참조하면, 예컨대, 제1 동기 지연 라인의 D12 지연 클럭이 내부 클럭 신호(PCLK)와 위상이 일치하는 경우에 있어서, 제2 래치의 출력단(L12)는 논리 로우로 출력되고, T13 캐리 출력 단자는 논리 로우로 디세이블되고, F12는 논리 로우로 인에이블된다. 이에 따라, 제2 동기 지연 라인의 D12' 지연 클럭이 해당 스위치를 통과하여 DLL 클럭 신호(DLL_CLK)로서 출력된다.
T13 캐리 출력 단자가 논리 로우로 디세이블되면, 제2 래치의 L13 출력단부터 이후의 L14, …, Ln 출력단은 동작 차단부(PS13~PSn)의 작용에 의해 논리 로우로 천이되지 않는다. L12 출력단을 가지는 제2 래치가 속하는 위상 지연 검출부의 캐리 출력 단자(T13)에는 위상 일치에 따라 논리 로우가 출력되므로, 논리 로우의 T13 캐리 출력 단자는 L13 출력 단을 가지는 위상 지연 검출부의 동작 차단부의 입력으로 인가되어, 제1 래치의 입력은 로직 하이로 고정된다.
입력이 논리 하이로 고정된 제1 래치의 출력은 논리 로우가 되고, 이에 따라 제2 래치의 L13 출력은 논리 하이로 나타난다. 즉, 제1 및 제2 래치는 클럭 신호를 래치하는 동작을 수행하지 못하고 디세이블 상태이므로, 소속된 위상 지연 검출부의 동작을 차단한다. 화살표(EFF1, EFF2)로 표시된 바와 같이, 전력 세이빙 효과를 얻는다.
도 48은 본 발명의 다양한 실시예에 따른 MRAM에 포함되는 DLL 회로를 설명하는 도면이다.
도 48을 참조하면, DLL 회로(444b)는 도 44의 MRAM(440) 내 DLL 회로(444)로 동작하는 아날로그 DLL 회로로 구성된다. 아날로그 DLL 회로(444b)는 위상 검출부(482), 아날로그 지연 라인(484), 보상 지연 회로(486), 차아지 펌프(488) 그리고 아날로그 루프 필터(489)를 포함한다.
위상 검출부(482)는 내부 클럭 신호(PCLK)와 피이드백 클럭 신호(FBK)의 위상 차이를 비교한다. 차아지 펌프(488)는 위상 검출부(482)의 비교 결과에 응답하여 전압 제어 신호(VCON)를 발생한다. 아날로그 지연 라인(484)은 내부 클럭 신호(PCLK)를 입력하고, 전압 제어 신호(VCON)에 응답하여 DLL 클럭 신호(DLL_CLK)를 출력하는 다수개의 지연 소자들을 포함한다. 보상 지연 회로(486)는 DLL 클럭 신호(DLL_CLK)를 입력하고, MRAM 셀 어레이(441, 도 44)의 독출 데이터가 전달되는 라인 경로 상의 부하를 보상하여 피이드백 클럭 신호(FBK)를 출력한다.
위상 검출부(482)는 데드 존(dead zone) 없이 구현된다. 아날로그 지연 라인(484)는 최소의 지터를 제공하는 다수개의 지연 소자들(483)을 포함한다. 아날로그 DLL 회로(444b)는 루프 필터(489) 내 커패시터에 위상 차이, 즉 위상 에러를 집적한다. 위상 에러가 커패시터에 집적되고 위상 검출부(482)는 데드 존을 갖지 않기 때문에, 아날로그 DLL 회로(444b)는 낮은 클럭 지터와 정교한 레졸루션을 제공한다.
DLL 클럭 신호(DLL_CLK)의 지터를 줄이기 위하여, 아날로그 DLL 회로(444b)의 밴드위스를 줄일 수 있다. 밴드위스는 루프 필터(489)의 커패시턴스를 크게 하고 차아지 펌프(489)의 전류를 작게 함으로써 줄일 수 있다. 줄어든 밴드위스(미세 조정)에서, 내부 클럭 신호(PCLK)와 피이드백 클럭 신호(FBK)가 제로 위상 에러일 때, 위상 검출부(482)의 모든 업/다운 사이클은 작은 양으로 또는 전혀 DLL 클럭 신호(DLL_CLK)를 조정한다. 거친 조정에서, 아날로그 DLL 회로(444b)의 밴드위스는 커패시커 사이즈를 줄이고 차아지 펌프 전류를 크게 함으로써 넓힐 수 있다. 넓은 밴드위스에서, 위상 검출부(482)의 모든 업/다운 사이클은 미세 조정때보다 큰 양으로 DLL 클럭 신호(DLL_CLK)의 위상을 조정할 수 있다.
도 49는 도 48의 아날로그 지연 라인 내 지연 소자를 설명하는 도면이다.
도 49를 참조하면, 지연 소자(483)는 제1 및 제2 증폭기(491, 492)와 제1 및 제2 지연 셀(493, 494)을 포함한다. 제1 및 제2 증폭부(491, 492)는 CMOS 차동 증폭기로 구현될 수 있다. 제1 증폭기(491)의 출력은 지연 소자(483)의 출력이 되고, DLL 클럭 신호(DLL_CLK)로 제공될 수 있다. 제2 증폭기(492)는 더미 증폭기로 사용된다. 제2 증폭기(492)는 인에이블 입력 신호가 접지 전압(VSS)에 연결되어 디세이블된다. 제2 증폭기(492)는 제1 증폭기(491)의 부하와 커플링을 정합시키기 위하여 사용된다.
제1 증폭기(491)의 인에이블 신호는 제어 로직 회로(495)와 연결된다. 제어 로직 회로(495)는 해당 지연 소자 이전의 지연 소자가 인에이블인지 여부를 나타내는 CURR 신호와 PD 파워 다운 신호에 응답하여 인에이블 신호를 발생한다.
제1 및 제2 지연 셀(493, 494)은 전압 제어 부하와 함께 병렬 다이오드 부하를 갖는PFET 차동 증폭기로 구현될 수 있다. 제1 지연 셀(493)은 내부 클럭 신호 쌍(PCLK, PCLKB)의 전압 레벨을 감지 증폭하여 출력 신호들(OUTM, OUTP)을 발생한다. 제1 지연 셀(493)의 출력 신호들은 제2 지연 셀(494)의 입력 신호 쌍(INP, INM)으로 제공된다. 제2 지연 셀(494)의 출력 신호들(OUTM, OUTP)은 해당 지연 소자 다음에 연결되는 지연 소자의 입력 신호 쌍으로 제공된다. 제1 및 제2 지연 셀(493, 494)은 PD 파워 다운 신호에 의해 디세이블되어 전류 소비를 줄일 수 있다.
도 50은 본 발명의 다양한 실시예에 따른 MRAM을 설명하는 도면이다.
도 50을 참조하면, MRAM(502)은 어드레스 버스(ADDR), 데이터 버스(DATA) 그리고 콘트롤 버스(CONT)를 통하여 메모리 콘트롤러(501)와 연결된다. 외부 클럭 신호(CK)는 MRAM(502)과 메모리 콘트롤러(501)로 인가된다. ADDR, DATA, 그리고 CONT 버스들 상의 데이터 전송은, 수신하는 장치에서 전송 데이터를 성공적으로 캡쳐하기 위하여, CK 신호의 에지들에 대해 상대적으로 적합한 타이밍에서 일어난다.
데이터 버스(DATA)는 데이터 스트로브 신호(DQS)를 포함한다. DQS 신호는 MRAM(502)이 DQ0~DQN 독출 데이터 워드와 함께 데이터 버스(DATA)로 인가하고, 메모리 콘트롤러(501)는 독출 데이터 워드를 성공적으로 캠쳐하기 위하여 DQS 신호를 사용한다. 기입 동작에서, 메모리 콘트롤러(501)는 DQ0~DQN 기입 데이터 워드와 함께 DQS 신호를 데이터 버스(DATA)로 인가하고, MRAM(502)은 기입 데이터를 성공적으로 캡쳐하기 위하여 DQS 신호를 사용한다.
MRAM(502)은 메모리 콘트롤러(501)로부터 어드레스 버스(ADDR)를 통하여 어드레스 비트들을 수신하고 디코딩하여, 디코딩된 어드레스 신호들을MRAM 셀 어레이(506)로 인가하는 어드레스 디코더(505)를 포함한다. MRAM 셀 어레이(502)에는 데이터 비트를 저장하는STT-MRAM 셀들이 행들 및 열들로 배열된다. 각각의 STT-MRAM 셀에 저장된 데이터는 디코딩된 어드레스 신호에 응답하여 억세스되고, 독출/기입 회로(504)로/로부터 전달된다.
MRAM(502)는 외부 콘트롤 버스(CONT)로 인가되는 복수개의 제어 신호들을 수신하는 제어 로직(507)을 포함한다. 제어 신호들에 응답하여, 제어 로직(507)은 MRAM(502) 동작 중에 어드레스 디코더(505), MRAM 셀 어레이(506), 그리고 독출/기입 회로(504)의 동작과 타이밍을 제어하기 위한 복수개의 제어 및 타이밍 신호들을 발생한다. 제어 로직(507)은 MRAM(502)의 복수개 동작 옵션들을 제공하는 모드 레지스터(MRS)를 포함할 수 있다. 모드 레지스터(MRS)는 MRAM(502)의 다양한 기능들, 특성들 그리고 모드들을 프로그램할 수 있다.
MRAM(502)는 독출 데이터 전송 동작 동안 데이터 마스킹 핀(503)을 통하여 데이터 반전 정보를 메모리 콘트롤러(501)로 전달한다. MRAM(502)은, 연속적인 독출 데이터 워드들 사이의 비트 스위칭을 최소화하기 위하여, 트루(true) 또는 반전된 DQ0~DQN 독출 데이터 워드를 데이터 버스(DATA)로 선택적으로 출력하고, 반전 데이터가 출력될 때 데이터 마스킹 핀(503) 상의 데이터 버스 반전 신호(DBI)를 활성화시킨다.
MRAM(502)은 DQ0~DQN 데이터 워드들을 외부 데이터 버스(DAT)로 전송하고 메모리 콘트롤러(501)로부터 DQ0~DQN 데이터 워드들을 수신하는 독출/기입 회로(504)를 포함한다. 기입 동작에서, 메모리 콘트롤러(501)는 DQ0~DQN 기입 데이터 워드들과 DQS 신호를 데이터 버스(DATA)로 인가하고, 독출/기입 회로(504)는 DQS 신호의 상승/하강 에지들에 응답하여 기입 데이터 워드들을 저장한다. 독출 동작에서, 독출/기입 회로(504)는 DQ0~DQN 독출 데이터 워드들과 DQS 신호를 데이터 버스(DATA)로 인가하고, 메모리 콘트롤러(501)는 DQS 신호의 상승/하강 에지들에 응답하여 독출 데이터 워드들을 저장한다. 독출/기입 회로(504)는 MRAM(502)의 데이터 마스킹 핀(503)으로 인가되는 데이터 마스킹 신호(DM)를 수신하고, 기입 동작시 데이터 마스킹 신호에 응답하여 DQ0~DQN 기입 데이터 워드들을 마스킹한다.
도 51 및 도 52는 도 50의 독출/기입 회로의 동작을 설명하는 도면이다.
도 51은 로직 로우의 데이터 패턴을 최소로 하는 DC 타입의 데이터 버스 반전 방식을 설명하고, 도 52는 이전 데이터 패턴과의 변화를 최소로 하는 AC 타입의 데이터 반전 방식을 설명한다.
도 51을 참조하면, 예컨대, MRAM 셀 어레이(506)에서 독출되는 내부 DQ0~DQ7 독출 데이터 워드(IDW<0:7>)가 "00000000" 인 경우, 독출/기입 회로(504)는 내부 독출 데이터 워드(IDW<0:7>)의 로직 로우 데이터 비트 수를 카운트하여 반 이상일 때 반전된 내부 독출 데이터 워드(IDW<0:7>) "11111111"을 데이터 버스(DATA)로 출력한다. 이 때, DBI 신호는 로직 "1"로 활성화된다.
내부 DQ0~DQ7 독출 데이터 워드(IDW<0:7>)가 "11100110" 인 경우, 독출/기입 회로(504)는 카운트된 로직 로우 데이터 비트 수가 반 이하이므로 트루 내부 독출 데이터 워드(IDW<0:7>) "11100110"을 데이터 버스(DATA)로 출력한다. 이 때, DBI 신호는 로직 "0"으로 비활성화된다. 내부 DQ0~DQ7 독출 데이터 워드(IDW<0:7>)가 "00001100" 인 경우, 독출/기입 회로(504)는 반전된 내부 독출 데이터 워드(IDW<0:7>) "11110011"을 데이터 버스(DATA)로 출력하고, DBI 신호를 로직 "1"로 활성화시킨다. 내부 DQ0~DQ7 독출 데이터 워드(IDW<0:7>)가 "11111110" 인 경우, 독출/기입 회로(504)는 트루 내부 독출 데이터 워드(IDW<0:7>) "11111110"을 데이터 버스(DATA)로 출력하고, DBI 신호를 로직 "0"으로 비활성화시킨다.
도 52를 참조하면, 예컨대, MRAM 셀 어레이(506)에서 독출되는 현재 DQ0~DQ7 독출 데이터 워드(CDW<0:7>) "00000000"가 데이터 버스(DATA)로 출력되고, DBI 신호는 로직 "0"으로 비활성화되었다고 가정하자. 이 후, 현재 DQ0~DQ7 독출 데이터 워드(CDW<0:7>)가 "11100110"으로 독출되는 경우, 독출/기입 회로(504)는, 데이터 버스(DATA) 상의 이전 DQ0~DQ7 데이터 패턴 "00000000"과 비교하여 패턴 변화를 최소로 하기 위하여, 현재 DQ0~DQ7 독출 데이터 워드(CDW<0:7>)를 반전시켜 "00011001"을 데이터 버스(DATA)로 출력한다. 이 때, DBI 신호는 로직 "1"로 활성화된다.
다음 현재 DQ0~DQ7 독출 데이터 워드(CDW<0:7>)가 "00001100"으로 독출되는 경우, 독출/기입 회로(504)는, 데이터 버스(DATA) 상의 이전 DQ0~DQ7 데이터 패턴 "00011001"과 비교 결과, 최소의 패턴 변화인 현재 DQ0~DQ7 독출 데이터 워드(CDW<0:7>) 그대로 "00001100"을 데이터 버스(DATA)로 출력하고, DBI 신호를 로직 "0"으로 비활성화시킨다. 이어서, 다음 현재 DQ0~DQ7 독출 데이터 워드(CDW<0:7>)가 "11111110"으로 독출되는 경우, 독출/기입 회로(504)는, 데이터 버스(DATA) 상의 이전 DQ0~DQ7 데이터 패턴 "00001100"과 비교 결과, 최소의 패턴 변화인 반전된 현재 DQ0~DQ7 독출 데이터 워드(CDW<0:7>) "00000001"을 데이터 버스(DATA)로 출력하고, DBI 신호를 로직 "1"로 활성화시킨다.
도 53은 도 50의 제어 로직에 포함되는 모드 레지스터를 설명하는 도면이다.
도 53의 모드 레지스터는, MRAM(502)의 다양한 기능들(functions), 특성들(features) 그리고 모드들(modes)을 프로그램하는 다수개의 모드 레지스터들 중 MR5 모드 레지스터를 설명한다.
도 53을 참조하면, MR5 모드 레지스터에 셋팅될 수 있는 동작의 다른 모드들과 모드들 각각의 비트 할당을 설명한다. MR5 모드 레지스터는 BG0, BA1:BA0에 대해 "101" 비트 값에 의해 선택된다. MR5 모드 레지스터는 MRAM(502)의 C/A 패리티 기능, CRC 에러 상태, C/A 패리티 에러 상태, ODT 입력 버퍼 파워 다운 기능, 데이터 마스크 기능, 기입 DBI 기능, 독출 DBI 기능을 제어하기 위한 데이터를 저장한다.
3 비트 A2:A0는 MRAM(502)의 C/A 패리티("PL") 기능을 제공하기 위하여 사용된다. C/A 패리티는 커맨드 신호와 어드레스 신호 상의 패리티 계산을 지원한다. C/A 패리티 비트들의 디폴트 상태는 디세이블되어 있다. C/A 패리티는 C/A 패리티 레이턴시에 "0"이 아닌 값(non-zero value)을 프로그램함으로써 인에이블되고, 이 때 MRAM(502)은 커맨드 수행 전에 패리티 에러가 없었음을 확인한다. C/A 패리티 레이턴시가 인에이블되어 모든 커맨드들에 인가될 때, 그 명령을 수행하기 위한 추가적인 지연이 프로그램된다.
A2:A0 비트에 "000" 값이 프로그램되면, C/A 패리티는 디세이블 상태이다. A2:A0 비트에 "001" 값이 프로그램되면 C/A 패리티 레이턴시는 4 클럭 사이클로 셋팅된다. "010" 값이 프로그램되면 5 클럭 사이클이 셋팅되고, "011" 값이 프로그램되면 6 클럭 사이클이 셋팅되고, "100" 값이 프로그램되면 8 클럭 사이클이 셋팅된다. "101", "110", "111" 값은 미정이다.
1 비트 A3은 MRAM(502)의 CRC 에러("CRC") 상태를 알려주기 위하여 사용된다. CRC 에러 상태는 메모리 콘트롤러(501)로 하여금 MRAM(502)에서 발생된 에러가 CRC 에러 인지 어드레스/패리티 에러 인지를 구별할 수 있도록 지원한다. CRC 에러가 검출되면 A3 비트에 "1"이 프로그램되고, 아니면 "0"이 프로그램된다.
1 비트 A4는 MRAM(502)의 C/A 패리티 에러("PE") 상태를 알려주기 위하여 사용된다. 패리티 에러 상태는 메모리 콘트롤러(501)로 하여금 MRAM(502)에서 발생된 에러가 CRC 에러 인지 어드레스/패리티 에러 인지를 구별할 수 있도록 지원한다. 패리티 에러가 검출되면 A4 비트에 "1"이 프로그램되고, 아니면 "0"이 프로그램된다.
1 비트 A5 비트는 MRAM(502)의 ODT 입력 버퍼 파워 다운("ODT") 기능을 제어하기 위하여 사용된다. A5 비트에 "0" 값이 프로그램되면 ODT 입력 버퍼의 파워 다운은 디세이블로 셋팅되고, "1" 값이 프로그램되면 인에이블로 셋팅된다.
3 비트 A8:A6은 MRAM(502)의 ODT 파크 터미네이션("RTT_PARK") 특성을 제어하기 위하여 사용된다. 파크 터미네이션은 커맨드가 없는 하이-Z 상태에서 미리 정해질 수 있다. 파크 터미네이션은 ODT 핀이 "로우"일 때 온된다.
A8:A6 비트에 "000" 값이 프로그램되면, 파크 터미네이션은 디세이블된다. A8:A6 비트에 "001" 값이 프로그램되면, 파크 터미네이션 값은 RZQ/4로 설정된다. "010" 값이 프로그램되면 RZQ/2로 설정되고, "011" 값이 프로그램되면 RZQ/6으로 설정되고, "100" 값이 프로그램되면 RZQ/1로 설정되고, "101" 값이 프로그램되면 RZQ/5로 설정되고, "110" 값이 프로그램되면 RZQ/3으로 설정되고, "111" 값이 프로그램되면 RZQ/7로 설정된다. RZQ는 예컨대, 240Ω으로 설정될 수 있다.
1 비트 A10은 MRAM(502)의 데이터 마스크("DM") 기능을 제공하기 위하여 사용된다. MRAM(502)은 데이터 마스크(DM) 기능과 데이터 버스 반전(Data Bus Inversion: DBI) 기능을 지원한다. MRAM(502)의 기입 동작에서, DM 또는 DBI 기능 어느 하나는 인에이블될 수 있으나, 둘 다는 동시에 인에이블될 수 없다. 만약, DM 및 DBI 기능들 둘 다 디세이블되면, MRAM(502)은 입력 리시버를 턴-오프시킨다. MRAM(502)의 독출 동작에서는 DBI 기능만이 제공된다. TDQS 기능이 인에이블되면, DM 및 DBI 기능들은 지원되지 않는다. 모드 레지스터에서 제공되는 DM, DBI 및 TDQS의 기능은 도 54와 같이 정리된다.
A10 비트에 "0" 값이 프로그램되면, DM 기능은 디세이블된다. A10 비트에 "1" 값이 프로그램되면, DM 기능은 인에이블된다. MRAM(502)의 기입 동작에서, DM 기능이 인에이블되면 MRAM(502)은 DQ 입력들으로 수신된 기입 데이터를 마스킹한다.
1 비트 A11은 MRAM(502)의 기입 DBI 기능을 제공하기 위하여 사용된다. DBI 기능은 MRAM(502)의 전력 소모를 줄이기 위하여 지원된다. MRAM(502)의 전송선이 전원 전압(Vdd)으로 터미네이션(termination)되어 있는 경우, 하이 레벨의 신호에 비해 로우 레벨의 신호를 전송하는 데에 더 많은 전류가 소모된다. 전송 데이터 중에서 로우 레벨의 비트 수가 하이 레벨의 비트 수보다 많은 경우, 전송 데이터를 반전하여, 로우 레벨의 비트 수가 전송 데이터의 전체 비트 수의 절반 이하가 되도록 하여 전송할 수 있다. 이때, 전송 데이터를 반전했다는 신호를 추가로 전송할 수 있다.
기입 DBI 기능이 인에이블되면, MRAM(502)은 DQ 입력들로 수신된 기입 데이터를 반전시킨다. A11 비트에 "0" 값이 프로그램되면, 기입 DBI 기능은 디세이블된다. A11 비트에 "1" 값이 프로그램되면, 기입 DBI 기능은 인에이블된다.
1 비트 A12는 MRAM(502)의 독출 DBI 기능을 제공하기 위하여 사용된다. 독출 DBI 기능이 인에이블되면, MRAM(502)은 DQ 출력들로 전송된 독출 데이터를 반전시킨다. A12 비트에 "0" 값이 프로그램되면, 독출 DBI 기능은 디세이블된다. A12 비트에 "1" 값이 프로그램되면, 독출 DBI 기능은 인에이블된다.
MR5 모드 레지스터의BG1, A13, A9 비트들은 RFU로, 모드 레지스터 셋팅 동안 "0"으로 프로그램된다.
도 55는 본 발명의 다양한 실시예에 따른 MRAM을 설명하는 도면이다.
도 55를 참조하면, MRAM(550)은 하나의 데이터 입출력 핀(DQ)으로 4 비트 프리패치 스킴을 구현하는 예를 설명한다. MRAM(550)은 외부와의 통신을 위하여 필요한 수의 DQ 핀들을 더 포함할 수 있다. STT_MRAM 셀 어레이를 포함하는 코어 블락(551)은 외부 클럭의 동작 주파수보다 상대적으로 느리다. 외부 클럭과 동기된 데이터를 출력하기 위하여, 한번의 억세스에 의해 MRAM 코어 블락(551)으로부터 4개의 내부 I/O 드라이버들(IOSA, 552)로 4개의 내부 I/O 데이터를 동시에 출력한다.
MRAM(550)은 내부 I/O 데이터 전송을 제어하기 위하여 데이터 비교부(553)와 제1 및 제2 데이터 반전부(554, 555)를 포함한다. 데이터 비교부(553)는 IOSA(552)로 제공되는 현재 데이터의 상태와 이전 데이터 상태를 비교하고, 위상 천이된 데이터 비율이 미리 정해진(preset) 비율보다 클 경우, 반전 플래그(IVF)를 발생한다. 즉, 데이터 비교부(553)는 이전에 출력된 (n-1)번째 데이터를 일시적으로 저장하고, (n-1)번째 데이터와 현재 출력되는 n번째 데이터를 비교한다. 다른 상태, 달리 말하여, 다른 위상의 비트 수가 미리 정해진 비율보다 크면, 반전 플래그 신호(IVF)를 출력한다.
제1 데이터 반전부(554)는 반전 플래그 신호(IVF)가 활성화일 때 IOSA(552)로부터의 n번째 데이터의 위상을 반전시키고, 반전된 n번째 데이터를 글로벌 데이터 입출력 라인(GIO)으로 출력한다.
제2 데이터 반전부(555)는 반전 플래그 신호(IVF)가 활성화일 때 글로벌 데이터 입출력 라인(GIO)을 통하여 전송되는 반전된 n번째 데이터의 위상을 반전시켜, MRAM 코어 블락(551)에서 출력되는 n번째 데이터와 동일한 위상으로 파이프라인 레지스터(556)로 제공된다.
파이프라인 레지스터(556)은 MRAM 코어 블락(551)에서 4 비트 프리패치된 n 번째 데이터를 시리얼 데이터로 변환하여 I/O 드라이버(557)를 통해 DQ 핀으로 출력한다.
MRAM(550)은 제1 데이터 반전부(554)와 제2 데이터 반전부(555)를 MRAM의 기입 DBI 기능과 독출 DBI 기능을 제공하기 위하여 선택적으로 동작될 수 있다. MRAM(550)은 기입 DBI 기능을 제공하기 위하여, 제1 데이터 반전부(554)와 함께 기입 드라이버를 배치하고, 다수개의 DQ0~DQN 기입 데이터 중에서 로우 레벨의 비트 수가 하이 레벨의 비트 수보다 많은 경우, 기입 데이터를 반전하여, 로우 레벨의 비트 수가 기입 데이터의 전체 비트 수의 절반 이하가 되도록 하여 MRAM 코어 블락(551)에 기입한다. 이 때, 기입 데이터가 반전됐다는 플래그 신호를 추가로 발생한다.
MRAM(550)은 독출 DBI 기능을 제공하기 위하여, 제1 데이터 반전부(554) 또는 제2 데이터 반전부(555)를 이용하여, MRAM 코어 블락(551)에서 제공되는 독출 데이터 중에서 로우 레벨의 비트 수가 하이 레벨의 비트 수보다 많은 경우, 독출 데이터를 반전하여, 로우 레벨의 비트 수가 독출 데이터의 전체 비트 수의 절반 이하가 되도록 하여 DQ0~DQN 핀들로 출력한다. 이 때, 독출 데이터가 반전됐다는 플래그 신호를 추가로 발생한다.
도 56은 본 발명의 다양한 실시예에 따른 MRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 56을 참조하면, 메모리 시스템(560)은 DQ 버스를 통하여 메모리 콘트롤러(561)와 MRAM들(562, 563)이 연결되고, DQ버스의 액티브 터미네이션 제어를 설명한다. 메모리 컨트롤러(561)는 전원 전압(VDDQ)과 접지 전압(VSSQ) 사이에 터미네이션 저항들(RT1, RT2)과 스위치들(SW1, SW2)이 직렬로 연결된다. RT1 터미네이션 저항과 SW2 스위치 사이의 연결 노드(N1)는 데이타 버스(410a)에 연결된다. RT1, RT2터미네이션 저항들의 저항 값은 같거나 다를 수 있다.
메모리 컨트롤러(561)의 온-칩 액티브 터미네이션을 온/오프하기 위한 제어 신호(CON)는 메모리 컨트롤러(561) 내부적으로 발생될 수 있다. 즉, MRAM(562, 563)에서 데이타를 독출하는 구간 동안, 제어 신호(CON)에 의해 스위치들(SW1, SW2)이 턴온되어 RT1, RT2 터미네이션 저항들이 전원 전압(VDDQ) 또는 접지 전압(VSSQ)에 연결되는 상태가 된다. 또한, 메모리 콘트롤러(561)의 기입 동작 시에는 제어 신호(CON)에 의해 스위치들(SW1, SW2)이 오프되어 RT1, RT2 터미네이션 저항들은 전원 전압(VDDQ) 또는 접지 전압(VSSQ)에 연결되지 않는다.
MRAM(562)에서, 전원 전압(VDDQ)과 접지 전압(VSSQ) 사이에 터미네이션 저항들(RT3, RT4)과 스위치들(SW3, SW4)이 직렬로 연결된다. RT3 터미네이션 저항과 SW4 스위치 사이의 연결 노드(N2)는 DQ버스(565a)에 연결된다. MRAM(562)은 해당 칩 선택 신호에 응답하여 액티브 터미네이션을 제어하기 위한 제어 신호(CON1)를 발생시키는 터미네이션 제어부(566)를 포함한다. MRAM(563)의 구성은 MRAM(562)의 구성과 동일하며, DQ 버스(565b)와 DATA 버스(564a, 564b)를 통하여 메모리 콘트롤러(561)와 연결된다.
MRAM(562, 563) 각각은, 해당 칩 선택 신호가 인에이블되어 독출 또는 기입 동작이 수행되는 경우, 해당 MRAM(562, 563)의 RT3, RT4 터미네이션 저항이 오프되도록 제어 신호(CON1)를 발생시킨다. 반면, 기입 또는 독출 동작이 일어나지 않는 MRAM(562, 563)의 RT3, RT4 터미네이션 저항이 온 되도록 제어 신호(CON1)를 발생시킨다.
도 57은 본 발명의 다양한 실시예에 따른 MRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 57을 참조하면, 메모리 시스템(570)은 다이나믹 ODT 기능을 수행하는 MRAM들(572a, 572b)과 메모리 콘트롤러(571)를 포함한다. 메모리 콘트롤러(571)는 도 56의 메모리 콘트롤러(561)과 동일하게 구성되고, MRAM(572a, 572b)에서 데이타를 독출하는 구간 동안, RT1, RT2 터미네이션 저항들이 온 되고, 기입 동작 시에는 RT1, RT2 터미네이션 저항들이 오프 된다.
MRAM(572a, 572b) 각각은, STT-MRAM 셀들이 행들 및 열들로 배열되는 셀 어레이 및 코어 로직부(573)와, 메모리 콘트롤러(571)로부터 다수개의 커맨드와 클럭킹 신호들을 수신하는 커맨드 디코더(574)를 포함한다. 커맨드 디코더(574)는 MRAM(572a, 572b)의 복수개 동작 옵션들 중 다이나믹 터미네이션 특성을 제공하는 모드 레지스터(MRS)를 포함한다.
MRAM 셀 어레이 및 코어 로직부(573)로부터 제공되는 독출 데이터는 입출력 로직부(575)에 래치되고, 데이터 드라이버(576)를 통해 DQ 터미널로 출력된다. 메모리 콘트롤러(571)로부터 DQ 터미널로 전달되는 기입 데이터는 데이터 드라이버(576)를 통해 입출력 로직부(575)에 래치되고 MRAM 셀 어레이(573)에 기입된다.
MRAM(572a)의 DQ 터미널은 풀-업 저항부(578)와 풀-다운 저항부(579)에 연결된다. 풀-업 저항부(578)는 전원 전압(VDDQ)과 DQ 터미널 사이에 직렬 연결되는 스위치들(SWU1~SWU3)와 저항들(RU1~RU3)을 포함한다. 풀-다운 저항부(579)는 DQ 터미널과 접지 전압(VSSQ) 사이에 직렬 연결되는 스위치들(SWD1~SWD3)와 저항들(RD1~RD3)을 포함한다. RU1, RD1 저항은 RZQ 저항 값을 갖고, RU2, RD2 저항들은 RZQ/2 저항 값을 갖고, RU3, RD3 저항들은 RZQ/4 저항 값을 갖는다. RZQ는 예컨대, 240Ω으로 설정될 수 있다.
스위치들(SWU1~SWU3, SWD1~SWD3)은 터미네이션 제어부(577)에서 제공되는 제어 신호에 응답하여 선택적으로 온/오프된다. 터미네이션 제어부(577)는 모드 레지스터(MRS)에서 제공되는 다이나믹 터미네이션 정보에 응답하여 DQ 터미널의 터미네이션 저항 값이 RZQ, RZQ/2, RZQ/4 등으로 설정되거나 다이나믹 ODT 오프 되도록 설정할 수 있다.
도 58은 도 57의 제어 로직부에 포함되는 모드 레지스터를 설명하는 도면이다.
도 58의 모드 레지스터는, MRAM(572a)의 다양한 기능들(functions), 특성들(features) 그리고 모드들(modes)을 프로그램하는 다수개의 모드 레지스터들 중 MR2 모드 레지스터를 설명한다.
도 58을 참조하면, MR2 모드 레지스터에 셋팅될 수 있는 동작의 다른 모드들과 모드들 각각의 비트 할당을 설명한다. MR2 모드 레지스터는 카스 라이트 레이턴시, 다이나믹 터미네이션, 라이트 CRC를 제어하기 위한 데이터를 저장한다.
3 비트 A5:A3은 카스 라이트 레이턴시("CWL") 기능을 제공하기 위하여 사용된다. 카스 라이트 레이턴시는 내부 라이트 명령과 유효한 입력 데이터의 첫번째 비트 사이의 클럭 사이클 지연으로 정의된다. 전체 라이트 레이턴시(WL)는 어디티브 레이턴시(AL) + 카스 라이트 레이턴시(CWL)로 정의된다. 즉, WL=AL+CWL.
A5:A3 비트들에 "000" 값이 프로그램되면, 데이터 레이트 1600 MT/s 로 동작일 때 CWL 9를 셋팅한다. "001" 값이 프로그램되면 데이터 레이트 1867 MT/s 로 동작일 때 CWL 10을 셋팅한다. "010" 값이 프로그램되면 데이터 레이트 1600 또는 2133 MT/s 로 동작일 때 CWL 11을 셋팅한다. "011" 값이 프로그램되면 데이터 레이트 1867 또는 2400 MT/s 로 동작일 때 CWL 12를 셋팅한다. "100" 값이 프로그램되면 데이터 레이트 2133 MT/s 로 동작일 때 CWL 14를 셋팅한다. "101" 값이 프로그램되면 데이터 레이트 2400 MT/s 로 동작일 때 CWL 16을 셋팅한다. "110" 값이 프로그램되면 CWL 18을 셋팅한다. "111" 값은 미정이다.
2 비트 A10:A9에는 MRAM(12)의 다이나믹 터미네이션("RTT_WR") 특성을 제공하기 위하여 사용된다. MRAM(12)의 특정 어플리케이션에서, 데이터 버스 상의 신호 충실도(signal integrity)를 보다 강화하기 위하여 다이나믹 ODT가 제공될 수 있다. A10:A9 비트에 "00"값이 프로그램되면, 다이나믹 ODT off로 셋팅된다. "01" 값으로 프로그램되면 다이나믹 ODT는 RZQ/2로 셋팅되고, "10" 값으로 프로그램되면 RZQ/1로 셋팅되고, "11" 값으로 프로그램되면 하이 임피던스(Hi-Z)로 셋팅된다.
1 비트 A12는 MRAM(12)의 라이트 CRC(Cyclic Redundancy Check) 기능을 제공하기 위하여 사용된다. CRC 기능은, MRAM(12)과 메모리 컨트롤러(11) 사이에 전송되는 데이터의 손실을 방지하기 위해서, CRC 계산을 통해서 얻어지는 CRC 데이터를 함께 전송함으로써 오류를 검출할 수 있도록 하는 방법이다. MRAM(12)의 CRC 계산은, 예컨대 다항식(polynomial) x8+x2+x+19 를 사용할 수 있다. A12 비트가 "0"으로 프로그램되면, 라이트 CRC 계산은 디세이블된다. A12 비트가 "1"로 프로그램되면, 라이트 CRC 계산이 인에이블된다.
MR2 모드 레지스터의BG1, A13, A11, A8:A6, A2:A0 비트들은 RFU로, 모드 레지스터 셋팅 동안 "0"으로 프로그램된다.
MRAM(572a)에서, 다이나믹 터미네이션(RTT_WR)은, 도 59에 도시된 바와 같이, 기입 커맨드를 수신하고, 노미널 터미네이션(RTT_NOM)으로 미리 설정된 ODT 값을 기입 동작 동안 다이나믹 ODT 값으로 변경할 수 있다. 기입 동작이 끝나면, 다시 노미널 터미네이션 값으로 변경된다.
도 60 및 도 61은 도 57의 터미네이션 제어부를 설명하는 도면들이다.
도 60을 참조하면, 터미네이션 제어부(577)는, 도 57에서 설명된 모드 레지스터(MRS) 대신에, 외부 제어 핀(ACS)에 응답하여 MRAM의 ODT를 제어할 수 있다. 터미네이션 제어부(577)는 제1 먹스부(601)와 제2 먹스부(602)를 포함한다. 제1 및 제2 먹스부(601, 602)는 독출 인에이블 신호(DOEN)에 응답하여 제1 및 제2 입력 단자(I1, I2)로 수신되는 신호를 선택적으로 출력 단자(O)로 출력한다. 제1 및 제2 먹스부(601, 602)는 독출 인에이블 신호(DOEN)의 로직 "하이"에 응답하여 제1 입력 단자(I1)로 수신되는 신호를 출력 단자(O)로 출력하고, 독출 인에이블 신호(DOEN)의 로직 "로우"에 응답하여 제2 입력 단자(I2)로 수신되는 신호를 출력 단자(O)로 출력한다.
풀-업 저항부(578) 내 SWU1, SWU2 스위치 각각은 PMOS 트랜지스터로 구성된다. SWU1 스위치인 PMOS 트랜지스터의 게이트에 제1 먹스부(601)의 출력 단자(O)가 연결되고, SWU2 스위치인 PMOS 트랜지스터의 게이트에 제2 먹스부(602)의 출력 단자(O)가 연결된다. 독출 인에이블 신호(DOEN)와 외부 제어 핀(ACS)에 의한 MRAM의 DQ 터미널에서의 ODT 동작은 61과 같이 나타난다.
도 61을 참조하면, MRAM 독출 동작시, 로직 "하이"로 활성화되는 독출 인에이블 신호(DOEN)에 응답하여 제1 및 제2 먹스부들(601, 602)의 출력 단자(O)로 전원 전압(VDDQ)이 출력된다. 이에 따라, SWU1, SWU2 스위치들이 턴오프되어 터미네이션 저항은 무한대(∞)로 나타나고, DQ 터미널로는 데이터 드라이버의 임피던스가 보여진다.
MRAM의 기입 동작 시, 로직 "로우"로 비활성화되는 독출 인에이블 신호(DOEN)에 응답하여 제1 먹스부(601)의 출력 단자(O)로 접지 전압(VSSQ)이 출력되고, 제2 먹스부(602)의 출력 단자(O)로 외부 제어 핀(ACS)의 로직 레벨이 출력된다. 외부 제어 핀(ACS)이 로직 "하이"이면, SWU1 스위치는 온되고 SWU2 스위치가 오프되고, DQ 터미널은 RU1 저항으로 다이나믹 터미네이션 저항(RTT_WR)이 설정된다. 외부 제어 핀(ACS)이 로직 "로우"이면, SWU1, SWU2 스위치들이 온되고, DQ 터미널은 병렬 연결된 RU1, RU2 저항으로 노미널 터미네이션 저항(RTT_NOM)이 설정된다.
도 62는 본 발명의 다양한 실시예에 따른 MRAM을 설명하는 도면이다.
도 62를 참조하면, MRAM(620)은 동작 속도의 고속화를 위해 외부 장치들과 인터페이스되는 DQ 신호의 스윙 폭을 줄이고 있다. 그 이유는 전호 전달에 걸리는 시간을 최소화하기 위해서이다. DQ 신호의 스윙 폭이 줄어들수록 외부 노이즈에 노이즈에 대한 영향이 증가되고, 인터페이스 단에서 임피던스 미스매칭에 따른 신호의 반사도 심각해진다. 임피던스 미스매칭은 외부 노이즈나 전원 전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 기인하여 발생된다.
임피던스 미스매칭이 발생되면, DQ 데이터의 고속 전송이 어렵게 되고, MRAM의 데이터 출력단으로부터 출력되는 DQ 데이터가 왜곡될 수 있다. 수신측의 반도체 장치가 왜곡된 DQ 데이터를 입력단으로 수신하는 경우, 셋업/홀드 페일 또는 입력 레벨의 판단 미스 등의 문제들이 야기될 수 있다.
시스템 내 전송 측과 수신 측 사이의 임피던스 매칭을 위하여, 전송 측에서는 출력 회로에 의해 소스 터미네이션이 수행되고, 수신 측에서는 입력 패드에 접속된 입력 회로에 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 수행된다. PVT(Process, Voltage, Temperature) 변동에 근거한 터미네이션들에 대하여 풀-업 및 풀-다운 코드들을 제공하는 프로세스는 ZQ 캘리브레이션과 관련된다. ZQ 노드를 사용하여 캘리브레이션이 수행되기 때문에, ZQ 캘리브레이션이라 부른다. MRAM(620)의 경우, DQ 패드의 터미네이션 저항은 ZQ 캘리브레이션 결과 생성되는 코드들을 사용하여 제어된다.
MRAM(620)은 MRAM 셀 어레이 및 로직부(621), ZQ 핀에 연결되는 외부 저항(RZQ), 캘리브레이션 회로(622), DQ 패드에 연결되는 출력 드라이버(623)를 포함한다. MRAM 셀 어레이 및 로직부(621)는 행들 및 열들로 복수개의 STT-MRAM 셀들이 배열되고, STT-MRAM 셀로/로부터 기입/독출 데이터를 입출력한다. 독출 동작시, MRAM 셀 어레이 및 로직부(621)에서 출력되는 독출 제어 신호(RD_CTRL)는 출력 드라이버(623)을 통하여 DQ 패드로 출력된다. 독출 제어 신호(RD_CTRL)는 출력 드라이버(623)로 제공되는 MRAM 셀 어레이(621)의 독출 데이터와 여러 제어 신호들을 묶어서 대표적으로 나타낸 신호이다.
캘리브레이션 회로(622)는 제1 비교부(624), 제1 카운터(625), 제1 캘리브레이션 저항부(626), 제2 캘리브레이션 저항부(627), 제2 비교부(628), 그리고 제2 카운터(629)를 포함한다.
제1 비교부(624)는 ZQ 핀의 전압과 기준 전압(VREF)을 비교하고, 비교 결과인 제1 업/다운 신호(UP1/DN1)를 제1 카운터(625)로 전달한다. 제1 카운터(625)는 제1 업/다운 신호(UP1/DN1)에 응답하여 카운트 동작을 수행하여 제1 캘리브레이션 코드(PCODE<0:N>)를 출력한다. 기준 전압(VREF)은, 예컨대 전원 전압(VDDQ)의 반에 해당하는 전압 레벨을 갖도록 설정될 수 있다. 제1 캘리브레이션 코드(PCODE<0:N>)는 외부 저항(RZQ)와 동일한 값을 가지도록 제1 캘리브레이션 저항부(626)를 캘리브레이션한다.
제1 캘리브레이션 저항부(626)는 전원 전압(VDDQ)과 ZQ 핀 사이에, 제1 캘리브레이션 코드(PCODE<0:N>) 각각을 자신의 게이트에 입력하는 피모스 트랜지스터들과, 피모스 트랜지스터 각각과 직렬로 연결되는 저항들로 구성된다. 제1 캘리브레이션 저항부(626)는 제1 캘리브레이션 코드(PCODE<0:N>)에 응답하여 저항값을 조정한다. 제1 비교부(624), 제1 카운터(625) 그리고 제1 캘리브레이션 저항부(626)는 ZQ 핀에 연결된 외부 저항(RZQ)와 제1 캘리브레이션 저항부(626)의 전체 저항값이 같아질 때까지, 즉, ZQ 핀 전압이 기준 전압(VREF)과 같아질 때까지 비교하여 제1 캘리브레이션 코드(PCODE<0:N>)를 발생한다. 제1 캘리브레이션 코드(PCODE<0:N>)를 발생시키기 위한 반복 동작인 풀-업 캘리브레이션이 수행된다.
ZQ 핀에는 예컨대, 240Ω의 외부 저항(RZQ)이 연결된다. 기준 전압(VREF)은 전원 전압(VDDQ)의 반에 해당하는 전압 레벨을 가지므로, 제1 비교부(624)는 제1 캘리브레이션 저항부(626)의 전체 저항값이 외부 저항(RZQ)의 저항값 240Ω과 동일해지도록 제1 캘리브레이션 코드(PCODE<0:N>)를 발생한다.
제2 캘리브레이션 저항부(627)는 제1 캘리브레이션 저항부(626)와 동일한 저항값을 갖도록 캘리브레이션되면서 제2 캘리브레이션 코드(NCODE<0:N>)를 발생한다. 제2 캘리브레이션 저항부(627)는 풀-업 캘리브레이션 저항부(627a)와 풀-다운 캘리브레이션 저항부(627b)를 포함한다.
풀-업 캘리브레이션 저항부(627a)는 제1 캘리브레이션 저항부(626)와 동일하게 구성된다. 풀-업 캘리브레이션 저항부(627a)는 풀-업 캘리브레이션 코드(PCODE<0:N>)를 수신하여 제1 캘리브레이션 저항부(626)의 전체 저항값과 동일한 저항값을 갖는다. 풀-업 캘리브레이션 저항부(627a)와 풀-다운 캘리브레이션 저항부(627b) 사이의 연결 노드(ZQ_N)는 제2 비교부(628)의 일측 입력으로 제공된다.
풀-다운 캘리브레이션 저항부(627b)는 접지 전압(VSSQ)과 ZQ_N 노드 사이에, 제2 캘리브레이션 코드(NCODE<0:N>) 각각을 자신의 게이트에 입력하는 엔모스 트랜지스터들과, 엔모스 트랜지스터 각각과 직렬로 연결되는 저항들로 구성된다. 풀-다운 캘리브레이션 저항부(627b)는 제2 캘리브레이션 코드(NCODE<0:N>)에 응답하여 저항값을 조정한다.
풀-다운 캘리브레이션 저항부(627b)는 제2 비교부(628)와 제2 카운터(629)를 이용하여 ZQ_N 노드의 전압이 기준 전압(VREF)과 같아지도록, 즉 풀-다운 캘리브레이션 저항부(627b)의 전체 저항값이 풀-업 캘리브레이션 저항부(627a)의 전체 저항값과 같아지도록 풀-다운 캘리브레이션한다. 반복적인 풀-다운 캘리브레이션 동작을 통하여 제2 캘리브레이션 코드(NCODE<0:N>)가 발생된다.
제1 및 제2 캘리브레이션 코드들(PCODE<0:N>, NCODE<0:N>)은 출력 드라이버(623)의 터미네이션 저항값을 결정한다. 출력 드라이버(623)는 DQ 패드와 연결되는 풀-업 터미네이션 저항부(623a)와 풀-다운 터미네이션 저항부(623b), 그리고 제1 및 제2 프리_드라이버(631, 632)를 포함한다. 풀-업 터미네이션 저항부(623a)는 제1 캘리브레이션 저항부(626) 및 풀-업 캘리브레이션 저항부(627a)와 동일하게 구성되고, 풀-다운 터미네이션 저항부(623b)는 풀-다운 캘리브레이션 저항부(627b)와 동일하게 구성된다.
제1 프리_드라이버(631)은 MRAM 셀 어레이 및 로직부(621)에서 출력되는 독출 제어 신호(RD_CTRL)와 제1 캘리브레이션 코드(PCODE<0:N>)를 수신하여 제1 풀-업 터미네이션 저항부(623a)를 제어한다. 제2 프리_드라이버(632)은 MRAM 셀 어레이 및 로직부(621)에서 출력되는 독출 제어 신호(RD_CTRL)와 제2 캘리브레이션 코드(NCODE<0:N>)를 수신하여 제2 풀-업 터미네이션 저항부(623a)를 제어한다.
독출 제어 신호(RD_CTRL)의 논리 상태는 풀-업 터미네이션 저항부(623a)를 턴온하는지 아니면 풀-다운 터미네이션 저항부(623b)를 턴온하는지 여부를 결정한다. 독출 제어 신호(RD_CTRL)가 로직 "하이"이면, 풀-업 터미네이션 저항부(623a)가 턴온되어 DQ 패드는 로직 "하이"로 출력된다. 턴온되는 풀-업 터미네이션 저항부(623a) 내 저항 하나하나의 온/오프는 제1 캘리브레이션 코드(PCODE<0:N>)에 의해 결정된다.
독출 제어 신호(RD_CTRL)가 로직 "로우"이면, 풀-다운 터미네이션 저항부(623b)가 턴온되어 DQ 패드는 로직 "로우"로 출력된다. 턴온되는 풀-다운 터미네이션 저항부(623b) 내 저항 하나하나의 온/오프는 제2 캘리브레이션 코드(NCODE<0:N>)에 의해 결정된다.
MRAM(620)의 온 다이 터미네이션은 ZQ 캘리브레이션 동작에 의해 캘리브레이션 저항들(626, 627a, 627b)과 터미네이션 저항들(623a, 623b) 사이에 미스매치가 없고 일정비로 저항값을 크게 하거나 작게 할 수 있다.
본 실시예에서의 온 다이 터미네이션은 풀-업 터미네이션 저항부(623a)와 풀-다운 터미네이션 저항부(623b)의 저항값을 결정하는 경우에 대하여 설명하고 있지만, MRAM의 온 다이 터미네이션 장치는 항상 풀-업 터미네이션 저항부(623a)와 풀-다운 터미네이션 저항부(623b) 모두를 포함하고 있는 것은 아니다. 예를 들면, MRAM의 출력 드라이버 측에서는 풀-업 터미네이션 저항부(623a)와 풀-다운 터미네이션 저항부(623b) 모두를 사용하고, 입력 버퍼 측에서는 풀-업 터미네이션 저항부(623a)만을 사용할 수 있다.
도 63 내지 도 69는 본 발명의 다양한 실시예들에 따른 MRAM의 패키지, 핀 및 모듈을 설명하는 도면들이다. MRAM은 SDRAM과 호환이 가능한 핀 구성 및 패키지를 구성할 수 있다. 또한, MRAM 칩으로 구성된 모듈은 SDRAM 모듈과 호환될 수 있도록 구현될 수 있다. 즉, MRAM 칩의 핀 배열은 DDR2 SDRAM, DDR3 SDRAM 또는 DDR4 SDRAM 중 어느 하나와 호환될 수 있도록 구현될 수 있다.
도 63을 참조하면, MRAM의 패키지(630)는 반도체 메모리 장치 본체(631) 및 볼 그리드 어레이(632)를 포함한다. 볼 그리드 어레이(BGA, Ball Grid Array, 632)는 복수의 솔더 볼들(Solder Balls)을 포함한다. 복수의 솔더 볼들은 반도체 메모리 장치 본체(631)와 인쇄 회로 기판(Printed Circuit Board, 미도시)를 연결할 수 있다. 솔더 볼들은 도전 물질들로 구성될 수 있다.
도 64a를 참조하면, MRAM의 패키지가 Ｘ4 또는 Ｘ8 데이터 입출력 사양으로 사용될 때, 볼 그리드 어레이는 13행 9열로 배열될 수 있다. 13행들은 A- N행들으로 정의되고, 9열은 1-9열로 정의될 수 있다. 볼 그리드 어레이의 1-3열과 7-9열은 솔더 볼 영역들일 수 있다. 솔더 볼 영역들에는 솔거 볼들(Ο)이 제공될 수 있다. 볼 그리드 어레이의 4-6열은 더미 볼 영역(+)일 수 있다. 더미 볼 영역에는 솔더 볼들이 제공되지 않는다. 즉, 볼 그리드 어레이에서, 총 78개의 솔더 볼들이 제공될 수 있다.
도 64b를 참조하면, MRAM의 패키지가 Ｘ16 데이터 입출력 사양으로 사용될 때, 볼 그리드 어레이는 16행 9열로 배열될 수 있다. 16행 들은 A-T행으로 정의되고, 9열은 1-9열로 정의될 수 있다. 볼 그리드 어레이의 1-3열과 7-9열은 솔더 볼 영역들이고, 4-6열은 더미 볼 영역(+)일 수 있다. 볼 그리드 어레이에서, 총 96개의 솔더 볼들이 제공될 수 있다.
도 65를 참조하면, Ｘ4 또는 Ｘ8 데이터 입출력 사양의 MRAM패키지의 핀 구성이 DDR3 SDRAM과 호환될 수 있도록 배열할 수 있다. 핀 배열에는 전원 전압(VDD, VDDQ), 접지 전압(VSS, VSSQ), 데이터 입출력 신호(DQ0-7), 어드레스 신호(A0-14), 클록 신호(CK, CK#), 클록 인에이블 신호(CKE), 커맨드 신호 (CAS#, RAS#, WE#) 등이 포함된다.
도 66을 참조하면, Ｘ4 또는 Ｘ8 데이터 입출력 사양의 MRAM패키지의 핀 구성이 DDR4 SDRAM과 호환될 수 있도록 배열할 수 있다. 핀 배열에는 전원 전압(VDD, VPP, VDDQ), 접지 전압(VSS, VSSQ), 데이터 입출력 신호(DQ0-7), 어드레스 신호(A0-17), 클록 신호(CK_t, CK_c), 클록 인에이블 신호(CKE), 커맨드 신호 (CAS_n, RAS_n, WE_n) 등이 포함된다.
도 67을 참조하면, MRAM 모듈(670)은 인쇄 회로 기판(671), 복수의 MRAM 칩들(672) 및 커넥터(673)를 포함한다. 복수의 MRAM 칩들(672)은 인쇄 회로 기판(671)의 상면과 하면에 결합될 수 있다. 커넥터(673)는 도전 선들(미도시)을 통해 복수의 MRAM 칩들(672)과 전기적으로 연결된다. 또한, 커넥터(673)는 외부 호스트의 슬롯에 연결될 수 있다.
각각의 MRAM 칩(672)은 다양한 인터페이스 기능을 제공하는 인터페이스부(676)를 포함한다. 인터페이스부(676)는 SDR, DDR, QDR또는 ODR 인터페이스, 패킷 프로토콜 인터페이스, 소스 싱크로너스 인터페이스, 싱글 엔디드 시그널링 인터페이스, 차동 엔디드 시그널링 인터페이스, POD 인터페이스, 멀티 레벨 싱글 엔디드 시그널링 인터페이스, 멀티 레벨 차동 엔디드 시그널링 인터페이스, LVDS 인터페이스, 양방향 인터페이스, 그리고 CTT 인터페이스를 지원할 수 있다. 인터페이스부(676)는 커맨드/어드레스 클럭 신호 주파수의 2배인 차동 데이터 클럭 신호에 의해 DQ 신호를 샘플링할 수 있다.
인터페이스부(676)는 다양한 인터페이스에서의 데이터 전송을 클럭 신호와 동기화시키기 위하여, 디지털 DLL/PLL 회로 또는 아날로그 DLL/PLL 회로를 포함할 수 있고, DLL/PLL 없이 고속 싱크로너스 버스에 인터페이스될 수 있다. 인터페이스부(676)는 데이터 워드들 사이의 비트 스위칭을 최소화하기 위하여, 기입 DBI 기능과 독출 DBI 기능을 제공할 수 있다. 인터페이스부(676)는 임피던스 매칭을 위한 ODT 기능을 제공하고, ZQ 캘리브레이션 동작에 의해 터미네이션 저항을 제어할 수 있다.
도 68를 참조하면, MRAM 모듈(680)은 인쇄 회로 기판(681), 복수의 MRAM 칩들(682), 커넥터(683) 그리고 복수의 버퍼 칩들(684)을 포함한다. 복수의 버퍼 칩들(684)은 각각의 MRAM 칩(682)과 커넥터(683) 사이에 배치될 수 있다. MRAM 칩들(682)과 버퍼 칩들(684)은 인쇄 회로 기판(681)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(681)의 상면 및 하면에 형성되는 MRAM 칩들(682)과 버퍼 칩들(684)은 복수의 비아 홀들을 통해 연결될 수 있다.
각각의 MRAM 칩(682)은 해당 MRAM 칩(682)의 다양한 인터페이스 기능을 제공하는 인터페이스부(686)를 포함한다. 인터페이스부(686)는 앞서 설명된 도 67의 인터페이스부(676)와 동일한 기능을 가질 수 있다.
버퍼 칩(684)은 버퍼 칩(684)과 연결되는 MRAM 칩(682)의 특성을 테스트한 결과를 저장할 수 있다. 버퍼 칩(684)은 저장된 특성 정보를 이용하여 해당 MRAM 칩(682)의 동작을 관리함으로써, 위크(weak) 셀이나 위크 페이지가 MRAM 칩(682) 동작에 미치는 영향을 감소시킨다. 예컨대, 버퍼 칩(684)은 그 내부에 저장부를 두어, MRAM 칩(682)의 위크 셀 또는 위크 페이지를 구제할 수 있다.
도 69를 참조하면, MRAM 모듈(690)은 인쇄 회로 기판(691), 복수의 MRAM 칩들(692), 커넥터(693), 복수의 버퍼 칩들(694) 그리고 콘트롤러(695)를 포함한다. 콘트롤러(695)는 MRAM 칩들(692)과 버퍼 칩들(694)과 통신하고, MRAM 칩들(692)의 동작 모드를 제어한다. 콘트롤러(695)는 MRAM 칩(695)의 모드 레지스터을 이용하여 다양한 기능들, 특성들 그리고 모드들을 제어할 수 있다.
콘트롤러(695)는 예컨대, MRAM 칩들(692)의 스큐를 보상하도록 리드 레벨링(read leveling), 라이트 레벨링(write leveling) 및 리드 프리앰블 트레이닝을 제어하고, 하나의 동작이 완료되자마자 프리차아지 동작이 자동으로 시작되도록 라이트 리커버리(WR) 시간과 독출-투-프리차아지(RTP) 시간을 제어한다. 또한, 콘트롤러(695)는 MRAM 칩들(692)의 Vref 모니터링과 데이터 마스킹 동작 등을 제어한다.
각각의 MRAM 칩(692)은 해당 MRAM 칩(692)의 다양한 인터페이스 기능을 제공하는 인터페이스부(696)를 포함한다. 인터페이스부(696)는 앞서 설명된 도 67의 인터페이스부(676)와 동일한 기능을 가질 수 있다.
MRAM 모듈들(670, 680, 690)은 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-buffered DIMM), RBDIMM(Rank-buffered DIMM), LRDIMM(Load-reduced DIMM), mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다.
도 70은 본 발명의 다양한 실시예들에 따른 MRAM 반도체 레이어들을 구비하는 적층 구조의 반도체 장치를 설명하는 도면이다.
도 70을 참조하면, 반도체 장치(700)는 다수의 MRAM 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있다. 반도체 레이어들(LA1 내지 LAn) 각각은 MRAM 셀들로 구성되는 메모리 셀 어레이들(701)을 포함하는 메모리 칩일 수 있으며, 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고, 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 70에서, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩이고, 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩일 수 있다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV, 702)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미 도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다.
또한, 반도체 레이어들(LA1 내지 LAn) 사이의 신호의 전달은 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다.
유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다.
비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
각각의 반도체 레이어(LA1 내지 LAn)는 해당 반도체 레이어(LA1 내지 LAn)의 다양한 인터페이스 기능을 제공하는 인터페이스부(706)를 포함한다. 인터페이스부(706)는 앞서 설명된 도 67의 인터페이스부(676)와 동일한 기능을 가질 수 있다.
앞서 설명된 도 67 내지 도 69의 모듈 구조에서 각각의 MRAM 칩은 복수의 MRAM 반도체 레이어들(LA1~LAn)을 포함할 수 있다.
도 71은 본 발명의 다양한 실시예에 따른 MRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 71을 참조하면, 메모리 시스템(710)은 광 연결 장치들(711A, 711B)과 콘트롤러(712) 그리고 MRAM(713)을 포함한다. 광 연결 장치들(711A, 711B)은 콘트롤러(712)와 MRAM(713)을 상호 연결한다(interconnect). 콘트롤러(712)는 컨트롤 유닛(714), 제1 송신부(715), 제1 수신부(716)를 포함한다. 컨트롤 유닛(714)은 제1 전기 신호(SN1)를 제1 송신부(715)로 전송한다. 제1 전기 신호(SN1)는 MRAM(713)으로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다.
제1 송신부(715)는 제1 광 변조기(715A)를 포함하고, 제1 광 변조기(715A)는 제1 전기 신호(SN1)를 제1 광 송신 신호(OTP1EC)로 변환하여 광 연결 장치(711A)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(711A)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(716)는 제1 광 복조기(716B)를 포함하고, 제1 광 복조기(716B)는 광 연결 장치(711B)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(714)으로 전송한다.
MRAM(713)는 제2 수신부(717), STT_MRAM 셀을 포함하는 메모리 영역(718) 및 제2 송신부(719)를 포함한다. 또한, MRAM(718)은 다양한 인터페이스 기능을 제공하는 인터페이스부를 포함할 수 있다. 제2 수신부(717)은 제2 광 복조기(717A)를 포함하고, 제2 광 복조기(717A)는 광 연결 장치(711A)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(718)으로 전송한다.
메모리 영역(718)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 STT-MRAM 셀에 기입하거나 메모리 영역(718)로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(719)로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(712)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(719)는 제2 광 변조기(719B)를 포함하고, 제2 광 변조기(719B)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(711B)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(711B)를 통하여 시리얼 통신으로 전송된다.
도 72은 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 데이터 처리 시스템을 설명하는 도면이다.
도 72을 참조하면, 데이터 처리 시스템(720)은 제1 장치(721), 제2 장치(722) 그리고 다수개의 광 연결 장치들(723, 724)을 포함한다. 제1 장치(721)와 제 2 장치(722)는 시리얼 통신을 통하여 광 신호를 통신할 수 있다.
제 1 장치(721)는 MRAM(725A), 제1 광원(726A), 전-광 변환(Electric to Optical Conversion) 동작을 수행할 수 있는 제1 광 변조기(Optical modulator; 727A) 그리고 광-전 변환(Optical to Electric Conversion) 동작을 수행할 수 있는 제1 광 복조기(Optical de-modulator; 728A)를 포함할 수 있다. 제2 장치(722)는 MRAM(725B), 제2 광원(726B), 제2 광 변조기(727B) 그리고 제1 광 복조기(728B)를 포함한다. MRAM(725A, 725B)은 다양한 인터페이스 기능을 제공하는 인터페이스부를 포함할 수 있다.
제 1 및 제2 광원들(726A, 726B)은 지속 파형을 갖는 광 신호를 출력한다. 제 1 및 제2 광원들(726A)은 다파장 광원인 분산형 피이드백 레이저 다이오드(Distributed Feed-Back Laser Diode; 이하 "DFB-LD"라고 칭한다) 또는 패브리 페롯 레이저 다이오드(Fabry Perot Laser Diode, 이하 "FP-LD"라고 칭한다)를 광원으로 사용할 수 있다.
제1 광 변조기(727A)는 전송 데이터를 광 송신 신호로 변환하여 광 연결 장치(723)로 전송한다. 제1 광 변조기(727A)는 전송 데이터에 따라 제1 광원(726A)에서 수신된 광신호의 파장을 변조할 수 있다. 제1 광 복조기(728A)는 제 2 장치(722)의 제2 광 변조기(727B)으로부터 출력된 광 신호를 광 연결 장치(724)를 통하여 수신하고 복조하여 복조된 전기 신호를 출력한다.
제2 광 변조기(727B)는 제2 장치(722)의 전송 데이터를 광 송신 신호로 변환하여 광 연결 장치(724)로 전송한다. 제2 광 변조기(727B)는 전송 데이터에 따라 제2 광원(726B)에서 수신된 광 신호의 파장을 변조할 수 있다. 제2 광 복조기(728B)는 제 1 장치(721)의 제1 광 변조기(727A)로부터 출력된 광 신호를 광 연결 장치(723)를 통하여 수신하고 복조하여, 복조된 전기 신호를 출력한다.
도 73는 본 발명의 다양한 실시예들에 따른 MRAM을 포함하는 서버 시스템을 설명하는 도면이다.
도 73를 참조하면, 서버 시스템(730)은 메모리 컨트롤러(732) 및 복수의 메모리 모듈들(733)을 구비한다. 각각의 메모리 모듈(733)은 복수의 MRAM 칩들(734)을 포함할 수 있다. MRAM 칩(734)은 STT_MRAM 셀을 포함하는 메모리 영역과, 다양한 인터페이스 기능을 제공하는 인터페이스부를 포함할 수 있다.
서버 시스템(730)은 제1 회로 기판(731)의 소켓들(735)에 제2 회로 기판(736)이 결합되는 구조를 가질 수 있다. 서버 시스템(730)은 신호 채널 별로 하나의 제2회로 기판(736)이 제1 회로 기판(731)과 연결되는 채널 구조를 설계할 수 있다. 그러나 이에 제한되는 것은 아니고, 다양한 구조를 가질 수 있다.
한편, 메모리 모듈들(733)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(730)은 전-광 변환 유닛(737)을 더 포함할 수 있으며, 메모리 모듈들(733) 각각은 광-전 변환 유닛(738)을 더 포함할 수 있다.
메모리 컨트롤러(732)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(737)에 접속된다. 전-광 변환 유닛(737)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(732)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달한다. 또한, 전-광 변환 유닛(737)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(733)은 광 채널(OC)을 통하여 전-광 변환 유닛(737)과 접속된다. 메모리 모듈(733)로 인가된 광 신호는 광-전 변환 유닛(738)을 통해 전기적 신호로 변환되어 MRAM 칩들(734)로 전달될 수 있다. 이와 같은 광 연결 메모리 모듈들로 구성된 서버 시스템(730)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 74은 본 발명에 다양한 실시예들에 따른 MRAM이 장착된 컴퓨터 시스템을 설명하는 도면이다.
도 74을 참조하면, 컴퓨터 시스템(740)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨터 시스템(740)은 시스템 버스(744)에 전기적으로 연결되는 MRAM 메모리 시스템(741), 중앙 처리 장치(745), RAM(746), 사용자 인터페이스(747) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(748)을 포함할 수 있다. 컴퓨터 시스템(740)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있다.
사용자 인터페이스(747)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(747)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(747)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(747) 또는 모뎀(748)을 통해 제공되거나 중앙 처리 장치(745)에 의해서 처리된 데이터는 MRAM 메모리 시스템(741)에 저장될 수 있다.
MRAM 메모리 시스템(741)은 MRAM(742)와 메모리 콘트롤러(743)를 포함할 수 있다. MRAM(742)에는 중앙 처리 장치(745)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. MRAM(742)은 STT_MRAM 셀을 포함하는 메모리 영역과, 다양한 인터페이스 기능을 제공하는 인터페이스부를 포함할 수 있다.
컴퓨터 시스템(740)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(740)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(740)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
시스템에는 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 대해, 본 발명의 실시예에 따른 MRAM 시스템 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, MRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 단순해질 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 자화 방향에 따라 적어도 2가지 상태들 사이를 가변하는 자기 메모리 셀들을 포함하는 MRAM(Magenetic Random Access Memory)에 있어서,
    상기 자기 메모리 셀로/로부터 독출 또는 기입되는 데이터를 클럭 신호의 상승 에지 및 하강 에지에 맞추어 데이터 입출력 신호(DQ)로 입출력하는 인터페이스부를 구비하고,
    상기 인터페이스부는 상기 DQ 신호와 같이 만들어진 데이터 스트로브 신호에 응답하여 상기 DQ 신호를 래치하고, 상기 래치된 DQ 신호 윈도우의 센터에 상기 클럭 신호의 에지가 발생되는 것을 특징으로 하는 MRAM.
  2. 제1항에 있어서, 상기 인터페이스부는
    커맨드와 어드레스 신호를 샘플링하는 상기 클럭 신호 주파수의 2배인 차동 데이터 클럭 신호에 의해 상기 DQ 신호를 샘플링하는 것을 특징으로 하는 MRAM.
  3. 제1항에 있어서, 상기 인터페이스부는
    상기 클럭 신호의 상승 및 하강 에지들에 동기되는 커맨드 패킷, 기입 데이터 패킷, 또는 독출 데이터 패킷을 상기 DQ 신호로 입출력하는 것을 특징으로 하는 MRAM.
  4. 제1항에 있어서, 상기 인터페이스부는
    하나의 채널을 통하여 수신되는 상기 DQ 신호의 전압 레벨을 기준 전압과 비교하는 싱글 엔디드 시그널링을 지원하는 것을 특징으로 하는 MRAM.
  5. 제4항에 있어서,
    상기 채널은 풀-업 터미네이션되는 POD (Pseudo Open Drain: POD) 인터페이스를 지원하는 것을 특징으로 하는 MRAM.
  6. 제1항에 있어서, 상기 인터페이스부는
    2개의 채널들을 통하여 수신되는 상기 DQ 신호와 반전된 DQ 신호를 입력하는 차동 엔디드 시그널링을 지원하는 것을 특징으로 하는 MRAM.
  7. 제6항에 있어서, 상기 인터페이스부는
    상기 2개의 채널들이 저항을 통하여 서로 연결되어 LVDS (Low Voltage Differental Signaling)를 지원하고, 상기 DQ 신호와 상기 반전된 DQ 신호는 작은 스윙을 갖는 것을 특징으로 하는 MRAM.
  8. 제1항에 있어서, 상기 인터페이스부는
    하나의 채널을 통하여 상기 DQ 신호를 수신하고, 상기 채널은 상기 DQ 신호의 복수의 비트들에 대응하는 전압을 멀티 레벨 전압 신호로 변환하는 멀티 레벨 시그널링 인터페이스를 지원하는 것을 특징으로 하는 MRAM.
  9. 제1항에 있어서, 상기 인터페이스부는
    멀티 레벨 시그널링 인터페이스를 지원하는 2개의 채널들을 통하여, 상기 DQ 신호의 복수의 비트들에 대응하는 전압을 멀티 레벨 전압 신호 쌍으로 수신하는 것을 특징으로 하는 MRAM.
  10. 자화 방향에 따라 적어도 2가지 상태들 사이를 가변하는 자기 메모리 셀들을 포함하는 MRAM(Magenetic Random Access Memory)에 있어서,
    클럭 신호와 동일한 위상의 제1 내부 클럭 신호, 상기 클럭 신호로부터 90도 위상 지연된 제2 내부 클럭 신호, 그리고, 상기 제1 내부 클럭 신호로부터 반전된 제3 내부 클럭 신호, 그리고 상기 제2 내부 클럭 신호로부터 반전된 제4 내부 클럭 신호를 발생하는 클럭 발생부; 및
    상기 자기 메모리 셀로/로부터 독출 또는 기입되는 데이터를 상기 제1 내지 상기 제4 내부 클럭 신호들의 상승 에지들에 맞추어 데이터 입출력 신호(DQ)로 입출력하는 인터페이스부를 구비하고,
    상기 인터페이스부는 상기 DQ 신호와 같이 만들어진 데이터 스트로브 신호에 응답하여 상기 DQ 신호를 래치하고, 상기 래치된 DQ 신호 윈도우의 센터에 해당되는 상기 제1 내지 제4 클럭 신호들 각각의 에지가 발생되는 것을 특징으로 하는 MRAM.
  11. 자화 방향에 따라 적어도 2가지 상태들 사이를 가변하는 자기 메모리 셀들을 포함하는 MRAM(Magenetic Random Access Memory)에 있어서,
    클럭 신호로부터 2배의 주파수를 갖는 제1 내부 클럭 신호, 상기 제1 내부 클럭 신호로부터 90도 위상 지연된 제2 내부 클럭 신호, 상기 제1 내부 클럭 신호로부터 반전된 제3 내부 클럭 신호, 그리고 상기 제2 내부 클럭 신호로부터 반전된 제4 내부 클럭 신호를 발생하는 클럭 발생부;
    상기 자기 메모리 셀로/로부터 독출 또는 기입되는 데이터를 상기 제1 내지 상기 제4 내부 클럭 신호들의 상승 에지들에 맞추어 데이터 입출력 신호(DQ)로 입출력하는 인터페이스부를 구비하고,
    상기 인터페이스부는 상기 DQ 신호와 같이 만들어진 데이터 스트로브 신호에 응답하여 상기 DQ 신호를 래치하고, 상기 래치된 DQ 신호 윈도우의 센터에 해당되는 상기 제1 내지 제4 클럭 신호들 각각의 에지가 발생되는 것을 특징으로 하는 MRAM.
  12. 자화 방향에 따라 적어도 2가지 상태들 사이를 가변하는 자기 메모리 셀들을 포함하는 MRAM(Magenetic Random Access Memory)에 있어서,
    상기 MRAM의 동작을 동기화시키는 외부 클럭 신호를 수신하고, 지연 소자들을 통해 상기 외부 클럭 신호를 소정 시간 지연시키고, 상기 외부 클럭 신호와 동기되는 내부 클럭 신호를 발생하는 지연 동기 루프(DLL);
    상기 내부 클럭 신호에 응답하여 상기 자기 메모리 셀로/로부터 독출 또는 기입되는 데이터를 래치하는 데이터 입출력(DQ) 버퍼를 구비하는 것을 특징으로 하는 MRAM.
  13. 제12항에 있어서, 상기 DLL은
    상기 MRAM의 파워 다운 모드일 때 상기 외부 클럭 신호의 수신이 차단되는 것을 특징으로 하는 MRAM.
  14. 제12항에 있어서, 상기 DLL은
    상기 외부 클럭 신호에 응답하여 상기 지연 소자들에서 출력되는 다수개의 지연 클럭 신호들 각각을 수신하는 위상 지연 검출부들을 더 구비하고,
    상기 위상 지연 검출부 각각은 상기 지연 클럭 신호와, 각각 위치하고 있는 전단의 상기 위상 지연 검출기의 캐리 출력 단자를 입력하고 위상 비교하여, 해당 위상 지연 검출부의 캐리 출력 단자로 출력하고,
    상기 외부 클럭 신호와 상기 지연 클럭 신호의 위상이 일치하는 상기 위상 지연 검출부는 상기 지연 클럭 신호를 상기 내부 클럭 신호로 출력하고, 상기 캐리 출력 단자를 디세이블시키는 것을 특징으로 하는 MRAM.
  15. 제12항에 있어서, 상기 DLL은
    상기 외부 클럭 신호와 피이드백 클럭 신호의 위상 차이를 비교하는 위상 검출부;
    상기 위상 검출부의 비교 결과에 응답하여 전압 제어 신호를 발생하는 차아지 펌프;
    상기 위상 차이를 집적하여 상기 전압 제어 신호를 발생하는 루프 필터;
    상기 외부 클럭 신호를 입력하고, 상기 전압 제어 신호에 응답하여 상기 내부 클럭 신호를 출력하는 상기 지연 소자들; 및
    상기 내부 클럭 신호를 입력하고, 상기 독출 데이터가 전달되는 라인 경로 상의 부하를 보상하여 상기 피이드백 클럭 신호를 출력하는 보상 지연 회로를 구비하는 것을 특징으로 하는 MRAM.
  16. 자화 방향에 따라 적어도 2가지 상태들 사이를 가변하는 자기 메모리 셀들을 포함하는 MRAM(Magenetic Random Access Memory)에 있어서,
    상기 자기 메모리 셀 어레이로/로부터 독출 또는 기입되는 데이터 워드들 사이의 비트 스위칭을 최소화하는 데이터 버스 반전부; 및
    상기 데이터 워드들을 데이터 버스로 전송하는 데이터 입출력 패드(DQ)를 구비하는 것을 특징으로 하는 MRAM.
  17. 제16항에 있어서, 상기 데이터 버스 반전부는
    상기 데이터 워드들의 로직 로우의 데이터 패턴을 최소로 하기 위하여 상기 비트 스위칭하는 것을 특징으로 하는 MRAM.
  18. 제16항에 있어서, 상기 데이터 버스 반전부는
    상기 데이터 워드들의 이전 데이터 패턴과의 변화를 최소로 하기 위하여 상기 비트 스위칭하는 것을 특징으로 하는 MRAM.
  19. 자화 방향에 따라 적어도 2가지 상태들 사이를 가변하는 자기 메모리 셀들을 포함하는 MRAM(Magenetic Random Access Memory)에 있어서,
    상기 자기 메모리 셀로/로부터 독출 또는 기입되는 데이터를 외부 데이터 버스를 통하여 데이터 입출력 터미널(DQ)로 송수신하는 데이터 드라이버; 및
    상기 외부 데이터 버스와의 임피던스 매칭을 위하여 상기 DQ 터미널의 터미네이션 저항을 제어하는 온다이 터미네이션부를 구비하는 것을 특징으로 하는 MRAM.
  20. 제19항에 있어서, 상기 MRAM은
    외부 저항이 연결되는 캘리브레이션 터미널(ZQ); 및
    상기 ZQ 터미널에 연결되는 캘리브레이션 저항부들을 더 구비하고,
    상기 온다이 터미네이션부는 상기 캘리브레이션 저항부들의 저항값이 상기 외부 저항의 저항값과 같아질 때의 캘리브레이션 코드들에 응답하여 상기 DQ 터미널의 터미네이션 저항을 제어하는 것을 특징으로 하는 MRAM.
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