TW201642257A - 基於偵測感測器資料之阻抗補償的技術 - Google Patents

基於偵測感測器資料之阻抗補償的技術 Download PDF

Info

Publication number
TW201642257A
TW201642257A TW105103783A TW105103783A TW201642257A TW 201642257 A TW201642257 A TW 201642257A TW 105103783 A TW105103783 A TW 105103783A TW 105103783 A TW105103783 A TW 105103783A TW 201642257 A TW201642257 A TW 201642257A
Authority
TW
Taiwan
Prior art keywords
memory
impedance
memory controller
impedance compensation
memory device
Prior art date
Application number
TW105103783A
Other languages
English (en)
Other versions
TWI643206B (zh
Inventor
詹姆斯Ａ 麥克卡爾
庫吉特Ｓ 貝恩斯
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201642257A publication Critical patent/TW201642257A/zh
Application granted granted Critical
Publication of TWI643206B publication Critical patent/TWI643206B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3089—Monitoring arrangements determined by the means or processing involved in sensing the monitored data, e.g. interfaces, connectors, sensors, probes, agents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3058—Monitoring arrangements for monitoring environmental properties or parameters of the computing system or of the computing system component, e.g. monitoring of power, currents, temperature, humidity, position, vibrations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Multimedia (AREA)

Abstract

一種記憶體子系統藉由該記憶體裝置監視用於阻抗補償之需求來管理記憶體I/O阻抗補償。替代於一記憶體控制器定時地發送一信號而使得該記憶體裝置在不需要變化時能更新該阻抗補償，該記憶體裝置可以指示出它何時已準備好要執行阻抗補償變化。該記憶體控制器可以發送一阻抗補償信號給該記憶體裝置而回應於由該記憶體所設置的一補償旗標或回應於判定出一感測器值已變化超過一臨界值。

Description

基於偵測感測器資料之阻抗補償的技術
本發明的實施例一般係涉及裝置間的I/O阻抗補償，更具體地說係涉及基於偵測感測器資料來管理阻抗補償。
版權聲明/許可
本專利文件所公開的部分會包含受版權保護的材料。該版權擁有者不反對該由本專利文件或本專利公開之任何一人的重製，因為它出現在專利和商標局的專利檔案或記錄中，但在其他方面則保留任何的全部的版權權利。本版權公告適用於以下所描述之所有資料、和在附圖中所繪、以及以下所描述之所有何軟體：版權所有©2015，英特爾公司，保留所有權利。
發明背景
記憶體裝置不斷地擴展成具更高密度，因為使用該記憶體的系統增加了儲存的需求。甚至隨著該記憶體量的增加，有一種運算平台諸如伺服器、桌上型或膝上型電腦、行動裝置、以及消費者和商業電子將提高性能的期望。提高性能同時增加記憶體大小已導致出不斷增長的頻寬放 大。該增加的記憶體頻寬放大已要求I/O(輸入/輸出)阻抗補償(ZQ comp)要能夠保持足夠的信號完整性。在記憶體的前幾代，不同形式的電阻補償或ZQ comp管理主要係由該記憶體控制器使用在該記等憶體裝置(例如，DRAM(動態隨機存取記憶體))中的模式來維持一所需的容限。該等模式是指操作在不同的配置設定下。
隨著頻率增加，該容限邊界持續的提高精確度，就其I/O介面空閒週期而言該記憶體控制器所需的開銷也不斷地提高。該記憶體控制器所需的開銷越大，更多的頻寬會被專用於管理該等I/O容限，其對性能會產生負面的影響。阻抗補償之傳統方法係基於最壞情況系統假設來要求該記憶體控制器需定期的管理該I/O端。在許多的情況下，若該等記憶體裝置的該電壓和溫度是穩定的話，可以不需要執行一阻抗補償操作。更具體地說，在一活動期間該記憶體裝置之溫度和電壓的運行狀況可能是相當穩定的而不需要一阻抗補償調整。因此，該記憶體控制器將不一定要發出ZQ comp信號給該記憶體裝置。對於該記憶體控制器在最壞的情況下管理數個DRAM負載其中該等DRAM會以在調整之間較長的週期來操作，ZQ comp信號之沒有必要的發出會導致較低的性能並增加複雜性。
依據本發明之一實施例，係特地提出一種用於一I/O(輸入/輸出)介面之阻抗補償的方法，其包含下列動作：經由在一記憶體裝置上的邏輯構件，偵測出影響該記憶體 裝置I/O阻抗之一性能狀況中的變化；對一相關聯的記憶體控制器觸發一補償旗標信號以回應於偵測到該變化；以及對該補償旗標信號作出回應，在該記憶體裝置處從該記憶體控制器接收一會觸發在該記憶體裝置中之I/O阻抗補償中之一變化的一阻抗補償信號。
100、200、600‧‧‧系統
110、210、634、764‧‧‧記憶體控制器
112、122、212、230‧‧‧I/O
120[0]~120[N-1]、220、632、762‧‧‧記憶體
124、226‧‧‧感測器
126‧‧‧旗標
128‧‧‧ZQ comp
130‧‧‧排程器
132‧‧‧ZQ comp排程器
214‧‧‧刷新控制
216、680、766‧‧‧ZQ comp控制
222‧‧‧控制器
224‧‧‧暫存器
232‧‧‧驅動器
234‧‧‧ODT
242‧‧‧陣列
244‧‧‧邏輯構件
310、320‧‧‧C/A
400~440‧‧‧方塊
500~514‧‧‧方塊
610‧‧‧匯流排
620、710‧‧‧處理器
630、760‧‧‧記憶體子系統
636‧‧‧OS
638‧‧‧指令
640‧‧‧I/O介面
650‧‧‧網路介面
660‧‧‧儲存器
662‧‧‧程式碼/資料
670‧‧‧週邊介面
700‧‧‧裝置
720‧‧‧音訊子系統
730‧‧‧顯示器子系統
732‧‧‧顯示器介面
740‧‧‧I/O控制器
750‧‧‧電源管理
770‧‧‧連接
772‧‧‧蜂巢式
774‧‧‧無線
780‧‧‧週邊連接
782‧‧‧至
784‧‧‧從
以下的描述包括了附圖的討論，該等附圖具有以本發明實施例之示例實現方式所給出的圖示。該等附圖應當被理解係以舉例的方式，而不是以限制性的方式。如本文所使用，提及一或多個「實施例」將被理解成係描述包括在本發明至少一種實現方式中之一特定的功能、結構、及/或特徵。因此，在本文中出現的短語諸如「在一實施例中」或「在一替代實施例中」描述各種實施例及本發明的實現方式，並不必然都指的是相同的實施例。然而，它們也不一定是互斥的。
圖1係一系統實施例的方塊圖，其中阻抗補償係基於記憶體裝置的感測器資料。
圖2係一記憶體子系統實施例的方塊圖，其中記憶體裝置感測器資料除了用於刷新控制設置之外可被使用於阻抗補償。
圖3係用於適應性阻抗補償之一命令/位址定時的一時序圖實施例。
圖4係一程序的一實施例流程圖用於執行基於記憶體裝置感測器資料之阻抗補償。
圖5係一程序的一實施例流程圖用於把記憶體裝置感測器資料用於自刷新控制和阻抗補償。
圖6係一運算系統的一實施例方塊圖，其中基於記憶體裝置感測器資料之阻抗補償可被實現。
圖7係一行動裝置的一實施例方塊圖，其中基於記憶體裝置感測器資料之阻抗補償可被實現。
以下為特定細節和實現方式的描述，包括該等附圖的描述，其可描繪以下所描述之該等實施例的一些或全部，以及討論其他潛在實施例或本文中所呈現之發明性概念的實現方式。
較佳實施例之詳細說明
如本文所述，一記憶體子系統利用來自該記憶體裝置的感測器資料來管理記憶體I/O(輸入/輸出)阻抗補償。因此，該記憶體控制器和該記憶體裝置可監視阻抗補償的需求，而不是根據最壞的情況來管理阻抗補償。因此，當該記憶體裝置準備好要做更新時該記憶體控制器可發送一ZQ comp(阻抗補償)信號，而不是使得該記憶體控制器在不需要做改變時亦定期地發送ZQ comp信號。該ZQ comp信號係指由該記憶體控制器發出之所有的信號以致使該記憶體裝置更新該阻抗補償。在一實施例中，該ZQ comp信號可以包括一ZQCal開始信號(例如，一信號以啟始阻抗校準)及/或一ZQCal鎖存信號(例如，一信號以設置該阻抗補償的配置)。在一實施例中，該記憶體裝置指出何時它已準備 好要執行一阻抗補償改變。在一實施例中，該記憶體控制器可以發送一ZQ comp信號給該記憶體裝置以回應於一補償旗標或其他由該記憶體裝置所設定的指示。在一實施例中，該記憶體控制器可以發送一ZQ comp信號以回應於判定由該記憶體裝置所記錄的一感測器值已變化超過一臨界值。
把感測器資料運用到阻抗補償允許自適應阻抗補償管理。例如，該記憶體裝置能夠記錄感測器資料，其指示何時大於一臨界值的變化已發生在一運行狀況中。指出該變化的一旗標可以觸發該記憶體控制器來選擇性地發送一ZQ comp信號用以回應於該旗標。該記憶體控制器可以選擇性地發出ZQ補償信號給數個記憶體裝置以管理在該命令/位址(C/A)匯流排上的停機時間，從而提高了該C/A匯流排的頻寬利用率。在一實施例中，該記憶體控制器只發出一ZQCal鎖存命令以回應於感測器資料。在一實施例中，該記憶體控制器發出一ZQCal開始命令和一ZQCal鎖存命令兩者以回應於感測器資料。
在一實施例中，該記憶體裝置產生一旗標以回應於偵測到在溫度或熱性能狀況或運行狀況中的一變化，諸如使用一溫度感測器。在一實施例中，該記憶體裝置產生一旗標以回應於偵測到在一操作電壓中的一變化，諸如使用一電壓感測器。將被理解的是，現代記憶體裝置包括數個晶粒上感測器來偵測在性能狀況中的變化。傳統上這種資訊被使用來調整自刷新或其他運作的操作。因此，該記 憶體裝置可以使用已經存在但傳統上被使用於其他用途之感測器來監視會影響I/O阻抗的狀況。
在一實施例中，該記憶體裝置把感測器資料記錄在一模式暫存器或在該記憶體裝置上其他的暫存器中。在一實施例中，在該記憶體裝置上的一控制器自行判定何時該感測器資料已經變化超過一臨界值，並在一模式暫存器中設置一旗標。在一實施例中，該記憶體裝置週期性地提供該感測器資料給該記憶體控制器，然後可以判定一變化是否超過一臨界值，並指出要執行阻抗補償的需求。在一實施例中，該記憶體控制器週期性地監視或檢查該模式暫存器以判定是否一旗標已被設置來指出該阻抗補償調整需求。在一實施例中，在該記憶體控制器和該記憶體裝置之間的一連接器可被使用作為阻抗補償的一旗標。該連接器可被使用於多種狀況旗標，並判定該旗標若被設置所指出者，透過讀取一暫存器。
在一實施例中，該記憶體控制器發出一阻抗補償信號來觸發在該記憶體裝置I/O設置中的一變化。例如，該阻抗補償信號可以觸發該記憶體裝置以對驅動器阻抗做一調整。在另一實例中，該阻抗補償信號可以觸發該記憶體裝置以對晶粒上終結電阻設置做一調整。
本文所提及的記憶體裝置可以是不同類型的記憶體。記憶體裝置通常係指依電性記憶體技術。依電性記憶體係若該裝置電源中斷，其狀態(並因此儲存在其上的資料)係不確定的記憶體。非依電性記憶體係就算該裝置電源 中斷，其狀態係確定的記憶體。動態依電性記憶體需要刷新儲存在該裝置中的該資料以保持狀態。動態依電性記憶體的一實例包括DRAM(動態隨機存取記憶體)，或一些變型諸如同步DRAM(SDRAM)。如本文所述之一記憶體子系統可與一些記憶體技術相容，諸如DDR3(雙倍資料速率版本3，最初由JEDEC(電子裝置工程聯合委員會)於2007年六月27日所發行，目前發行21)、DDR4(DDR版本4，由JEDEC在2012年九月刊登最初的規格)、LPDDR3(低功率DDR版本3，JESD209-3B，由JEDEC在2013年八月)、LPDDR4(低功率雙倍資料速率(LPDDR)版本4，JESD209-4，最初由JEDEC在2014年八月公佈)、WIO2(寬I/O 2(WideIO2)，JESD229-2，最初由JEDEC在2014年八月公佈)、HBM(高頻寬記憶體DRAM，JESD235，最初由JEDEC在2013年十月公佈)、DDR5(DDR版本5，目前由JEDEC討論中)、LPDDR5(目前由JEDEC討論中)、WIO3(寬I/O 3，目前由JEDEC討論中)、HBM2(HBM版本2)，目前由JEDEC討論中)、及/或其他的、以及基於這些規格之衍生或延伸之技術。
除了依電性記憶體之外，或替代於其，在一實施例中，提及記憶體裝置可以是指一非依電性記憶體裝置其狀態即使該裝置電源中斷還是確定的。在一實施例中，該非依電性記憶體裝置係一可區塊定址的記憶體裝置，諸如NAND或NOR技術。因此，一記憶體裝置還可包括未來世代的非依電性裝置，諸如一個三維交叉點記憶體裝置、或其他可位元組定址非依電性記憶體裝置。在一實施例中， 該記憶體裝置可以是或包含有多臨界準位NAND快閃記憶體、NOR快閃記憶體、單一或多準位相變記憶體(PCM)、一電阻式記憶體、納米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、納入憶阻器技術之磁阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移力矩(STT)-MRAM、或任何上述的一種組合、或其他記憶體。
圖1係一系統實施例的方塊圖，其中阻抗補償係基於該記憶體裝置的感測器資料。系統100代表具有記憶體控制器110之一記憶體子系統的組件，該記憶體控制器110根據本文所描述之任何的實施例管理記憶體裝置120的阻抗補償。系統100可被包含在可執行I/O阻抗補償之任何類型的運算裝置或電子電路中，並且不一定限於記憶體子系統，儘管記憶體子系統是在整個本文中所使用的例子。系統100從一主機或一處理器接收記憶體存取請求，其係處理邏輯構件，基於儲存在記憶體120中的資料來執行操作或產生資料以儲存在記憶體120中。這一處理器可以是或包括主機處理器、中央處理單元(CPU)、微控制器或微處理器、圖形處理器、週邊處理器、應用特定處理器、或其他處理器，無論單核心或多核心處理器。
記憶體控制器110代表介接記憶體120及管理對儲存在該記憶體中資料進行存取的邏輯構件。在一實施例中，記憶體控制器110被整合到該主機處理器的該硬體中。在一實施例中，記憶體控制器110係獨立的硬體，與該主處理器分開。記憶體控制器110可以是在包含有該處理器之一 基板上的一獨立的電路。記憶體控制器110可以是一單獨的晶粒或晶片，其與一處理器晶片整合在一共用基板上(例如，作為一系統單晶片(SoC))。在一些實施例中，記憶體120的至少一些可被包含在具有記憶體控制器110及/或一主機處理器的一SoC上。
在一實施例中，記憶體120包括依電性記憶體資源。在一實施例中，記憶體120包括DRAM。記憶體120的該等記憶體資源能夠被管理，例如，成為具有分開通道之不同層級的記憶體、DIMM(雙列直插式記憶體模組)、rank、DRAM、排組、頁、列、快取行、及/或其他結構。每一個分開的記憶體層級和資源可個別地定址。在一實施例中，系統100包括數個記憶體120[0]...120[N-1]，其中N是一整數(通常為二進制整數，或在2N+1的群組中)。
記憶體120包括I/O 122，其包括硬體資源以與記憶體控制器110之對應的I/O 112互連。I/O 112、122可包含有驅動器、ODT(晶粒上終結電阻)、引腳、連接器、跡線、焊墊、電線、及/或其他的硬體。I/O 122和112通常被組織成信號線的一或多個匯流排，諸如一命令/位址(C/A)匯流排用於記憶體控制器110發送存取命令和位址資訊，以及一資料匯流排以讓記憶體控制器110和記憶體120可互換資料。用一讀出命令資料可從不同的記憶體資源被讀出，或用一寫入命令把資料寫入到該等記憶體資源。I/O 112和I/O 122可以包括不同的尺寸的資料介面，諸如x4、x8、或x16介面，其中該「x」表示該介面而在該「x」後的該數字代表該介 面的該資料位元寬度(例如，x4有一4位元寬的介面、以此類推)。
在一實施例中，每一個記憶體120包還有至少一個感測器124。感測器124可包括一熱感測器、一電流感測器、一電壓感測器、或可監視該記憶體之一運行狀況的其他裝置。將被理解的是，對於不同的運行狀況不同的I/O阻抗是有用的。因此，在一實施例中，記憶體120把感測器124所偵測到之一運行狀況中的變化報告給記憶體控制器110。回應於在運行狀況中的該變化，記憶體控制器110可以調整一或多個與ZQ comp 128有關的設置，其代表配置記憶體120之該I/O阻抗(無論是輸入或輸出)的硬體機制。在一實施例中，若記憶體120從感測器124的一讀數判定一運行狀況已經變化超過一臨界值，記憶體120可以設置旗標126。
將被理解的是，雖然每一個記憶體採用通用的組件編號120[N-1：0]，但每一個組件在各自記憶體裝置內係獨立地運行。因此，記憶體120[0]的感測器124可能觸發旗標126指出在運行狀況中的一變化，但該相同的運行狀況可能尚未在記憶體120[N-1]內觸發。就此而論，每一個記憶體120可以分別指出其運行狀況給記憶體控制器110。在一實施例中，記憶體控制器110個別地管理每一各自記憶體120的該ZQ comp 128。在一實施例中，諸如在一LPDDR4實現中，每一個記憶體120可在該相同的記憶體晶粒上包括兩個獨立的通道。在這樣的實現方式中，ZQ comp 128可適用於一單一晶粒的兩個通道，假設在同一晶粒上的每一個通道 的該鄰近性會經歷相同的運行狀況。
記憶體控制器110包括一排程器130，其代表在記憶體控制器110內的邏輯構件以管理存取操作以及針對記憶體120之命令的定時。排程器130可以產生並決定如何安排命令來服務由一主機處理器所產生資料的請求。在一實施例中，排程器130包括阻抗補償排程器132。在一實施例中，排程器132是排程器130該邏輯構件的一部分。排程器132被特別地被圖示出以提及記憶體控制器110有能力來在該等各種記憶體120中管理與調整ZQ comp 128設置有關操作。
考慮一實例，其中每一個記憶體120係一具有內含熱感測器之感測器124的DRAM，以及旗標126係在該DRAM之一模式暫存器中的一位元。在一實施例中，該DRAM利用其現有在晶粒上的熱感測器來通知記憶體控制器110何時需要調整一ZQ comp設置。在一實施例中，記憶體控制器110監視由126所代表的該模式暫存器位元(例如，週期性地讀取該位元來判定其狀態)。每一個DRAM 120可基於上次通知之一溫度差來設置旗標126。因此，一旦該DRAM設置旗標126，它可以儲存該值作為後續旗標的一基線來指出要調整ZQ comp 128的需求。將被理解的是，在該感測器讀數中的變化可以是正的變化或負的變化。在一實施例中，感測器124在內部控制該比較，並設置旗標126來觸發記憶體控制器110以發出一ZQ校準鎖存命令(例如，ZQCal鎖存)。
在一實施例，不執行該比較本身，記憶體120可儲存感測器124先前和當前的讀數(值)，並觸發記憶體控制器110來讀取並比較該等值。使用旗標126或其他來自記憶體120的指示，該主機或記憶體控制器110就不需要管理與定期發出一ZQCal鎖存命令相關聯的定時。因此，記憶體120可當需要發出命令時才觸發記憶體控制器110以發出該命令，記憶體控制器110將不需要管理該定時或用光C/A匯流排頻寬來發送將由記憶體120忽略的命令(忽略是因為沒有ZQ comp更改或更新是必要的)。
除了相對於一單一記憶體裝置120的該等優點，將被理解的是，在一運算裝置中系統100的許多應用將包含有多個記憶體裝置120。使用多個記憶體裝置120，記憶體控制器110傳統上需要管理用於發出一ZQ comp信號給所有的記憶體120的定時。這一過程傳統上需要花超過一毫秒(ms)以上的時間，即使用於每個個別裝置的該定時傳統上是在1微秒(μs)的量級。透過讓記憶體控制器110發出ZQ comp信號以回應於在每一個記憶體裝置上的感測器資料，記憶體控制器110可以節省相當大的頻寬。
另外，在一實施例中，ZQ comp排程器132可以包括邏輯構件以判定較佳的定時以發出ZQ comp信號。例如，在一實施例中，排程器132在產生任何ZQ comp信號之前會等待直到一臨界數量(例如，某一大於一的數)的記憶體120已經設置旗標126為止。因此，當排程器132禁用在該C/A匯流排上的存取流量命令以將ZQ補償信號排程時，就可以 發出用於多個裝置的信號，並把該開銷分攤在多個裝置上。在一實施例中，排程器132包含有邏輯構件以等待直到有一臨界數量的記憶體120觸發旗標126，除非從該第一旗標被偵測到開始已經過了一段臨界時間，則會無論如何都發出該ZQ comp信號。在一實施例中，記憶體控制器發出一ZQ comp信號序列給數個並行的記憶體120以回應於一或多個旗標126被設置。在一實施例中，記憶體控制器110發出一系列阻抗補償命令給一個子集或所有的記憶體120以回應於由該等記憶體中之一偵測到一第一旗標126。
透過從各個不同的記憶體120分別地監視旗標126，記憶體控制器110可避免發送不需要的ZQ comp信號。不會在不需要時優先使得記憶體控制器110和記憶體120兩者執行ZQ comp操作而使記憶體控制器110產生開銷，系統100可以對這種操作作出回應。藉由允許對該阻抗補償如何被管理做調整，此一操作可提供多條路徑來改善系統性能。例如，在一實施例中，每一個記憶體120可以知道(例如，被配置成具有值可指出)何時該等臨界值可以被設置以對它們最佳化來滿足一改善該系統速度的容限。這種配置可導致出用於I/O的較佳容限，因為每一個記憶體供應商使用其特定的程序及/或記憶體實現方式來控制該阻抗補償定時，而不是取決於正被使用之一般全系統最壞情況的容限。
在一實施例中，記憶體控制器110從每一記憶體120讀出感測器資料。在一實施例中，讀出該感測器資料可 被理解為讀出旗標126及/或讀出感測器124的該等值。透過要麼讀出旗標126要麼讀出該感測器資料並把其與一先前儲存的讀數進行比較，排程器132可判定一性能狀況已變化超過一臨界值。記憶體控制器110可儲存該先前的讀數及/或記憶體120可以儲存該先前的讀數。記憶體控制器110產生一阻抗補償信號來觸發記憶體120以調節至少一個與ZQ comp 128相關的設置。
圖2係一記憶體子系統實施例的方塊圖，其中記憶體裝置感測器資料除了刷新控制設置之外還可被使用於阻抗補償。系統200可以是根據圖1之系統100的一記憶體子系統實例。系統200更具體地圖示出某些可由系統100之一實施例來實現的特徵。記憶體控制器210管理對記憶體220的存取。記憶體220可以是在系統200中多個記憶體裝置中之一。記憶體控制器210包括I/O 212以經由記憶體220的I/O 230介接記憶體220。
在一實施例中，記憶體控制器210包括刷新控制214。刷新控制214代表在記憶體控制器210內的邏輯構件來管理依電性記憶體220的該刷新。刷新控制214可以包括邏輯構件用於管理記憶體220的自刷新設置及/或記憶體控制器在該等發出刷新命令所在的正常刷新。在一實施例中，刷新控制214係基於來自記憶體220中感測器資訊來調整其操作。
在一實施例中，記憶體控制器210包括ZQ補償控制216。ZQ comp控制216代表管理記憶體220(I/O 230)之該 I/O介面之阻抗補償的邏輯構件。ZQ comp控制216可以根據本文所述之任何實施例執行補償控制。ZQ comp控制216可以是或包括一排程器來管理在系統200中補償控制的該定時。基於指出該感測器已偵測到在一運行狀況中變化的感測器資料，ZQ comp控制216判定何時要發送一阻抗補償信號給記憶體220和其他的記憶體裝置。在一實施例中，記憶體220將旗標化該變化，但記憶體控制器210仍然將決定何時要發出信號來觸發該記憶體裝置以調整其I/O補償。將被理解的是，儘管記憶體控制器210判定何時要發送一補償信號，但該記憶體控制器產生該信號以回應於偵測到或判定該旗標或該記憶體指示。
記憶體220包括陣列242，其代表記憶體220的該等記憶體資源。該等記憶體資源可以多個資料列，可由列和行來定址。邏輯構件244代表在記憶體220內的解碼邏輯構件來定址陣列242中由一記憶體存取指令諸如一讀出或寫入來指定之一位置。控制器222代表記憶體220的一控制器。將被理解的是，記憶體控制器210是用於系統200的一控制器並用於該主機控制對記憶體220的存取。控制器222代表在記憶體220內的處理資源以使得該記憶體管理和排程它自己的操作來服務接收自記憶體控制器210的該等記憶體存取命令。
在一實施例中，記憶體220包括一或多個感測器226。感測器226可以包括一電壓感測器、溫度感測器、電流感測器、或可偵測出會影響I/O 230阻抗之性能狀況中變 化的其他感測器。將被理解的是許多現代的記憶體包含有晶粒上的感測器。該等感測器傳統上一直被使用於偵測有關於過舊(overage)狀況的情況。由感測器226所偵測到在該等狀況中的某些變化也可以指出影響I/O 230之輸入和輸出阻抗的一狀況。在一實施例中，控制器222基於來自感測器226讀數判定一狀況已變化超過一臨界值。將被理解的是，該臨界值將基於系統結構、記憶體類型、I/O類型、記憶體大小、和其他的因素來被設置。該臨界值判定何時一性能狀況的變化足以對I/O 230的該I/O阻抗會有一不期望的影響。在I/O阻抗中的一變化渴影響發送和接收的邊界及/或定時。
I/O 230包含有驅動器232以驅動該等I/O信號線用於記憶體220把資料發送給記憶體控制器210。在一實施例中，I/O 230包含有ODT(晶粒上終結電阻)234來控制記憶體220的該輸入阻抗以從記憶體控制器210接收資料。驅動器232和ODT 234可由記憶體220之設置來配置，並且可以被整體地稱為I/O設置。驅動器232和ODT 234的該等設置可能會影響定時、反射、以及有關在記憶體控制器210和記憶體220之間信號交換(發送或接收)完整性的其他方面。在一實施例中，暫存器224代表一包含有用於I/O 230之I/O變化的一暫存器。在特定性能狀況，諸如操作電壓和操作溫度中的變化會導致該阻抗漂移，即使不改變該等I/O設置也會。調整該等I/O設置(ZQ comp)可以補償該等不斷變化的狀況。在一實施例中，記憶體220包含有在一單一記憶體晶 粒上的兩個通道，而該等I/O設置被跨通道共用。
在一實施例中，該等I/O設置適用於記憶體220之不同的I/O。例如，驅動器232可適用於雙向信號線(例如一資料匯流排)，但並不適用於一單向匯流排(諸如命令/位址匯流排)。ODT 234可適用於單向以及雙向信號線兩者。在一實施例中，ODT包括拉升和拉下腳兩者，並且拉升和拉下的組合可被配置，如在本領域中所被理解的。該等I/O設置可判定驅動器232將要如何努力的來(例如，使用多少電流)驅動該等信號線，和ODT將如何被配置來終止該等信號線。來自記憶體控制器210之一ZQCal信號或其他的補償信號可以啟始在記憶體220內I/O設置的該調整。
在一實施例中，暫存器224代表或包括一用於記憶體220的一模式暫存器。模式暫存器是在記憶體220中控制用於記憶體220之各種操作設定的一暫存器。該等不同的設置可以對應於不同的操作模式。在一實施例中，記憶體控制器210只設置一特定的位元樣式來登錄該模式暫存器的元件以把記憶體220置於一特定的模式中。取決於記憶體220是在什麼模式中，控制器222可施加特定的設置到I/O 230及/或記憶體220的其他組件及/或施加特定的定時參數到它的操作。
在一實施例中，記憶體220在暫存器224(其可以是一模式暫存器或可由記憶體控制器210存取之其他的暫存器)中設置一旗標以回應於偵測到在感測器226中的變化。例如，控制器222可儲存(存到一暫存器中或由控制器 222用於其操作之記憶體位置中)來自感測器226的一或多個讀數值。當相比於一先前的或儲存的讀數，記憶體220可以偵測在一新感測器讀數中的變化。在一實施例中，暫存器224代表一或多個感測器值可被儲存其中的儲存器。在一實施例中，記憶體控制器210週期性地讀出在暫存器224中由記憶體220所設置的該值或旗標以判定該記憶體是否已準備好調整它的I/O的阻抗設置。系統200亦可替代地以一種基於中斷的機制來進行配置。然而，一中斷機制可能需要一專用的信號線或經多工的/經重新規劃的信號線來把該中斷從記憶體220傳送到記憶體控制器210。
圖3係用於適應性阻抗補償之一命令/位址定時之時序圖的一實施例。C/A信號310代表一傳統的阻抗補償方法，其係基於最壞的系統狀況。以一種處理最差情況的方式，C/A 310圖示出一重複的時間表，其中該記憶體控制器啟始具有一ZQCal開始信號之阻抗補償(在圖3的目的中稱作ZQ comp)。在啟始該ZQCal與發出一ZQ comp鎖存信號(ZQCal鎖存)之間的該時間係tZQCal，其被排定為最低1微秒(μs)。因此，該記憶體控制器傳統上必須啟始一ZQ校準以觸發該記憶體為該ZQ補償做準備，然後發出一鎖定信號以致使該記憶體鎖存該ZQ comp。該記憶體裝置用來鎖存該ZQ comp的該時間為tZQLat，其大約是30奈秒(ns)。
在某些情況下，在該調整過程中該記憶體控制器將把該C/A匯流排保持空閒(停止該匯流排)，因此，C/A 310每一個校準的執行將經歷tZQCal+tZQLat的開銷，對於每 一個記憶體裝置。該記憶體控制器傳統上必須為每一個記憶體裝置重複在C/A 310上的時間表，無論該記憶體是否需要調整其ZQ comp設置。取決於該系統配置，該C/A匯流排的該空閒時間因此為在活動頻寬中的該損失，會延長到為每秒有數毫秒的空閒時間。在其他情況下，該記憶體控制器可以透過繼續發出其他的指令來把該tZQCal延遲隱藏在背景中。然而，仍然必須為每一個裝置在一定期的排程上監視和排程該定時不管該記憶體裝置是否需要被更新，其會沒有必要地佔用記憶體控制器的資源。
C/A 320圖示出一旗標檢查機制以根據本文所描述之任何的實施例發出ZQ comp。根據用C/A 320來發出ZQ comp可顯著地降低與ZQ comp相關聯的該開銷。不需要定期地在該1μs週期後發出該ZQ補償命令和安排ZQCal鎖存，該記憶體控制器僅視需要的發出ZQ補償命令。C/A 320始於圖示出一段時間其中不需要改變該等阻抗設置，因為沒有偵測到性能狀況的變化，或者是因為性能狀況的該等改變沒有超過指出需要調整補償之一臨界值。假定在不需要變化的一段時間之後，在一實施例中該記憶體控制器檢查一旗標，若該感測器指出在一性能狀況中的一變化超過一臨界值，該記憶體將設置該旗標。可以根據本文中所描述的任何實施例來做出這樣的判定。
假設在C/A 320中該旗標檢查並無指出需要執行ZQ comp，該記憶體控制器將繼續運行而不會發出一ZQ comp命令。假設在C/A 320中該旗標檢查確實指出需要執行 ZQ comp(如在圖3所示的該狀況)，該記憶體控制器發出一ZQCal鎖存信號。將被理解的是，該時間tZQChk(在檢查該旗標與發出一鎖存信號之間的時間)至少以兩種方式的被調適。tZQChk係適應性的，因為預期該記憶體控制器不一定會在執行一檢查之後直接發出一ZQCal鎖存信號，因為至少在某些時候該旗標將不會被設置。tZQChk也係適應性的情況為，在一實施例中，即使當該旗標被設置，該記憶體控制器可以控制將在至少一段時間之後的何時發出該ZQCal鎖存信號。例如，在發出ZQCal鎖存之前，該記憶體控制器可以等待直到一特定數量的記憶體裝置設置一旗標。將被理解的是，在C/A 320上發出ZQCal鎖存之後，該相同時間段，大約30奈秒的tZQLat發生。該記憶體控制器將只視需要的在C/A 320上重複該檢查和發出ZQCal鎖存。
在一實施例中，檢查該旗標並判定發出ZQCal鎖存的該時間大約為該tZQLat時間。因此，從該旗標檢查到ZQCal鎖存的時間可以是數十奈秒的量級，其顯著地低於該記憶體控制器傳統管理所必須要的1微秒。此外，在一實施例中，其中數個鎖存係從數個不同的記憶體裝置被偵測到，數個裝置可以準備好做一ZQ comp調整，並全都可以依序地被鎖存，這降低了顯著的開銷，因為不需要在無需更新其阻抗補償之數個記憶體裝置中啟始ZQ comp。這種方法可以在C/A 320上最大化ZQ comp信號的該排程。
在一實施例中，一記憶體裝置包含有感測器，其監視用於設定刷新狀態的該時序配置的目的(例如，由該記 憶體裝置本身用於自刷新的排程定時及/或由該記憶體裝置用於自動刷新的排程定時)。在一實施例中，該記憶體控制器週期性地檢查該感測器資料用於配置刷新定時的目的。因此，在一實施例中，基於檢查用於刷新之該相同的感測器資料，該記憶體控制器可以另外執行阻抗補償檢查。在這樣的實現方式中，一ZQ comp旗標的讀出或偵測可以發生在一刷新讀出或刷新監視操作期間。因此，檢查ZQ comp旗標可以以很少的開銷來被實現。
圖4係一程序之一實施例的流程圖，用於執行基於記憶體裝置感測器資料的阻抗補償。用於進行阻抗補償的系統400可由根據本文中所描述之任何實施例中的系統來執行，諸如圖1的系統100及/或圖2的系統200。在一實施例中，該阻抗補償操作包括在該記憶體控制器和該記憶體裝置上的並行操作。在一實施例中，該記憶體控制器監視將由該記憶體來設置的一旗標，並判定是否該旗標指出該記憶體準被好要做一阻抗補償調整，402。若該旗標並未指出需要改變補償，404的NO分支，該記憶體控制器繼續監視該旗標而不發出一阻抗補償命令。
當該記憶體控制器監視該旗標時，該記憶體監視一或多個感測器，以判定是否要設置該旗標，412。該(等)感測器監視會影響該記憶體之I/O阻抗的一或多個性能狀況。基於從該(等)感測器所讀出的值，在一實施例中，該記憶體判定在一性能狀況中的變化是否超過一臨界值，414。在一實施例中，該記憶體控制器讀出該等值並做出該判 定。若在狀況中的變化不大於某一臨界值X，416的NO分支，該記憶體繼續監視該感測器，412。將被理解的是，在性能狀況中的變化可能是正的或負的。因此，X可以代表正數或負數，或者在416中的該狀況可以是該變化的該絕對值是否超過X。
若在狀況中的該變化不超過該臨界值，416的YES分支，在一實施例中，該記憶體更新一補償旗標或其他指示，418。該旗標指出該記憶體已準備好要執行阻抗補償。在一實施例中，該記憶體儲存該狀況值以使用來與來自該感測器之後續的讀數進行比較，420。當該記憶體設置該旗標時，418，當它在下一次評估該旗標時該記憶體控制器將偵測到該旗標。若該旗標被設置，404的YES分支，在一實施例中，該記憶體控制器判定是否要發出一阻抗補償命令，422。在一實施例中，在發出一命令之前，該記憶體控制器將等待直到數個記憶體裝置已準備好要補償。在一實施例中，該記憶體控制器將延遲發出一命令直到在發出一時間敏感記憶體存取命令之後為止。
因此，若該記憶體控制器判定將不更新該記憶體的該阻抗補償，424的NO分支，在發出該命令之前，可能存在該記憶體控制器可以執行之任何數量的操作。最終該記憶體控制器將更新該阻抗補償。若該記憶體控制器將更新阻抗補償，424的YES分支，該記憶體控制器可以重置該旗標，426。在一實施例中，該記憶體控制器可直接寫入該旗標的該值。在一實施例中，該記憶體控制器會發出可致 使該記憶體重置該旗標的一信號。
該記憶體控制器產生一或多個阻抗補償信號或命令以發出給一或多個記憶體，428。該記憶體控制器發送該等信號或發出該等命令給該記憶體，430。該記憶體接收到該ZQ comp信號並解碼該信號，432。在一實施例中，該記憶體判定要做出那些更新，434。在一實施例中，該ZQ comp信號指出要做出什麼改變。在一實施例中，該記憶體判定要做出什麼改變係相關聯於偵測到由該感測器所指出的該狀況和設置該旗標。在一實施例中，該記憶體可以更新該I/O阻抗的不同方面。
在一實施例中，該記憶體更新有關於ODT的一設置，436的ODT分支。該記憶體可以設置一個新的設置用於ODT的一或多個方面，諸如讀出阻抗及/或寫入阻抗，438。在一實施例中，該記憶體更新與輸出驅動器有關的設置，436的DRIVER分支。該記憶體可以設置一個新的設置用於該輸出驅動器，440。
圖5係一程序的一實施例的流程圖，用於運用記憶體裝置的感測器資料用於自刷新控制和阻抗補償。程序500圖示出一記憶體如何可運用感測器資料的一實施例。雖然圖4的程序400圖示出了一種程序，其中該記憶體裝置本身基於它的感測器的一讀數來做出設置一旗標的判定，程序500圖示出一種程序，其中該記憶體控制器可以計算該判定。該記憶體包括一或多個感測器，其監視有無改變，502。在一實施例中，該記憶體週期性地獲取並記錄該感測器讀 數。在一實施例中，該記憶體把該感測器資料記錄在可由該記憶體控制器存取的一暫存器中，504。
在一實施例中，該記憶體控制器判定是否從該暫存器讀出該感測器資料的時候到了，506。若該記憶體控制器讀出該暫存器的時候到了，508的YES分支，該記憶體提供該暫存器資料，510。在一實施例中，該記憶體控制器使用具有該等感測器讀數的該暫存器資料來判定哪些設置要運用到該記憶體用於刷新及/或自我刷新的目的。因此，該記憶體控制器可以基於該感測器資料設置一或多個刷新設置，512。在一實施例中，該記憶體控制器也把該感測器資料運用來判定是否發出一ZQ補償指令給該記憶體。在一實施例中，如此一操作可能需要該記憶體控制器來管理tATKal之該傳統的1μs定時，但將只要當在補償中一變化被需要時才需要管理這種定時。因此，該記憶體控制器仍然可以透過這種方法來做ZQ comp以保留在該C/A匯流排上的頻寬。因此，該記憶體控制器可判定是否該感測器資料指出在該記憶體中需要做阻抗補償，514。在一實施例中，該阻抗補償的判定和發出可以根據程序400開始於424來被執行。該差異會是該記憶體控制器可能需要同時發出一ZQCal啟始(或開始)命令以及一鎖存作為該ZQ comp信號或命令。
圖6係一種運算系統之一實施例的方塊圖，其中基於記憶體裝置感測器資料之阻抗補償可被實現。系統600代表根據本文所描述之任一實施例的一種運算裝置，並且 可以是一膝上型電腦、一桌上型電腦、一伺服器、一遊戲或娛樂控制系統、一掃描機、影印機、印表機、路由或交換裝置、或其他電子裝置。系統600包含有處理器620，其為系統600提供指令的處理、操作管理、和執行。處理器620可以包括任何類型的微處理器、中央處理單元(CPU)、處理核心、或者其他的處理硬體來為系統600提供處理。處理器620控制系統600的整體操作，並且可以是或包括，一或多個可規劃通用或特定目的微處理器、數位信號處理器(DSP)、可規劃控制器、特定應用積體電路(ASIC)、可規劃邏輯構件裝置(PLD)、或類似者、或這些裝置的一種組合。
記憶體子系統630代表系統600的主記憶體，並提供將由處理器620來執行之程式碼、或將被使用在一程序執行中資料值的暫時儲存。記憶體子系統630可包括一或多個記憶體裝置諸如唯讀記憶體(ROM)、快閃記憶體、隨機存取記憶體(RAM)之一或多個變型、或其他記憶體裝置、或這種裝置的一種組合。記憶體子系統630儲存和代管，除其他事項之外，作業系統(OS)636以提供一軟體平台用於執行在系統600中的指令。此外，其他的指令638從記憶體子系統630被儲存並執行以提供系統600的該邏輯構件和該處理。OS 636和指令638係由處理器620執行。記憶體子系統630包括記憶體裝置632，在那它儲存資料、指令、程式，或其他的項目。在一實施例中，記憶體子系統包括記憶體控制器634，其係一種記憶體控制器以產生和發出命令給記憶體裝置632。將被理解的是記憶體控制器634可以是處理 器620的一實體部分。
處理器620和記憶體子系統630被耦合到匯流排/匯流排系統610。匯流排610係一抽象的概念，其代表任何一或多個獨立的實體匯流排、通信線路/介面、及/或點對點的連接，由適當的橋接器、適配器、及/或控制器連接。因此，匯流排610可以包括，例如，系統匯流排的一或多個、一週邊組件互連(PCI)匯流排、一超傳輸或工業標準架構(ISA)匯流排、一小型電腦系統介面(SCSI)匯流排、一通用串列匯流排(USB)、或國際電機和電子工程師學會(IEEE)標準1394匯流排(通常被稱為「火線」)。匯流排610的該等匯流排也可以對應到在網路介面650中的介面。
系統600還包括一或多個輸入/輸出(I/O)介面640、網路介面650、一或多個內部大容量儲存裝置660、以及耦合到匯流排610的週邊裝置介面670。I/O介面640可以包括一或多個介面組件透過其一使用者與系統600(例如，視訊、音訊、及/或字母數字介面)互動。網路介面650提供系統600可與遠端裝置(例如，伺服器、其他運算裝置)透過一或多個網路進行通信的能力。網路介面650可包括一乙太網適配器、無線互連組件、USB(通用串列匯流排)、或其他有線或無線基於標準的或專有的介面。
儲存器660可以是或包括任何傳統的媒體用於以一種非依電性的方式儲存大量的資料，諸如一或多個磁性、固態、或基於光學的碟、或一種組合。儲存器660以一種持續的狀態(即，儘管系統600電力中斷該值還是被保留) 保存程式碼或指令和資料662。儲存器660可被一般認為是一種「記憶體」，雖然記憶體630係該執行的或操作的記憶體以提供指令給處理器620。雖然儲存器660係非依電性的，記憶體630可包括依電性記憶體(即，若系統600的電力被中斷，該資料的該值或狀態係未定的)。
週邊介面670可以包括以上沒被具體提及之任何的硬體介面。週邊通常係指從屬連接到系統600的裝置。一從屬連接係指系統600提供其中操作執行在其上、和一使用者與其互動之該軟體及/或硬體平台。在一實施例中，系統600係一伺服器裝置。在一伺服器裝置中的一實施例中，系統600可以在一伺服器配置中結合在一起之多個系統中之一。例如，該伺服器可被實現為一刀鋒伺服器其在一底盤系統中與其他的刀鋒伺服器相結合。
在一實施例中，記憶體子系統630包含有ZQ comp控制680，其代表在系統600內的邏輯構件以實現基於感測器資料用於記憶體632的I/O阻抗控制。ZQ comp控制680被展示為在系統600的一單獨元件，但代表在記憶體控制器634和記憶體632中的邏輯構件以根據本文所描述之任何的實施例來實現ZQ comp。在一實施例中，記憶體632判定何時需要ZQ comp並設置一旗標來觸發記憶體控制器634以發出一ZQ comp命令。
圖7係一種行動裝置之一實施例的方塊圖，其中基於記憶體裝置感測器資料之阻抗補償可被實現。裝置700代表一行動運算裝置，諸如一運算平板電腦、一行動電話 或智慧型手機、一具有無線功能的電子閱讀器、可穿戴式運算裝置、或其他的行動裝置。將被理解的是該等組件的某些係被一般地顯示，並非這一裝置之所有的組件都被圖示於裝置700中。
裝置700包括處理器710，其執行裝置700的主要處理操作。處理器710可以包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可規劃邏輯構件裝置、或其他的處理構件。由處理器710所執行的該等處理操作包括在其上應用程式及/或裝置功能被執行之一作業平台或作業系統的執行。該等處理操作包括與一人類使用者或與其他裝置I/O(輸入/輸出)有關的操作、與電源管理有關的操作、及/或與把裝置700連接到另一裝置有關的操作。該等處理操作也可以包括與音訊I/O及/或顯示器I/O有關的操作。
在一實施例中，裝置700包括音訊子系統720，其代表與提供音訊功能給該運算裝置之相關聯的硬體(例如，音訊硬體和音訊電路)和軟體(例如，驅動程式、編解碼器)組件。音訊功能可以包括揚聲器及/或耳機輸出、以及麥克風輸入。用於這種功能的裝置可被整合到裝置700中，或被連接到裝置700。在一實施例中，藉由提供由處理器710所接收和處理之音訊命令一使用者與裝置700互動。
顯示子系統730代表為使用者提供一視覺及/或觸覺顯示用於與該運算裝置互動之硬體(例如，顯示器裝置)和軟體(例如，驅動程式)組件。顯示子系統730包括顯示介 面732，其包括用於提供一顯示給一使用者之特定的螢幕或硬體裝置。在一實施例中，顯示器介面732包括分離於處理器710的邏輯構件以執行至少一些與該顯示器有關的處理。在一實施例中，顯示器子系統730包括可同時提供輸出和輸入兩者給使用者之一觸控螢幕裝置。在一實施例中，顯示器子系統730包括提供一輸出給一使用者之一高解晰度(HD)顯示器。高解晰度可以指具有大約100PPI(每英寸像素)或更高像素密度之顯示器，並且可以包括格式諸如全高畫質(例如，1080p)、視網膜顯示器、4K(超高畫質或UHD)、或其他。
I/O控制器740代表與一使用者互動有關的硬體裝置和軟體組件。I/O控制器740可以操作以管理係音訊子系統720及/或顯示子系統730之一部分的硬體。此外，I/O控制器740圖示為用於連接到裝置700之附加裝置的一連接點透過其一使用者可以與該系統互動。例如，可被連接到裝置700的裝置可以包含有麥克風裝置、揚聲器或立體聲系統、視訊系統或其他顯示器裝置、鍵盤或鍵板裝置、或其他的I/O裝置用於特定的應用諸如讀卡機或其他的裝置。
如以上所述，I/O控制器740可以與音訊子系統720及/或顯示器子系統730互動。例如，透過一麥克風或其他音訊裝置的輸入可以提供輸入或命令用於裝置700之一或多個應用程式或功能。另外，音訊輸出可被提供來取代顯示器輸出或除了顯示器輸出之外的輸出。在另一實例中，如果顯示器子系統包括一觸控螢幕，該顯示器裝置還 充當一輸入裝置，其可以透過I/O控制器740被至少部分地管理。在裝置700上還可以有額外的按鈕或開關以提供由I/O控制器740管理的I/O功能。
在一實施例中，I/O控制器740管理裝置諸如一加速度計、相機、光感測器或其他的環境感測器、陀螺儀、全球定位系統(GPS)、或可被包括在裝置700中之其他的硬體。該輸入可以是直接使用者互動的一部分，以及對該系統提供環境輸入以影響其操作(諸如濾波雜訊、為亮度檢測調整顯示器、為相機施加閃光燈、或其他的功能)。在一實施例中，裝置700包括電源管理750，其管理電池電力使用、電池的充電、以及與節電功能有關的操作。
記憶體子系統760包括記憶體裝置762用於儲存在裝置700中的資訊。記憶體子系統760可以包括非依電性(若該記憶體裝置的電力被中斷其狀態不改變)及/或依電性(若該記憶體裝置的電力被中斷其狀態是不確定的)記憶體裝置。記憶體760可以儲存應用程式資料、使用者資料、音樂、照片、文件、或其他資料、以及有關於系統700之應用程式和功能該執行的系統資料(不管是長期的或暫時性的)。在一實施例中，記憶體子系統760包括記憶體控制器764(其也可被認為是系統700之該控制的一部分，並有可能被認為是處理器710的一部分)。記憶體控制器764包括一排程器來產生並發出命令給記憶體裝置762。
連接770包括硬體裝置(例如，無線及/或有線連接器和通訊硬體)和軟體組件(例如，驅動程式、協定堆疊) 以使得裝置700可與外部裝置進行通信。該外部裝置可以是單獨的裝置，諸如其他的運算裝置、無線存取點或基地台，以及週邊裝置諸如耳機、印表機、或其他的裝置。
連接770可以包括多個不同類型的連接。一概而論，裝置700被圖示為具有蜂巢式連接772和無線連接774。蜂巢式連接772一般係指由無線載波所提供的蜂巢式網路連接，諸如經由GSM(全球行動通信系統)或變型或衍生物、CDMA(分碼多重存取)或變型或衍生物、TDM(分時多工)或變型或衍生物、LTE(長期演進一也被稱為「4G」)、或其他蜂巢式服務標準來提供。無線連接774指的是不是蜂巢式的無線連接，並且可以包括個人區域網路(諸如藍牙)、區域網路(諸如WiFi)、及/或廣域網路(諸如WiMAX)、或其他的無線通信。無線通信係指透過一非固體媒體透過經調變的電磁輻射的使用來傳輸資料。有線通信係透過一固體通信媒體來發生。
週邊連接780包括硬體介面和連接器、以及軟體組件(例如，驅動程式、協定堆疊)來做出週邊連接。將被理解的是裝置700可以同時係一週邊裝置(「至」782)於其他的運算裝置，以及有週邊裝置(「從」784)連接到它。裝置700通常具有一個「對接」連接器以連接到其他的運算裝置用於目的諸如管理(例如，下載及/或上傳、改變、同步)在裝置700上的內容。另外，一個對接連接器可以允許裝置700連接到允許裝置700來控制內容輸出，例如，給音訊視訊或其他系統的某些週邊裝置。
除了一專有對接連接器或其他專有的連接硬體之外，裝置700可以經由公共或基於標準的連接器做出週邊連接780。常見的類型可包括通用串列匯流排(USB)連接器(其可以包括任何數量的不同的硬體介面)、包括MiniDisplayPort(MDP)的DisplayPort、高解晰度多媒體介面(HDMI)、火線、或其他類型。
在一實施例中，記憶體子系統760包括ECC 766。ECC 766被展示為一單獨的元件，但代表在記憶體裝置762中內部的ECC和在記憶體控制器764中系統級的ECC。該內部的ECC在執行錯誤偵測和更正之後產生內部檢查位元以回應於一讀出請求。記憶體控制器764的該外部ECC可以使用該等檢查位元作為元資料以在該系統層級來擴增錯誤更正。
在一實施例中，記憶體子系統760包含有ZQ comp控制766，其代表在系統700內的邏輯構件以實現用於記憶體762之基於感測器資料的I/O阻抗控制。雖然ZQ comp控制766被展示為係於系統700中的一分開的元件，但代表在記憶體控制器764和記憶體762中的邏輯構件以根據本文所描述之任何的實施例來實現ZQ comp。在一實施例中，記憶體762判定何時它需要ZQ comp並設置一旗標以觸發該記憶體控制器764發出一ZQ comp命令。
在一方面，一種用於一I/O(輸入/輸出)介面之阻抗補償的方法包含有：經由在一記憶體裝置上的邏輯構件，偵測會影響該記憶體裝置I/O阻抗之一性能狀況中的變 化；對一相關聯的記憶體控制器觸發一補償旗標信號以回應於偵測到該變化；以及對該補償旗標信號作出回應，在該記憶體裝置從該記憶體控制器接收一會觸發在該記憶體裝置之I/O阻抗補償中變化的一阻抗補償信號。
在一實施例中，偵測在性能狀況中的該變化包括偵測超過一臨界值之一操作溫度變化。在一實施例中，偵測在性能狀況中的該變化包括偵測超過一臨界值之一操作電壓變化。在一實施例中，偵測在性能狀況中的該變化包括以晶粒上的感測器來偵測該變化。在一實施例中，觸發該補償旗標信號包括設置該記憶體裝置之一模式暫存器中的值以由該記憶體控制器週期性地檢查。在一實施例中，觸發在I/O阻抗補償中該變化的該阻抗補償信號包括觸發對一驅動器阻抗的一種調整。在一實施例中，觸發在I/O阻抗補償中該變化的該阻抗補償信號包括觸發對一晶粒上終結電阻值的一種調整。在一實施例中，該記憶體裝置係並聯耦合到該記憶體控制器之多個記憶體裝置中之一，並且其中回應於該補償旗標信號接收阻抗補償信號包括只有在該記憶體控制器已接收到來自一臨界數量之記憶體裝置的補償旗標之後才從該記憶體控制器接收該阻抗補償信號。在一實施例中，該記憶體裝置係並聯耦合到該記憶體控制器之多個記憶體裝置中之一，並且其中接收觸發在I/O阻抗補償中該變化的該阻抗補償信號更包含有接收由該記憶體控制器依序發送出之一阻抗補償信號連續序列中之一。在一實施例中，該阻抗補償信號包括觸發該記憶體裝置來設 置一阻抗補償配置的一ZQCal鎖存信號。在一實施例中，該阻抗補償信號包括觸發該記憶體裝置以啟始一阻抗補償校準例行程序之一ZQCal開始信號、以及觸發該記憶體裝置以設置一阻抗補償配置的一ZQCal鎖存信號。
在一方面中，一種管理一記憶體之阻抗補償的記憶體控制器包含有：耦合到一記憶體裝置的I/O(輸入/輸出)硬體以從該記憶體裝置讀出指出在一感測器讀數中有變化的資料；以及一排程器以基於從該記憶體裝置所讀出的資料判定影響該記憶體裝置I/O阻抗之一性能狀況已變化超過一臨界值，並且回應於判定該性能狀況已變化超過一臨界值，產生一阻抗補償信號給該記憶體裝置來觸發在該記憶體裝置中在I/O阻抗補償中的一變化。
在一實施例中，該I/O硬體將毒出由該記憶體裝置所設置的一旗標，其指出該性能狀況已變化超過一臨界值。在一實施例中，該I/O硬體將從該感測器讀出資料以回應於由該記憶體裝置所設置的一旗標。在一實施例中，該I/O硬體將從該感測器讀出資料以回應於由該記憶體裝置所設置的一旗標，其指出該性能狀況已變化超過該臨界值。在一實施例中，該排程器將判定在該記憶體內操作溫度中的一變化超過一臨界值。在一實施例中，該排程器將判定在該記憶體內操作電壓中的一變化超過一臨界值。在一實施例中，該感測器包含有該記憶體裝置之一晶粒上感測器，其監視性能狀況來設置一用於刷新該記憶體裝置的參數。在一實施例中，該I/O硬體將從該記憶體裝置的一模 式暫存器讀出一或多個值。在一實施例中，該I/O硬體將定期地檢查該模式暫存器的該等一或多個值。在一實施例中，該排程將產生一阻抗補償信號其觸發對該記憶體裝置I/O之一驅動器阻抗的一種調整。在一實施例中，該排程將產生一阻抗補償信號其觸發對該記憶體裝置I/O之一晶粒上終結電阻值的一種調整。在一實施例中，該I/O耦合到多個平行記憶體裝置，並且其中該排程器將延遲產生用於一記憶體裝置的該補償旗標信號直到至少一臨界數量之記憶體裝置被判定為具有已改變超過一臨界值之一影響I/O阻抗之性能狀況。在一實施例中，該I/O耦合到多個平行記憶體裝置，並且其中該排程器將排程出一阻抗補償信號的連續序列，其被依序發送給該等多個並行記憶體裝置中的至少數個。在一實施例中，該I/O耦合到多個平行記憶體裝置，並且其中該排程器將排程出一段時間來停止在一命令/位址(C/A)匯流排上對所有的記憶體裝置送出存取指令，以及當沒有存取命令流量在該C/A匯流排上被發送時來發送出一序列的阻抗補償信號給該等記憶體裝置的至少兩個。在一實施例中，該排程器將產生會觸發該記憶體裝置以設定一阻抗補償組態之一ZQCal開始信號在一實施例中，該排程器將產生會觸發該記憶體裝置以啟始一阻抗補償校準例行程序之一ZQCal開始信號、以及會觸發該記憶體裝置以設置一阻抗補償配置的一ZQCal鎖存信號。
在一方面中，一種具有一記憶體子系統的電子裝置包含有：一種LPDDR(低功率雙倍資料速率)的DRAM(動 態隨機存取記憶體)，其包括一晶粒上感測器來偵測會影響該DRAM I/O阻抗之一性能狀況的變化，和一暫存器來記錄有關性能狀況的資料；以及一記憶體控制器來控制存取該LPDDR DRAM，該記憶體控制器包含有耦合到該DRAM的I/O(輸入/輸出)硬體以從該DRAM讀出指出在一感測器讀數中變化的資料；以及一排程器以基於讀出來自該記憶體裝置的該資料判定影響該DRAM I/O阻抗之一性能狀況已經變化超過一臨界值，並且回應於判定該性能狀況已經變化超過該臨界值，產生一阻抗補償信號給該DRAM以觸發在該DRAM中在I/O阻抗補償中的一變化；以及一被耦合以基於存取自該DRAM的資料產生一顯示的觸控螢幕顯示器。根據以上針對耦合到一記憶體裝置之一記憶體控制器所描述之任何的實施例，該電子裝置可以包含有耦合到一DRAM的一記憶體控制器。
在一方面，一種用於一I/O(輸入/輸出)介面之阻抗補償的設備包含有：經由在一記憶體裝置上的邏輯構件用於偵測會影響該記憶體裝置I/O阻抗之性能狀態變化的構件；用於對一相關聯的記憶體控制器觸發一補償旗標信號以回應於偵測到該變化的構件；以及回應於該補償旗標信號，用於在該記憶體裝置接收來自該記憶體控制器的一阻抗補償信號的構件，該阻抗補償信號其觸發在該記憶體裝置中在I/O阻抗補償中的一變化。該設備可以包含有用於執行上述該方法之任何實施例的構件。
在一方面，一製造產品包含具有內容儲存在其上 之一電腦可讀取儲存媒體，當其被存取時致使一機器可執行操作，該操作包含有：經由在一記憶體裝置上的邏輯構件，偵測會影響該記憶體裝置I/O阻抗之性能狀態的一變化；對一相關聯的記憶體控制器觸發一補償旗標信號以回應於偵測到該變化；以及回應於該補償旗標信號，在該記憶體裝置接收來自該記憶體控制器的一阻抗補償信號其觸發在該記憶體裝置中在I/O阻抗補償中的一變化。該製造產品可以包含有用於執行根據上述該方法之任何實施例之操作的內容。
如本文所圖示的流程圖提供各種處理操作順序的實例。該等流程圖可以指出將由一軟體或韌體程序來執行的操作，以及實體的操作。在一實施例中，一流程圖可以說明一有限狀態機(FSM)的狀態，其可以以硬體及/或軟體來實現。雖然圖示出一種特定的序列或順序，但除非另有說明，該等操作的順序可以被修改。因此，該等圖示的實施例應被理解為只是一示例，且該程序可以以不同的順序來執行，並且一些操作可被平行地執行。另外，一或多個動作可以在各種實施例中被省略；因此，並非所有的動作都在每一個實施例中被需要。其他的處理流程也是有可能的。
就在本文中所描述之各種操作或功能的程度而言，它們可以被描述或定義為軟體碼、指令、配置、及/或資料。該內容可以是直接可執行的(「物件」或「可執行」形式)、原始碼、或差異碼(「差量」或「補丁」程式碼)。 本文所描述實施例之該軟體內容的提供可經由具有內容儲存於其上的製造物品、或經由操作一通信介面的一種方法以把該資料經由該通信介面來發送。一種機器可讀取儲存媒體可致使一機器執行所描述的功能或操作，並且包含任何以一種可由一機器(例如，運算裝置、電子系統、等等)來存取的形式來儲存資訊的機制，諸如可記錄/不可紀錄的體(例如，唯讀記憶體(ROM)、隨機存取記憶體(RAM)、磁碟儲存媒體、光儲存媒體、快閃記憶體裝置、等等)。一通信介面包含有介接一固線式、無線的、光學、等等媒體之任一的機制以通信到另一裝置，諸如一記憶體匯流排介面、一處理器匯流排介面、一網際網路連接、一碟控制器、等等。該通信介面的配置可以藉由提供配置參數及/或發送信號來製備該通信介面，以提供描述該軟體內容的一資料信號。該通信介面可以經由一或多個發送到該通信介面的命令或信號來存取。
本文中所描述的各種組件可以是用於執行所描述之操作或功能的構件。本文中所描述的每一個組件包括軟體、硬體、或它們的一種組合。該等組件可以被實現為軟體模組、硬體模組、特定目的硬體(例如，特定應用硬體、特定應用積體電路(ASIC、數位信號處理器(DSP)、等等)、嵌入式控制器、固線式電路、等等。
除了本說明書的描述之外，可以對本發明所公開的實施例和實現方式進行多種修改而不脫離其範圍。因此，在本文中的該圖說和實例應被理解為係一說明性的， 而不是限制性的意義。本發明的範圍應當只由參考到下面的申請專利範圍來度量。
100‧‧‧系統
110‧‧‧記憶體控制器
112、122‧‧‧I/O
120[0]~120[N-1]‧‧‧記憶體
124‧‧‧感測器
126‧‧‧旗標
128‧‧‧ZQ COMP
130‧‧‧排程器
132‧‧‧ZQ COMP排程器

Claims (22)

  1. 一種用於一I/O(輸入/輸出)介面之阻抗補償的方法，其包含下列動作：經由在一記憶體裝置上的邏輯構件，偵測出影響該記憶體裝置I/O阻抗之一性能狀況中的變化；對一相關聯的記憶體控制器觸發一補償旗標信號以回應於偵測到該變化；以及對該補償旗標信號作出回應，在該記憶體裝置處從該記憶體控制器接收會觸發在該記憶體裝置中之I/O阻抗補償中之變化的一阻抗補償信號。
  2. 如請求項1之方法，其中，偵測在性能狀況中的該變化之步驟包含下列步驟：偵測超過一臨界值的一操作溫度之變化。
  3. 如請求項1之方法，其中，偵測在性能狀況中的該變化之步驟包含下列步驟：偵測超過一臨界值的一操作電壓之變化。
  4. 如請求項1之方法，其中，偵測在性能狀況中的該變化之步驟包含下列步驟：以晶粒上的感測器來偵測該變化。
  5. 如請求項1之方法，其中，觸發該補償旗標信號之步驟包含下列步驟：設定在該記憶體裝置之一模式暫存器中的一值，該值是由該記憶體控制器週期性地檢查。
  6. 如請求項1之方法，其中，觸發在I/O阻抗補償中該變化 的該阻抗補償信號包含觸發對一驅動器阻抗的調整。
  7. 如請求項1之方法，其中，觸發在I/O阻抗補償中該變化的該阻抗補償信號包含觸發對一晶粒上終結電阻值的調整。
  8. 如請求項1之方法，其中，該記憶體裝置係與該記憶體控制器並聯耦合之多個記憶體裝置其中一者，並且其中，回應於該補償旗標信號而接收該阻抗補償信號之步驟包含只有在該記憶體控制器已從一臨界數量之多個記憶體裝置處接收到一補償旗標之後，才從該記憶體控制器接收該阻抗補償信號。
  9. 如請求項1之方法，其中，該記憶體裝置係與該記憶體控制器並聯耦合之多個記憶體裝置其中一者，並且其中，接收會觸發在I/O阻抗補償中該變化的該阻抗補償信號之步驟更包含有接收由該記憶體控制器依序發送出之阻抗補償信號的一連續序列其中一者。
  10. 如請求項1之方法，其中，該阻抗補償信號包含一ZQCal鎖存信號，其觸發該記憶體裝置以設定一阻抗補償配置。
  11. 如請求項1之方法，其中，該阻抗補償信號包含一ZQCal開始信號以及一ZQCal鎖存信號，該ZQCal開始信號觸發該記憶體裝置以啟始一阻抗補償校準例行程序且該ZQCal鎖存信號觸發該記憶體裝置以設定一阻抗補償配置。
  12. 一種管理一記憶體之阻抗補償的記憶體控制器，其包含 有：耦合到一記憶體裝置的I/O(輸入/輸出)硬體，用於從該記憶體裝置讀取指示出在一感測器讀數中之變化的資料；以及一排程器，用於基於從該記憶體裝置讀出該資料來判定會影響用於該記憶體裝置之I/O阻抗的一性能狀況已變化超過一臨界值，並且回應於判定出該性能狀況已變化超過一臨界值而產生一阻抗補償信號給該記憶體裝置來觸發在該記憶體裝置之I/O阻抗補償中的變化。
  13. 如請求項12之記憶體控制器，其中，該I/O硬體係用於讀取該感測器資料以回應由該記憶體裝置所設置的一旗標，該旗標指示出該性能狀況已變化超過一臨界值。
  14. 如請求項12之記憶體控制器，其中，該排程器係用於判定在該記憶體內操作溫度的變化超過一臨界值，或判定在該記憶體內操作電壓的變化超過一臨界值。
  15. 如請求項12之記憶體控制器，其中，該I/O硬體係用於從該記憶體裝置的一模式暫存器讀取出一或多個值。
  16. 如請求項12之記憶體控制器，其中，該排程係用於產生一阻抗補償信號，該阻抗補償信號觸發對該記憶體裝置I/O之一驅動器阻抗的調整、或觸發對該記憶體裝置I/O之一晶粒上終結電阻值的調整。
  17. 如請求項12之記憶體控制器，其中，該I/O與多個平行的記憶體裝置耦合，並且其中，該排程器係用於延遲用於一記憶體裝置的該補償旗標信號之產生，直到至少一 特定數量之記憶體裝置被判定為具有已經變化超過一臨界值且會影響I/O阻抗的性能狀況。
  18. 如請求項12之記憶體控制器，其中，該I/O與多個平行的記憶體裝置耦合，並且其中，該排程器係用於排程出一段時間來停止在一命令/位址(C/A)匯流排上對所有的記憶體裝置送出存取指令，以及當沒有透過該C/A匯流排發送存取命令流量時，送出一序列的阻抗補償信號給該等記憶體裝置中的至少兩者。
  19. 一種具有一記憶體子系統的電子裝置，其包含有：一種LPDDR(低功率雙倍資料速率)的DRAM(動態隨機存取記憶體)，其包括用於偵測會影響用於該DRAM的I/O阻抗之性能狀況之變化的一晶粒上感測器，以及用於記錄有關於該性能狀況的資料的一暫存器；以及一記憶體控制器，其用於控制對該LPDDR DRAM之取用，該記憶體控制器包括與該DRAM耦合的I/O(輸入/輸出)硬體，用於從該DRAM讀取指示出在一感測器讀數中之變化的資料；以及一排程器，用於基於從該記憶體裝置讀出該資料來判定會影響用於該DRAM之I/O阻抗的一性能狀況已變化超過一臨界值，並且回應於判定出該性能狀況已變化超過一臨界值而產生一阻抗補償信號給該DRAM來觸發在該DRAM之I/O阻抗補償中的變化；以及一觸控螢幕顯示器，其被耦合以基於從該DRAM所 取用的資料來產生一顯示。
  20. 如請求項19之電子裝置，其中，該排程器係用於判定在該DRAM內操作溫度中的變化超過一臨界值，或判定在該DRAM內操作電壓中的變化超過一臨界值。
  21. 如請求項19之電子裝置，其中該排程係用於產生一阻抗補償信號，其觸發對該DRAM I/O之一驅動器阻抗的調整、或觸發對該DRAM I/O之一晶粒上終結電阻值的調整。
  22. 如請求項19之電子裝置，其中，該DRAM係多個並行的LPDDR DRAM中之一，並且其中該排程器係用於延遲用於一DRAM的該補償旗標信號之產生，直到至少一特定數量之DRAM被判定為具有已經變化超過一臨界值且會影響I/O阻抗的性能狀況。
TW105103783A 2015-03-27 2016-02-04 基於偵測感測器資料之阻抗補償的技術 TWI643206B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/670,411 US10025685B2 (en) 2015-03-27 2015-03-27 Impedance compensation based on detecting sensor data
US14/670,411 2015-03-27

Publications (2)

Publication Number Publication Date
TW201642257A true TW201642257A (zh) 2016-12-01
TWI643206B TWI643206B (zh) 2018-12-01

Family

ID=56974261

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105103783A TWI643206B (zh) 2015-03-27 2016-02-04 基於偵測感測器資料之阻抗補償的技術

Country Status (7)

Country Link
US (2) US10025685B2 (zh)
EP (2) EP3657506B1 (zh)
JP (2) JP6729940B2 (zh)
KR (2) KR102581206B1 (zh)
CN (2) CN110059048B (zh)
TW (1) TWI643206B (zh)
WO (1) WO2016160276A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325655B2 (en) * 2015-04-10 2019-06-18 Hewlett Packard Enterprise Development Lp Temperature compensation circuits
US10141935B2 (en) * 2015-09-25 2018-11-27 Intel Corporation Programmable on-die termination timing in a multi-rank system
US10284198B2 (en) * 2015-10-02 2019-05-07 Samsung Electronics Co., Ltd. Memory systems with ZQ global management and methods of operating same
US9653144B1 (en) 2016-06-28 2017-05-16 Intel Corporation Apparatuses, methods, and systems for package on package memory refresh and self-refresh rate management
JP6640677B2 (ja) 2016-08-19 2020-02-05 キオクシア株式会社 半導体記憶装置
JP2018045743A (ja) * 2016-09-13 2018-03-22 東芝メモリ株式会社 半導体装置及びメモリシステム
US9965222B1 (en) * 2016-10-21 2018-05-08 Advanced Micro Devices, Inc. Software mode register access for platform margining and debug
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US10366765B2 (en) * 2016-12-15 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Adjustment circuit for partitioned memory block
US10062453B1 (en) * 2017-03-09 2018-08-28 Toshiba Memory Corporation Calibrating I/O impedances using estimation of memory die temperature
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
KR102396741B1 (ko) * 2017-09-11 2022-05-12 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
KR102391503B1 (ko) * 2017-09-11 2022-04-28 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
KR102649322B1 (ko) 2018-05-25 2024-03-20 삼성전자주식회사 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
US11163487B2 (en) * 2018-06-04 2021-11-02 Micron Technology, Inc. Methods for generating notifications for updated information from mode registers of a memory device to a host and memory devices and systems employing the same
US10692560B2 (en) * 2018-06-06 2020-06-23 Intel Corporation Periodic calibrations during memory device self refresh
US11570685B2 (en) 2018-10-24 2023-01-31 Carrier Corporation Power savings for wireless sensors
US11074976B2 (en) * 2019-08-26 2021-07-27 Sandisk Technologies Llc Temperature dependent impedance mitigation in non-volatile memory
KR20210047475A (ko) * 2019-10-22 2021-04-30 삼성전자주식회사 센서를 구비한 멀티 디스플레이 장치
CN112817884A (zh) * 2019-11-15 2021-05-18 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
US11579784B2 (en) 2019-11-27 2023-02-14 Micron Technology, Inc. Refresh counters in a memory system
US12009842B2 (en) * 2019-12-20 2024-06-11 Intel Corporation Error correcting code circuitry compatible with multi-width interfaces
JP6890701B1 (ja) * 2020-05-19 2021-06-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． コードシフト算出回路およびコードシフト値の算出方法
US11621038B2 (en) * 2021-07-21 2023-04-04 Micron Technology, Inc. Driver for non-binary signaling
EP4390925A1 (en) * 2021-11-04 2024-06-26 Samsung Electronics Co., Ltd. Electronic device for controlling operation of volatile memory and operation method thereof
KR20230112334A (ko) 2022-01-20 2023-07-27 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템, 및 반도체 장치의 동작 방법
CN115695103B (zh) * 2022-11-21 2024-05-17 深圳数马电子技术有限公司 阻抗自适应方法、装置、计算机设备和存储介质

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517613A (en) * 1991-12-12 1996-05-14 Emc Corporation Environment sensing/control circuit
US6262625B1 (en) * 1999-10-29 2001-07-17 Hewlett-Packard Co Operational amplifier with digital offset calibration
FI106411B (fi) * 1999-02-03 2001-01-31 Nokia Mobile Phones Ltd Menetelmä ja järjestely ilmaisimen ja ohjaussignaalin lämpöryöminnän kompensoimiseksi jaksoittaisessa säädössä
US6292059B1 (en) * 1999-10-29 2001-09-18 Scientific-Atlanta, Inc. Systems, methods, and circuits for providing thermal compensation in amplifiers
US6476392B1 (en) * 2001-05-11 2002-11-05 Irvine Sensors Corporation Method and apparatus for temperature compensation of an uncooled focal plane array
US6785793B2 (en) * 2001-09-27 2004-08-31 Intel Corporation Method and apparatus for memory access scheduling to reduce memory access latency
US7114087B2 (en) * 2003-05-27 2006-09-26 Intel Corporation Method to detect a temperature change by a thermal monitor and compensating for process, voltage, temperature effects caused by the temperature change
JP2005010966A (ja) 2003-06-18 2005-01-13 Olympus Corp Ｌｓｉ装置
US7111143B2 (en) * 2003-12-30 2006-09-19 Infineon Technologies Ag Burst mode implementation in a memory device
KR100532972B1 (ko) 2004-04-28 2005-12-01 주식회사 하이닉스반도체 온 다이 터미네이션 임피던스 조절 장치
US7227376B2 (en) 2004-11-05 2007-06-05 Ati Technologies Inc. Dynamic impedance compensation circuit and method
US7138823B2 (en) * 2005-01-20 2006-11-21 Micron Technology, Inc. Apparatus and method for independent control of on-die termination for output buffers of a memory device
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US7432731B2 (en) 2005-06-30 2008-10-07 Intel Corporation Method and apparatus to calibrate DRAM on resistance (Ron) and on-die termination (ODT) values over process, voltage and temperature (PVT) variations
JP4916699B2 (ja) * 2005-10-25 2012-04-18 エルピーダメモリ株式会社 Ｚｑキャリブレーション回路及びこれを備えた半導体装置
US8118483B2 (en) 2006-06-21 2012-02-21 Intel Corporation Thermal sensor having toggle control
US7644250B2 (en) * 2006-06-30 2010-01-05 Intel Corporation Defining pin functionality at device power on
US7459930B2 (en) * 2006-11-14 2008-12-02 Micron Technology, Inc. Digital calibration circuits, devices and systems including same, and methods of operation
US20080198666A1 (en) 2007-02-20 2008-08-21 Aaron Nygren Semiconductor device including adjustable driver output impedances
JP2008271517A (ja) * 2007-03-23 2008-11-06 Matsushita Electric Ind Co Ltd 高周波電力増幅器、半導体装置、および高周波電力増幅方法
KR100937951B1 (ko) 2008-09-05 2010-01-21 주식회사 하이닉스반도체 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치
JP2010117987A (ja) * 2008-11-14 2010-05-27 Denso Corp メモリ制御装置、およびメモリ制御プログラム
US8482339B1 (en) * 2009-06-12 2013-07-09 National Acquisition Sub, Inc. Method and apparatus for temperature compensation of filter circuits
JP2011040983A (ja) 2009-08-11 2011-02-24 Renesas Electronics Corp 半導体集積回路、半導体記憶装置、及びインピーダンス調整方法
JP5287599B2 (ja) * 2009-08-24 2013-09-11 株式会社リコー 電子機器
US8307270B2 (en) * 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
JP2011081893A (ja) * 2009-09-11 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
US20110068765A1 (en) * 2009-09-22 2011-03-24 Qualcomm Incorporated System and method for power calibrating a pulse generator
JP2011101143A (ja) 2009-11-05 2011-05-19 Elpida Memory Inc 半導体装置及びそのシステムとキャリブレーション方法
JP2011170943A (ja) * 2010-02-22 2011-09-01 Sony Corp 記憶制御装置、記憶装置、記憶装置システム
KR101206498B1 (ko) 2010-07-08 2012-11-29 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로 및 그 동작 방법
US8738852B2 (en) * 2011-08-31 2014-05-27 Nvidia Corporation Memory controller and a dynamic random access memory interface
JP2013085078A (ja) * 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
FR2987210B1 (fr) * 2012-02-22 2014-02-21 Ulis Procede de correction de la derive d'un detecteur de rayonnement infrarouge comportant une matrice de bolometres resistifs d'imagerie et dispositif mettant en oeuvre un tel procede
KR20140008745A (ko) 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치
KR20140100330A (ko) * 2013-02-06 2014-08-14 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
KR20140107890A (ko) * 2013-02-28 2014-09-05 에스케이하이닉스 주식회사 메모리, 이를 포함하는 메모리 시스템 및 메모리 콘트롤러의 동작 방법
TWI508087B (zh) * 2013-07-01 2015-11-11 Mstar Semiconductor Inc 記憶體信號的動態相位追蹤方法及其相關控制電路
US9779039B2 (en) 2013-08-29 2017-10-03 Micron Technology, Inc. Impedance adjustment in a memory device
US9292076B2 (en) * 2013-09-16 2016-03-22 Intel Corporation Fast recalibration circuitry for input/output (IO) compensation finite state machine power-down-exit
US9704557B2 (en) * 2013-09-25 2017-07-11 Qualcomm Incorporated Method and apparatus for storing retention time profile information based on retention time and temperature
US9269404B1 (en) 2014-08-07 2016-02-23 Qualcomm Incorporated Semiconductor package on package memory channels with arbitration for shared calibration resources
US20160179113A1 (en) 2014-12-17 2016-06-23 Sandisk Technologies Inc. Temperature Independent Reference Current Generation For Calibration
US9621160B2 (en) 2015-03-05 2017-04-11 Micron Technology, Inc. Circuits for impedance adjustment having multiple termination devices with switchable resistances and methods of adjusting impedance
US20160378366A1 (en) * 2015-06-24 2016-12-29 Intel Corporation Internal consecutive row access for long burst length

Also Published As

Publication number Publication date
EP3274994B1 (en) 2019-12-04
US10025685B2 (en) 2018-07-17
KR20170131371A (ko) 2017-11-29
KR20190000387A (ko) 2019-01-02
US10552285B2 (en) 2020-02-04
KR102581206B1 (ko) 2023-09-21
CN110059048A (zh) 2019-07-26
TWI643206B (zh) 2018-12-01
EP3274994A4 (en) 2018-11-21
US20160284386A1 (en) 2016-09-29
JP6965494B2 (ja) 2021-11-10
JP6729940B2 (ja) 2020-07-29
US20190004919A1 (en) 2019-01-03
CN107408099A (zh) 2017-11-28
WO2016160276A1 (en) 2016-10-06
EP3657506A1 (en) 2020-05-27
EP3657506B1 (en) 2022-01-12
KR102617628B1 (ko) 2023-12-27
CN110059048B (zh) 2024-02-02
EP3274994A1 (en) 2018-01-31
CN107408099B (zh) 2021-04-20
JP2018511108A (ja) 2018-04-19
JP2020170532A (ja) 2020-10-15

Similar Documents

Publication Publication Date Title
TWI643206B (zh) 基於偵測感測器資料之阻抗補償的技術
US11789880B2 (en) Load reduced nonvolatile memory interface
TWI609370B (zh) 在具有排組群架構的記憶體裝置中預充電及刷新排組之技術
TWI721003B (zh) 記憶體裝置及用於記憶體管理的系統
TWI605460B (zh) 自晶粒上動態隨機存取記憶體（ｒａｍ）錯誤校正碼（ｅｃｃ）擷取選擇性資訊的技術
TWI709853B (zh) 特定記憶體裝置之自我更新進入與退出技術
TWI718213B (zh) 彈性dll(延遲鎖定迴路)校準技術
US9076499B2 (en) Refresh rate performance based on in-system weak bit detection
JP2021149931A (ja) 双方向性の情報チャンネルのドリフトを監視するための単方向性の情報チャネル