KR100937951B1 - 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치 - Google Patents

캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치에 관한 것으로서, 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단; 및 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단을 포함함. 본 발명에 따르면, 캘리브래이션 코드를 트리밍(trimming)함으로써 캘리브래이션 저항값 및 터미네이션 저항값을 재조정함.
캘리브래이션, 이득 제어, 트랜지스터 사이즈

Description

캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치{CALIBRATION CIRCUIT, ON DIE TERMINATION DEVICE, AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 캘리브래이션 회로, 온 다이 터미네이션 장치(on die termination device) 및 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 캘리브래이션 코드를 트리밍(trimming)하는 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치에 관한 것이다.
CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치는 PC, 서버 또는 워크스테이션 등의 다양한 전기 제품에 채택된된다. 대부분의 경우, 상기 반도체 장치는 입력 패드를 통해 외부로부터 전송되는 각종 신호를 수신하는 수신회로와 출력 패드를 통해 내부 신호를 외부로 제공하는 출력회로를 포함한다.
전기 제품의 동작이 고속화 됨에 따라 상기 반도체 장치간에 교환되는 신호 의 스윙 폭을 감소시켜 신호전달 과정에서 발생하는 지연시간을 최소화한다. 그러나 신호의 스윙 폭이 감소될수록 노이즈 영향은 증가되고, 상기 반도체 장치간의 인터페이스에서 임피던스 부정합에 따른 신호의 반사도 심각해 진다. 상기 임피던스 부정합은 외부 노이즈, 전원 전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 의해 발생한다. 임피던스 부정합으로 인해 데이터의 고속전송이 어렵게 되고 출력 데이터가 왜곡될 수 있다. 따라서, 수신 장치가 상기 왜곡된 출력 데이터를 수신하면 셋업/홀드 페일(setup/hold fail) 또는 입력 레벨의 판단미스 등의 문제들이 발생될 수 있다.
따라서, 고속 동작이 요구되는 메모리장치는 상기 문제의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 칩 내부의 패드 근방에 채용한다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송 장치는 출력 회로에 의한 소스 터미네이션(Source Termination)을 수행하며, 수신 장치는 상기 입력 패드에 연결된 수신 회로에 병렬로 접속된 터미네이션 회로를 통해 병렬 터미네이션을 수행한다.
ZQ 캘리브래이션(ZQ calibration)은 캘리브래이션을 위한 노드인 ZQ 노드에서 수행되는 과정으로서 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건에 따라 변화하는 풀업(pull up) 캘리브레이션 코드(PCODE) 및 풀다운(pull down) 캘리브래이션 코드(NCODE)를 생성하는 과정이다. ZQ 캘리브래이션 결과로 생성된 상기 코드를 이용하여 온 다이 터미네이션 장치의 저항값, 반도체 메모리 장치의 경우에는 DQ 패드의 터미네이션 저항값을 조정한다.
도1은 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로는 풀업 캘리브래이션 저항 회로(101), 더미 캘리브래이션 저항 회로(103), 풀다운 캘리브래이션 저항 회로(105), 기준전압 발생기(107), 비교기(109, 111), 풀업 카운터(113) 및 풀다운 카운터(115)로 구성된다.
풀업 캘리브래이션 저항 회로(101)는 풀업 캘리브래이션 코드(PCODE<N:0>)에 의해 온/오프되는 다수의 풀업 저항을 포함한다. 풀업 캘리브래이션 저항 회로(101)는 ZQ 노드에 연결된 외부저항(117)과 캘리브래이션 되면서 PCODE<N:0>를 생성한다.
비교기(109)는 ZQ 핀에 연결되는 외부저항(117)과 풀업 캘리브래이션 저항부(101)가 접속되는 ZQ 노드의 전압(VZQ)과 기준전압 발생기(107)에서 생성되며 일반적으로 VDDQ/2로 설정되는 기준전압(VREF)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.
풀업 카운터(113)는 비교기(109)로부터 출력되는 업/다운 신호에 기초하여 PCODE<N:0>를 생성한다. 생성된 PCODE<N:0>는 풀업 캘리브래이션 저항 회로(101)의 병렬 저항을 온/오프하여 저항값을 조절한다. 풀업 캘리브래이션 저항 회로(101)의 조절된 저항값은 다시 ZQ 노드의 전압(VZQ)을 변동시킨다.
상기된 과정이 반복됨으로써 풀업 캘리브래이션 저항 회로(101)의 전체 저항값은 외부저항(117)의 저항값, 일반적으로 240오옴과 일치된다. 이로써 풀업 캘리브레이션 과정이 완성된다.
더미 캘리브래이션 저항 회로(103)는 풀업 캘리브래이션 저항 회로(101)와 동일한 구성이다. 풀다운 캘리브래이션 저항 회로(105)는 풀다운 캘리브래이션 코드(NCODE<N:0>)에 의해 온/오프되는 다수의 풀다운 저항을 포함한다.
더미 캘리브래이션 저항 회로(103)와 풀다운 캘리브래이션 저항 회로(105)는 풀업 캘리브래이션 저항 회로(101)에 의해 생성된 PCODE<N:0>에 기초하여 NCODE<N:0>를 생성한다.
상기 풀업 캘리브래이션 과정에 의해 생성되는 PCODE<N:0>는 더미 캘리브래이션 저항 회로(103)로 입력되어 더미 캘리브래이션 저항 회로(103)의 전체 저항값이 결정된다. 따라서 더미 캘리브래이션 저항 회로(103)는 풀업 캘리브래이션 저항 회로(101)와 동일한 저항값을 갖는다.
이후 풀다운 캘리브래이션 과정이 수행된다.
상기 풀업 캘리브래이션 과정과 유사하게, 풀다운 캘리브래이션 노드(a)의 전압(VZQ_N)이 기준전압(VREF)과 일치하도록, 즉 풀다운 캘리브래이션 저항 회로(105)의 전체 저항값이 더미 캘리브래이션 저항 회로(103)의 전체 저항값과 일치하도록 캘리브래이션 된다. 여기서, 비교기(111)의 입력신호로서 기준전압 발생기(107)로부터 생성되는 기준전압(VREF) 대신 ZQ 노드의 전압(VZQ)이 이용될 수 있 다.
상기 풀업 및 풀다운 캘리브래이션 과정에 의해 생성된 PCODE<N:0> 및 NCODE<N:0>에 의해, 풀업 및 풀다운 터미네이션 저항값이 결정된다. 이로써 온 다이 터미네이션 장치의 저항값 또는 반도체 메모리 장치의 DQ 패드의 풀업 및 풀다운 터미네이션 저항값이 결정된다. 예를 들어 반도체 메모리 장치의 경우, DQ 패드의 풀업 및 풀다운 저항은 도1의 풀업 및 풀다운 캘리브래이션 저항 회로(101, 105)와 동일한 레이아웃이다.
도2는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 예를 들어 반도체 메모리 장치의 경우, DQ 패드의 출력 드라이버에 구비된 풀업 및 풀다운 터미네이션 저항 회로는 데이터를 출력하기 위한 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205), 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 입력단에 각각 구비된 프리 드라이버(203, 207)를 포함한다.
프리 드라이버(203, 207)가 출력하는 신호에 의해 풀업 터미네이션 저항 회로(201)가 턴온되어 DQ 핀을 하이 상태로 유지시키고, 프리 드라이버(203, 207)가 출력하는 신호에 의해 풀다운 터미네이션 저항 회로(205)가 턴온되어 DQ 핀을 로우 상태로 유지시킨다. 즉, 풀업 터미네이션 또는 풀다운 터미네이션에 의해 하이 레벨 또는 로우 레벨의 데이터를 출력한다.
여기서, 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회 로(205)의 턴온 저항의 개수는 PCODE<N:0>와 NCODE<N:0>의 구체적인 코드값에 의해 결정된다. 즉, 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 턴온 여부는 프리 드라이버(203, 207)가 출력하는 PCODE<N:0>와 NCODE<N:0>의 논리 상태에 따라 결정되지만, 터미네이션 저항 회로(201, 205)을 구성하는 개별 저항의 온/오프는 PCODE<N:0>와 NCODE<N:0>의 구체적인 코드값에 의해 결정된다.
프리 드라이버(203, 207)로 입력되는 DQp_CTRL, DQn_CTRL은 여러 제어신호를 나타낸다.
도3은 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 또 다른 ZQ 캘리브래이션 회로를 나타내는 구성도이다.
도3에 도시된 캘리브래이션 회로의 기준전압 발생기(307)는, 도1의 회로와 달리, 기준전압(VREF)으로부터 소정 허용 오차를 갖는 제1기준전압(VREF+a) 및 제2기준전압(VREF-a)을 생성한다. 또한, 4개의 비교기(309_1, 309_2, 311_1, 311_2)와 홀드로직 회로(307, 309)가 구비된다.
풀업 캘리브래이션 저항 회로(101)의 2개 비교기(309_1, 309_2)는 각각 ZQ 노드의 전압(VZQ)과 제1기준전압(VREF+a) 및 제2기준전압(VREF-a)의 값을 비교한다. 각 비교기(309_1, 309_2)의 출력이 서로 다른 경우에는 ZQ 노드의 전압(VZQ)이 제1기준전압(VREF+a) 및 제2기준전압(VREF-a)사이의 값이라는 것을 뜻하고, 이때 홀드로직 회로(317)는 예를 들어 하이 인에이블되는 홀드신호(P_HOLD)를 발생시켜 카운터(313)의 동작을 디스에이블 시킴으로써 PCODE를 고정시킨다. 제1기준전압(VREF+a)과 제2기준전압(VREF-a)간 범위는 타깃 레인지(target range)로 불리운다. 반면, 각 비교기(309_1, 309_2)의 출력이 서로 동일한 경우에는 ZQ 노드의 전압(VZQ)이 제1기준전압(VREF+a) 보다 크거나 제2기준전압(VREF-a) 보다 작다는 의미로서, 홀드로직 회로(317)는 홀드신호(P_HOLD)를 디스에이블시키고 2개 비교기(309_1, 309_2) 중 어느 하나의 출력(P_CNT)을 전달한다. 카운터(313)는 홀드로직 회로(317)로부터 전달되는 출력(P_CNT)에 기초하여 PCODE를 출력한다.
더미 캘리브래이션 저항 회로(103) 및 풀다운 캘리브래이션 저항 회로(105)는 도1의 상기 과정과 유사하게 캘리브래이션 동작을 수행한다.
여기서, 도3에 도시된 풀다운 캘리브래이션을 위한 구성(311_1, 311_2, 319, 315)은 도1에 도시된 풀다운 캘리브래이션을 위한 구성(111, 115)으로 대체될 수 있으며, 이 경우, 비교기(111)의 입력신호로서 기준전압 발생기(107)로부터 생성되는 기준전압(VREF) 대신 ZQ 노드의 전압(VZQ)이 이용될 수 있다.
도4는 종래기술, 예를 들어 도3에 도시된 캘리브래이션 회로의 동작을 나타내는 타이밍도이다.
도면에 도시된 바와 같이, 예를 들어 풀업 캘리브래이션 과정에서 PCODE<4:0> 값의 단계적 증가에 따라 풀업 캘리브래이션 저항 회로(101)의 저항값이 단계적으로 증가하며, 따라서 ZQ 노드의 전압(VZQ)이 단계적으로 감소된다. 이 결과, ZQ 노드의 전압(VZQ)이 타깃 레인지로 진입하게 되면 풀업 캘리브래이션 과 정은 종료된다. 후속의 풀다운 캘리브래이션 과정에서 NCODE<4:0> 값의 단계적 감소에 따라 풀다운 캘리브래이션 저항 회로(105)의 저항값이 단계적으로 증가하며, 따라서 풀다운 캘리브래이션 노드(a)의 전압(VZQ_N)이 단계적으로 증가된다. 이로써 풀다운 캘리브래이션 노드(a)의 전압(VZQ_N)이 ZQ 노드의 전압(VZQ)과 일치하도록, 즉 풀다운 캘리브래이션 저항 회로(105)의 전체 저항값이 더미 캘리브래이션 저항 회로(103)의 전체 저항값과 일치하도록 풀다운 캘리브래이션 된다.
그러나, 종래기술에 따르면, 상기 캘리브래이션 과정에 의해 캘리브래이션 저항값 및 터미네이션 저항값이 결정되었음에도 불구하고 프로세스, 레이아웃 등 외부 환경 요인에 의해 임피던스 부정합이 발생할 수 있으며, 이 경우, 캘리브래이션 저항값 및 터미네이션 저항값을 재조정할 필요가 있다.
본 발명은 상기 필요에 부응하기 위하여 제안된 것으로, 캘리브래이션 코드를 트리밍(trimming)함으로써 캘리브래이션 저항값 및 터미네이션 저항값을 재조정하는 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위해 본 발명은 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단; 및 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단을 포함하는 캘리브래이션 회로를 제공한다.
또한, 상기 목적을 달성하기 위해 본 발명은 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단; 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단; 및 상기 갱신되는 캘리브래이션 코드에 응답하여 터미네이션 저항값을 조절하는 터미네이션 저항수단을 포함하는 온 다이 터미네이션 장치를 제공한다.
그리고, 상기 목적을 달성하기 위해 본 발명은 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단; 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단; 및 상기 갱신되는 캘리브래이션 코드에 응답하여 터미네이션 저항값을 조절하는 출력드라이버수단을 포함하는 반도체 메모리 장치를 제공한다.
본 발명에 따르면, 캘리브래이션 코드를 트리밍(trimming)함으로써 캘리브래이션 저항값 및 터미네이션 저항값을 재조정할 수 있다.
이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다. 또한, 본 발명의 원리, 관점 및 실시예들 뿐만 아니라 특정 실시예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점들은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 우선 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도5 및 도6은 본 발명의 일실시예에 따라 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도이다.
도5 및 도6은 각각 도1 및 도3의 캘리브래이션 회로에 대응된다. 다만, 도1 및 도3의 캘리브래이션 회로와 본 발명의 일실시예에 따른 캘리브래이션 회로의 차이점은, 전압 레벨이 조정된 기준전압(VREF, VREF+a, VREF-a) 또는 ZQ 노드 전압(VZQ)이 비교기(109, 111, 309_1, 309_2, 311_1, 311_2)의 입력신호로 이용된다는 점이다. 본 발명의 일실시예에 따르면, 기준전압(VREF, VREF+a, VREF-a) 또는 ZQ 노드 전압(VZQ)의 전압 레벨 조정을 위해, 비교기(109, 111, 309_1, 309_2, 311_1, 311_2)의 입력단에 이득제어부(501)가 채용된다. 이득제어부(501)는 이득 제어 신호(TM)에 응답하여 기준전압(VREF, VREF+a, VREF-a) 또는 ZQ 노드 전압(VZQ)의 레벨이 증가되거나 감소된 신호를 출력한다. 여기서, 도5 및 도6은 비교 기(109, 111, 309_1, 309_2, 311_1, 311_2)의 입력단에 모두 이득제어부(501)가 채용되는 일실시예를 도시하고 있으나, 설계의 필요에 따라, 풀업 캘리브래이션 저항 회로(101)측 비교기(109, 309_1, 309_2)의 입력단 및 풀다운 캘리브래이션 저항 회로(105)측 비교기(111, 311_1, 311_2)의 입력단중 어느 하나에만 이득제어부(501)가 채용될 수 있다.
본 발명에 따른 이득제어부(501)의 설명에 앞서, 이득 제어 회로가 설명된다.
도7은 이득 제어 회로를 나타내는 회로도이다.
도면에 도시된 바와 같이, 이득 제어 회로는 입력신호의 전압(VIN)과 출력신호의 전압(VOUT)을 비교하여 출력신호의 전압(VOUT)의 레벨을 제어하는 제어신호를 생성하는 비교증폭회로(701) 및 상기 비교증폭회로(701)에 의해 생성되는 제어신호에 응답하여 출력신호의 전압(VOUT)의 레벨을 조절하는 출력조절회로(703)를 포함한다.
비교증폭회로(701)는 예를 들어 피모스 트랜지스터(P1)와 입력 엔모스 트랜지스터회로(NIN)가 직렬로 구성되는 제1경로를 포함한다. 피모스 트랜지스터(P1)의 소스 노드는 예를 들어 전원 전압(VCC)에 접속되며 입력 엔모스 트랜지스터회로(NIN)의 소스 노드는 바이어스회로(705)에 접속된다. 입력신호의 전압(VIN)은 입력 엔모스 트랜지스터회로(NIN)의 게이트 노드로 인가된다. 또한 비교증폭회로(701)는 예를 들어 피모스 트랜지스터(P3)와 출력 엔모스 트랜지스터회로(NOUT) 가 직렬로 구성되는 제2경로를 포함하며, 제2경로는 상기 제1경로와 유사하게 구성된다. 출력신호의 전압(VOUT)은 출력 엔모스 트랜지스터회로(NOUT)의 게이트 노드로 인가된다.
도7은 비교증폭회로의 일실시예로서 전류미러형 증폭회로를 도시한다. 입력 엔모스 트랜지스터회로(NIN)와 출력 엔모스 트랜지스터회로(NOUT)는 차동쌍(differential pair)을 이룬다.
출력조절회로(703)는 예를 들어 전원 전압(VCC)으로 접속되는 피모스 트랜지스터(P5)로 구성된다. 피모스 트랜지스터(P5)의 게이트 노드는 입력 엔모스 트랜지스터회로(NIN)의 드래인 노드와 접속된다.
바이어스회로(705)는 바이어스 신호(VBIAS)에 의해 비교증폭회로(701) 및 출력조절회로(703)의 온/오프 및 바이어스를 제어한다. 이하에서는 바이어스회로(705)가 온(on)된 상태에 대해 설명된다.
예를 들어, 입력신호의 전압(VIN)이 출력신호의 전압(VOUT)보다 높은 경우에 입력 엔모스 트랜지스터회로(NIN)가 온(on)되고 따라서 입력 엔모스 트랜지스터회로(NIN)의 드래인 노드가 풀다운 구동되며 이에 따라 피모스 트랜지스터(P5)가 온(on)됨으로써 출력신호의 전압(VOUT)이 상승한다.
한편, 입력신호의 전압(VIN)이 출력신호의 전압(VOUT)보다 낮은 경우에 출력 엔모스 트랜지스터회로(NOUT)가 온(on)되고 따라서 출력 엔모스 트랜지스터회로(NOUT)의 드래인 노드는 풀다운 구동되며 이에 따라 전원 전압(VCC)으로 접속되는 피모스 트랜지스터(P1, P3)가 온(on)됨으로써 입력 엔모스 트랜지스터회로(NIN) 의 드래인 노드가 풀업 구동된다. 따라서 피모스 트랜지스터(P5)가 턴오프됨으로써 출력신호의 전압(VOUT)이 하강한다.
이득 제어 회로는 상기된 바와 같이 입력신호의 전압(VIN)과 출력신호의 전압(VOUT)을 지속적으로 비교하여 출력신호의 전압(VOUT)을 일정 레벨로 유지시킨다.
여기서 비교증폭회로(701)에 포함된 트랜지스터(P1, P3, NIN, NOUT)의 사이즈가 모두 동일하면 이득 제어 회로의 이득(gain)은 1이 되며 따라서 출력조절회로(703)는 입력신호의 전압(VIN) 레벨과 출력신호의 전압(VOUT) 레벨을 동일하게 유지시킨다. 이득이 1인 이득 제어 회로는 단일 이득 버퍼(unit gain buffer)로 불린다.
반면, 입력신호의 전압(VIN)이 인가되는 입력 엔모스 트랜지스터회로(NIN)의 사이즈가, 출력신호의 전압(VOUT)이 인가되는 출력 엔모스 트랜지스터회로(NOUT)의 사이즈보다 작거나 또는 큰 경우에는 각각 이득 제어 회로의 이득이 1보다 작거나 또는 커진다. 따라서 각 경우의 출력신호의 전압(VOUT) 레벨은 입력신호의 전압(VIN) 레벨보다 작거나 또는 커진다.
본 발명의 일실시예에 따르면, 도7에 도시된 이득 제어 회로의 입력 엔모스 트랜지스터회로(NIN) 및 출력 엔모스 트랜지스터회로(NOUT)의 사이즈를 조절함으로써 이득 즉 출력신호의 전압(VOUT) 레벨을 제어할 수 있는 이득제어부(501)를 채택한다.
도8은 도5 및 도6에 도시된 이득제어부(501)를 나타내는 상세 구성도이다. 도8에 도시된 이득제어부(501)의 구성은 도7에 도시된 이득 제어 회로의 구성과 유사하다. 다만, 도7의 비교증폭회로(701)에 포함되는 입력 엔모스 트랜지스터회로(NIN) 및 출력 엔모스 트랜지스터회로(NOUT) 각각은 병렬 접속되는 다수개의 엔모스 트랜지스터(NIN1, NIN3, NOUT1, NOUT3)로 구성되며, 제어회로(807, 809)가 추가적으로 포함된다는 점이 본 발명의 일실시예에 따른 이득제어부(501)가 도6의 이득 제어 회로와 다른 점이다.
도5 및 도6을 고려하면, 이득제어부(501)로 입력되는 신호의 전압(VIN)은 기준전압(VREF, VREF+a, VREF-a) 또는 ZQ 노드 전압(VZQ)일 수 있다.
도8은 입력 엔모스 트랜지스터회로(NIN) 및 출력 엔모스 트랜지스터회로(NOUT)가 각각 1개의 기본 트랜지스터(NIN1, NOUT1)와 1개의 추가 트랜지스터(NIN3, NOUT3)를 포함하는 일실시예를 도시한다. 예를 들어, 입력 엔모스 트랜지스터회로(NIN)에 포함되는 다수개의 엔모스 트랜지스터는 1개의 기본 트랜지스터(NIN1)와 나머지의 추가 트랜지스터(NIN3)로 구성될 수 있다. 입력신호의 전압(VIN)은 기본 트랜지스터(NIN1)의 게이트 노드로 인가된다. 이득 제어 신호(TM0)에 기초하여, 선택적으로, 입력신호의 전압(VIN)이 추가 트랜지스터(NIN3)의 게이트 노드로 인가된다. 그리고, 출력 엔모스 트랜지스터회로(NOUT)에 포함되는 다수개의 엔모스 트랜지스터는 1개의 기본 트랜지스터(NOUT1)와 나머지의 추가 트랜지스터(NOUT3)로 구성될 수 있다. 출력신호의 전압(VOUT)은 기본 트랜지스터(NOUT1)의 게이트 노드로 인가된다. 이득 제어 신호(TM1)에 기초하여, 선택적으로, 출력신 호의 전압(VOUT)이 추가 트랜지스터(NOUT3)의 게이트 노드로 인가된다.
여기서, 기본 트랜지스터(NIN1, NOUT1)의 사이즈는 모두 동일하다. 또한, 입력 엔모스 트랜지스터회로(NIN)의 전체 사이즈와 출력 엔모스 트랜지스터회로(NOUT)의 전체 사이즈는 동일하다. 이러한 구성에 따라, 추가 트랜지스터(NIN3, NOUT3)가 모두 턴오프되거나 턴온되면, 입력 엔모스 트랜지스터회로(NIN)와 출력 엔모스 트랜지스터회로(NOUT)의 사이즈가 동일하여, 이득제어부(501)는 단일 이득 버퍼로서 동작한다.
그러나, 이득제어부(501)의 이득이 다양하게 조절될 수 있도록, 입력 엔모스 트랜지스터(NIN) 및 출력 엔모스 트랜지스터(NOUT) 각각에 포함되는 추가 트랜지스터의 개수 및 각 추가 트랜지스터의 사이즈는 기준전압(VREF, VREF+a, VREF-a) 또는 ZQ 노드 전압(VZQ)의 전압 레벨 조정 해상도(resolution) 및 레벨 변화량 등에 대한 설계의 필요에 따라 다양하게 변화될 수 있음은 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자에게 명백하다. 예를 들어, 추가 트랜지스터의 개수는 상기 해상도와 관련되며 추가 트랜지스터의 사이즈는 레벨 변화량과 관련될 수 있다.
이득제어부(501)는 입력 엔모스 트랜지스터회로(NIN) 및 출력 엔모스 트랜지스터회로(NOUT) 각각에 포함된 추가 트랜지스터(NIN3, NOUT3)의 턴오프를 제어하는 제어회로(807, 809)를 포함한다. 도8은 본 발명의 일실시예에 따라 먹스(MUX) 형태의 제어회로를 도시한다. 제어회로(807, 809)는 이득 제어 신호(TM0, TM1)에 기초하여 추가 트랜지스터(NIN3, NOUT3)의 턴오프를 제어한다. 입력 엔모스 트랜지스터회로(NIN)로 접속되는 제어회로(807)와 출력 엔모스 트랜지스터회로(NOUT)로 접속 되는 제어회로(809)는 유사한 구성이다.
예를 들어, 입력 엔모스 트랜지스터회로(NIN)로 접속되는 제어회로(807)는 사이즈 제어신호(TM0)에 기초하여 선택적으로 입력신호의 전압(VIN) 또는 접지전압(VCC)을 추가 트랜지스터(NIN3)의 게이트 단자로 인가한다. 그리고, 출력 엔모스 트랜지스터회로(NOUT)로 접속되는 제어회로(809)는 사이즈 제어신호(TM1)에 기초하여 선택적으로 출력신호의 전압(VOUT) 또는 접지전압(VCC)을 추가 트랜지스터(NOUT3)의 게이트 단자로 인가한다.
접지전압(VCC)이 추가 트랜지스터(NIN3, NOUT3)의 게이트 단자로 인가되면 당해 추가 트랜지스터(NIN3, NOUT3)는 턴오프 된다. 추가 트랜지스터(NIN3, NOUT3)의 턴오프 여부에 따라 입력 엔모스 트랜지스터회로(NIN) 또는 출력 엔모스 트랜지스터회로(NOUT)의 사이즈가 변경된다. 예를 들어 도8에 도시된 일실시예에서, 입력 엔모스 트랜지스터회로(NIN)의 추가 트랜지스터(NOUT1)만 턴오프되면 입력 엔모스 트랜지스터회로(NIN)의 사이즈가 출력 엔모스 트랜지스터회로(NOUT)의 사이즈보다 작게 되고 따라서 이득제어부(501)의 이득이 1보다 작아지며 이 경우의 출력신호의 전압(VOUT) 레벨은 입력신호의 전압(VIN) 레벨보다 작아진다. 반대로, 출력 엔모스 트랜지스터회로(NOUT)의 추가 트랜지스터(NOUT3)만 턴오프 되면 입력 엔모스 트랜지스터회로(NIN)의 사이즈가 출력 엔모스 트랜지스터회로(NOUT)의 사이즈보다 커지게 되고 따라서 이득제어부(501)의 이득이 1보다 커지며 이 경우의 출력신호의 전압(VOUT) 레벨은 입력신호의 전압(VIN) 레벨보다 커진다.
도8은 일실시예로서 1개의 추가 트랜지스터(NIN3 또는 NOUT3)를 제어하는 1 개의 제어회로(807 또는 809)가 포함되는 이득제어부(501)를 도시하고 있으나, 이득제어부(501)는 다수개의 추가 트랜지스터를 포함할 수 있으며, 이 경우 이득제어부(501)는 상기 다수개의 추가 트랜지스터에 대응하는 다수개의 제어회로를 포함할 수 있다.
제어회로(807, 809)는 일실시예로서 트랜스미션 게이트로 구성될 수 있다.
도9는 본 발명의 일실시예에 따른 제어회로(807, 809)를 나타내는 상세 구성도이다. 도면에 도시된 바와 같이 예를 들어 제어회로(807)는 사이즈 제어신호(TM0)에 응답하여 하나는 턴온되며 다른 하나는 턴오프되는 2개의 트랜스미션 게이트(TIN1, TIN3)로 구성된다. 2개의 트랜스미션 게이트(TIN1, TIN3)는 각각 입력신호의 전압(VIN)과 접지전압(VCC)을 추가 트랜지스터(NIN3)의 게이트 단자로 전달한다. 그리고, 제어회로(809)는 사이즈 제어신호(TM1)에 응답하여 하나는 턴온되며 다른 하나는 턴오프되는 2개의 트랜스미션 게이트(TOUT1, TOUT3)로 구성된다. 2개의 트랜스미션 게이트(TOUT1, TOUT3)는 각각 출력신호의 전압(VOUT)과 접지전압(VCC)을 추가 트랜지스터(NOUT3)의 게이트 단자로 전달한다.
이로써 제어회로(807, 809)는 이득 제어 신호(TM0, TM1)에 기초하여 추가 트랜지스터(NIN3, NOUT3)의 턴오프를 제어하고, 추가 트랜지스터(NIN3, NOUT3)의 턴오프 여부에 따라 입력 엔모스 트랜지스터회로(NIN) 또는 출력 엔모스 트랜지스터회로(NOUT)의 사이즈가 변경되며, 입력 엔모스 트랜지스터회로(NIN) 또는 출력 엔 모스 트랜지스터회로(NOUT)의 사이즈 변경에 따라 이득제어부(501)의 이득이 변경됨으로써 기준전압(VREF, VREF+a, VREF-a) 또는 ZQ 노드 전압(VZQ)의 전압 레벨이 조정된다. 기준전압(VREF, VREF+a, VREF-a) 또는 ZQ 노드 전압(VZQ)의 전압 레벨 조정은 캘리브래이션 코드 즉 PCODE 또는 NCODE의 트리밍(trimming)을 유발한다.
이하에서는 본 발명의 일실시예에 따라 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로의 동작이 설명된다.
도10 및 도11은 본 발명의 일실시예에 따른 풀다운 캘리브래이션 회로의 동작을 나타내는 타이밍도로서, 도10은 이득제어부(501)에 의해 ZQ 노드 전압(VZQ)의 전압 레벨이 상향 조정된 일실시예 타이밍도이고, 도11은 이득제어부(501)에 의해 ZQ 노드 전압(VZQ)의 전압 레벨이 하향 조정된 일실시예 타이밍도이다.
도10 및 도11은 도5 및 도6에 도시된 캘리브래이션 회로에서 풀다운 캘리브래이션 저항 회로(105)측 비교기(111, 311_1, 311_2)의 입력단에만 이득제어부(501)가 채용되는 일실시예에 따른 타이밍도이다. 또한 도10 및 도11은 비교기(111, 311_1, 311_2)의 입력신호로서 ZQ 노드의 전압(VZQ)이 이용되는 일실시예에 따른 타이밍도이다.
풀업 캘리브래이션은 도4의 종래기술과 같이 수행되어 풀업 캘리브래이션 저항 회로(101)의 저항값 및 PCODE<4:0> 값이 결정되었으나, 프로세스, 레이아웃 등 외부 환경 요인에 의해 임피던스 부정합이 발생하는 등 풀다운 캘리브래이션 저항값 및 터미네이션 저항값을 재조정할 필요가 있는 경우에는, 이득 제어 신호(TM0, TM1)가 생성되고, 이에 따라 도8에 도시된 이득제어부(501)의 제어회로(807, 809)는 추가 트랜지스터(NIN3, NOUT3)의 턴오프를 제어함으로써 입력 엔모스 트랜지스터회로(NIN) 또는 출력 엔모스 트랜지스터회로(NOUT)의 사이즈를 변경한다. 입력 엔모스 트랜지스터회로(NIN) 또는 출력 엔모스 트랜지스터회로(NOUT)의 사이즈 변경에 따라 이득제어부(501)의 이득이 변경됨으로써 ZQ 노드 전압(VZQ)의 전압 레벨이 조정된다.
예를 들어 도10은 이득 제어 신호(TM0, TM1)가 각각 1 및 0이어서 입력 엔모스 트랜지스터회로(NIN)의 사이즈가 출력 엔모스 트랜지스터회로(NOUT)의 사이즈보다 크고, 따라서 이득제어부(501)의 이득이 1보다 크며, 결과적으로 이득제어부(501)의 출력신호 전압(VZQN_REF)은 ZQ 노드 전압(VZQ)보다 높은 레벨로 유지된다. 이렇게 ZQ 노드 전압(VZQ)이 상향 조정된 출력신호 전압(VZQN_REF)에 따라 풀다운 캘리브래이션 과정이 수행되면 도4의 종래기술과는 달리 하향 조정된 NCODE가 생성되며 풀다운 캘리브래이션 저항 회로(105)의 저항값은 상향 조정된다. 즉, 캘리브래이션 코드가 트리밍되어 캘리브래이션 저항값이 재조정되는 것이다. 도4와 도10의 타이밍도를 비교하면, 풀업 캘리브래이션 과정에 의해 동일한 PCODE 즉 <10001>의 PCODE가 생성되는 반면, 풀다운 캘리브래이션 과정에 의해서는 상이한 NCODE 즉 <01100>과 <01010>의 NCODE가 생성된다.
도11은 이득 제어 신호(TM0, TM1)가 각각 0 및 1이어서 입력 엔모스 트랜지스터회로(NIN)의 사이즈가 출력 엔모스 트랜지스터회로(NOUT)의 사이즈보다 작고, 따라서 이득제어부(501)의 이득이 1보다 작으며, 결과적으로 이득제어부(501)의 출 력신호 전압(VZQN_REF)은 ZQ 노드 전압(VZQ)보다 낮은 레벨로 유지된다. 이렇게 ZQ 노드 전압(VZQ)이 하향 조정된 출력신호 전압(VZQN_REF)에 따라 풀다운 캘리브래이션 과정이 수행되면 도4의 종래기술과는 달리 상향 조정된 NCODE가 생성되며 풀다운 캘리브래이션 저항 회로(105)의 저항값은 하향 조정된다. 즉, 캘리브래이션 코드가 트리밍되어 캘리브래이션 저항값이 재조정되는 것이다. 도4와 도11의 타이밍도를 비교하면, 풀업 캘리브래이션 과정에 의해 동일한 PCODE 즉 <10001>의 PCODE가 생성되는 반면, 풀다운 캘리브래이션 과정에 의해서는 상이한 NCODE 즉 <01100>과 <01110>의 NCODE가 생성된다.
이러한 캘리브래이션 결과가 터미네이션 저항 회로에 반영됨으로써 터미네이션 저항값 역시 조정된다.
이상에서 설명된 본 발명은 일실시예로서 캘리브래이션 회로 및 터미네이션 저항 회로를 중심으로 설명되었으나, 본 발명의 일실시예에 따른 캘리브래이션 회로 및 터미네이션 저항 회로는, 다른 일실시예로서 온 다이 터미네이션 장치 및 반도체 메모리 장치에서 구현될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 명백하다 할 것이다.
도1은 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도,
도2는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도,
도3은 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 또 다른 ZQ 캘리브래이션 회로를 나타내는 구성도,
도4는 도3에 도시된 캘리브래이션 회로의 동작을 나타내는 타이밍도,
도5 및 도6은 본 발명의 일실시예에 따라 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도,
도7은 이득 제어 회로를 나타내는 회로도,
도8은 도5 및 도6에 도시된 이득제어부를 나타내는 상세 구성도,
도9는 본 발명의 일실시예에 따른 제어회로를 나타내는 상세 구성도,
도10은 본 발명의 일실시예에 따른 풀다운 캘리브래이션 회로의 동작을 나타내는 타이밍도로서, 이득제어부에 의해 ZQ 노드 전압(VZQ)의 전압 레벨이 상향 조정된 일실시예 타이밍도,
도11은 본 발명의 일실시예에 따른 풀다운 캘리브래이션 회로의 동작을 나타내는 타이밍도로서, 이득제어부에 의해 ZQ 노드 전압(VZQ)의 전압 레벨이 하향 조정된 일실시예 타이밍도이다.

Claims (26)

  1. 삭제
  2. 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단; 및
    캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단을 포함하고,
    상기 이득제어수단은
    사이즈 제어신호에 의해 사이즈가 가변되는 차동쌍의 트랜지스터 회로를 포함하며 상기 트랜지스터 회로에 의한 상기 기준전압과 출력전압간의 레벨 비교에 따라 상기 출력전압의 레벨을 조절하기 위한 제어신호를 생성하는 비교증폭부;
    상기 비교증폭부의 제어신호에 기초하여 상기 출력전압의 레벨을 조절하는 출력조절부; 및
    상기 사이즈 제어신호를 선택적으로 상기 비교증폭부로 제공하는 제어부
    를 포함하는 캘리브래이션 회로.
  3. 제2항에 있어서,
    상기 비교증폭부는
    전류미러형 증폭부인
    캘리브래이션 회로.
  4. 제2항에 있어서,
    상기 차동쌍의 트랜지스터 회로는
    상기 출력전압보다 높은 레벨의 상기 기준전압에 의해 온(on)되고 상기 사이즈 제어신호에 의해 사이즈가 가변되며 상기 출력전압의 레벨을 조절하기 위한 제어신호를 생성하는 입력 트랜지스터 회로; 및
    상기 기준전압보다 높을 레벨의 상기 출력전압에 의해 온(on)되고 상기 사이즈 제어신호에 의해 사이즈가 가변되는 출력 트랜지스터 회로
    를 포함하는 캘리브래이션 회로.
  5. 제4항에 있어서,
    상기 입력 트랜지스터 회로는
    상기 출력전압보다 높은 레벨의 상기 기준전압에 의해 온(on)되는 기본 입력 트랜지스터; 및
    상기 기본 입력 트랜지스터와 병렬 접속되고, 상기 출력전압보다 높은 레벨의 상기 기준전압에 의해 온(on)되거나 사이즈 제어신호에 의해 턴오프되는 적어도 하나의 추가 입력 트랜지스터
    를 포함하는 캘리브래이션 회로.
  6. 제4항에 있어서,
    상기 출력 트랜지스터 회로는
    상기 기준전압보다 높은 레벨의 상기 출력전압에 의해 온(on)되는 기본 출력 트랜지스터; 및
    상기 기본 출력 트랜지스터와 병렬 접속되고, 상기 기준전압보다 높은 레벨의 상기 출력전압에 의해 온(on)되거나 사이즈 제어신호에 의해 턴오프되는 적어도 하나의 추가 출력 트랜지스터
    를 포함하는 캘리브래이션 회로.
  7. 제5항에 있어서,
    상기 출력 트랜지스터 회로는
    상기 기준전압보다 높은 레벨의 상기 출력전압에 의해 온(on)되는 기본 출력 트랜지스터-상기 기본 출력 트랜지스터의 사이즈와 상기 기본 입력 트랜지스터의 사이즈는 동일함-; 및
    상기 기본 출력 트랜지스터와 병렬 접속되고, 상기 기준전압보다 높은 레벨의 상기 출력전압에 의해 온(on)되거나 사이즈 제어신호에 의해 턴오프되는 적어도 하나의 추가 출력 트랜지스터-상기 적어도 하나의 추가 출력 트랜지스터의 전체 사이즈와 상기 적어도 하나의 추가 입력 트랜지스터의 전체 사이즈는 동일함-
    를 포함하는 캘리브래이션 회로.
  8. 제2항에 있어서,
    상기 출력조절부는
    상기 비교증폭부의 제어신호에 기초하여 상기 기준전압이 상기 출력전압보다 높은 레벨이면 상기 출력전압을 상승시키고 상기 기준전압이 상기 출력전압보다 낮은 레벨이면 상기 출력전압을 하강시키는
    캘리브래이션 회로.
  9. 제5항에 있어서,
    상기 제어부는
    상기 기준전압 및 상기 사이즈 제어신호 중 어느 하나를 선택적으로 상기 추가 입력 트랜지스터로 제공하는 먹스인
    캘리브래이션 회로.
  10. 제6항에 있어서,
    상기 제어부는
    상기 출력전압 및 상기 사이즈 제어신호 중 어느 하나를 선택적으로 상기 추가 출력 트랜지스터로 제공하는 먹스인
    캘리브래이션 회로.
  11. 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단; 및
    캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단을 포함하고,
    상기 캘리브래이션수단은
    풀다운 캘리브래이션수단이고,
    상기 기준전압은
    ZQ 노드 전압인
    캘리브래이션 회로.
  12. 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단; 및
    캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단을 포함하고,
    상기 캘리브래이션수단은
    풀업 캘리브래이션수단인
    캘리브래이션 회로.
  13. 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단; 및
    캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단을 포함하고,
    상기 캘리브래이션수단은
    풀다운 캘리브래이션수단인
    캘리브래이션 회로.
  14. 제2항에 있어서,
    상기 이득제어수단은
    바이어스 신호에 의해 상기 비교증폭부 및 출력조절부 중 적어도 하나의 온/오프 및 바이어스를 제어 바이어스부
    를 더 포함하는 캘리브래이션 회로.
  15. 삭제
  16. 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단;
    캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단; 및
    상기 갱신되는 캘리브래이션 코드에 응답하여 터미네이션 저항값을 조절하는 터미네이션 저항수단을 포함하고,
    상기 이득제어수단은
    사이즈 제어신호에 의해 사이즈가 가변되는 차동쌍의 트랜지스터 회로를 포함하며 상기 트랜지스터 회로에 의한 상기 기준전압과 출력전압간의 레벨 비교에 따라 상기 출력전압의 레벨을 조절하기 위한 제어신호를 생성하는 비교증폭부;
    상기 비교증폭부의 제어신호에 기초하여 상기 출력전압의 레벨을 조절하는 출력조절부; 및
    상기 사이즈 제어신호를 선택적으로 상기 비교증폭부로 제공하는 제어부
    를 포함하는 온 다이 터미네이션 장치.
  17. 제16항에 있어서,
    상기 차동쌍의 트랜지스터 회로는
    상기 출력전압보다 높은 레벨의 상기 기준전압에 의해 온(on)되고 상기 사이 즈 제어신호에 의해 사이즈가 가변되며 상기 출력전압의 레벨을 조절하기 위한 제어신호를 생성하는 입력 트랜지스터 회로; 및
    상기 기준전압보다 높을 레벨의 상기 출력전압에 의해 온(on)되고 상기 사이즈 제어신호에 의해 사이즈가 가변되는 출력 트랜지스터 회로
    를 포함하는 온 다이 터미네이션 장치.
  18. 제17항에 있어서,
    상기 입력 트랜지스터 회로는
    상기 출력전압보다 높은 레벨의 상기 기준전압에 의해 온(on)되는 기본 입력 트랜지스터; 및
    상기 기본 입력 트랜지스터와 병렬 접속되고, 상기 출력전압보다 높은 레벨의 상기 기준전압에 의해 온(on)되거나 사이즈 제어신호에 의해 턴오프되는 적어도 하나의 추가 입력 트랜지스터
    를 포함하는 온 다이 터미네이션 장치.
  19. 제18항에 있어서,
    상기 출력 트랜지스터 회로는
    상기 기준전압보다 높은 레벨의 상기 출력전압에 의해 온(on)되는 기본 출력 트랜지스터-상기 기본 출력 트랜지스터의 사이즈와 상기 기본 입력 트랜지스터의 사이즈는 동일함-; 및
    상기 기본 출력 트랜지스터와 병렬 접속되고, 상기 기준전압보다 높은 레벨의 상기 출력전압에 의해 온(on)되거나 사이즈 제어신호에 의해 턴오프되는 적어도 하나의 추가 출력 트랜지스터-상기 적어도 하나의 추가 출력 트랜지스터의 전체 사이즈와 상기 적어도 하나의 추가 입력 트랜지스터의 전체 사이즈는 동일함-
    를 포함하는 온 다이 터미네이션 장치.
  20. 제16항에 있어서,
    상기 출력조절부는
    상기 비교증폭부의 제어신호에 기초하여 상기 기준전압이 상기 출력전압보다 높은 레벨이면 상기 출력전압을 상승시키고 상기 기준전압이 상기 출력전압보다 낮은 레벨이면 상기 출력전압을 하강시키는
    온 다이 터미네이션 장치.
  21. 삭제
  22. 가변 이득에 따라 기준전압을 소정 레벨로 조정하는 이득제어수단;
    캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 상기 이득제어수단에 의해 소정 레벨로 조정된 기준전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단; 및
    상기 갱신되는 캘리브래이션 코드에 응답하여 터미네이션 저항값을 조절하는 출력드라이버수단을 포함하고,
    상기 이득제어수단은
    사이즈 제어신호에 의해 사이즈가 가변되는 차동쌍의 트랜지스터 회로를 포함하며 상기 트랜지스터 회로에 의한 상기 기준전압과 출력전압간의 레벨 비교에 따라 상기 출력전압의 레벨을 조절하기 위한 제어신호를 생성하는 비교증폭부;
    상기 비교증폭부의 제어신호에 기초하여 상기 출력전압의 레벨을 조절하는 출력조절부; 및
    상기 사이즈 제어신호를 선택적으로 상기 비교증폭부로 제공하는 제어부
    를 포함하는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 차동쌍의 트랜지스터 회로는
    상기 출력전압보다 높은 레벨의 상기 기준전압에 의해 온(on)되고 상기 사이 즈 제어신호에 의해 사이즈가 가변되며 상기 출력전압의 레벨을 조절하기 위한 제어신호를 생성하는 입력 트랜지스터 회로; 및
    상기 기준전압보다 높을 레벨의 상기 출력전압에 의해 온(on)되고 상기 사이즈 제어신호에 의해 사이즈가 가변되는 출력 트랜지스터 회로
    를 포함하는 반도체 메모리 장치.
  24. 제23항에 있어서,
    상기 입력 트랜지스터 회로는
    상기 출력전압보다 높은 레벨의 상기 기준전압에 의해 온(on)되는 기본 입력 트랜지스터; 및
    상기 기본 입력 트랜지스터와 병렬 접속되고, 상기 출력전압보다 높은 레벨의 상기 기준전압에 의해 온(on)되거나 사이즈 제어신호에 의해 턴오프되는 적어도 하나의 추가 입력 트랜지스터
    를 포함하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 출력 트랜지스터 회로는
    상기 기준전압보다 높은 레벨의 상기 출력전압에 의해 온(on)되는 기본 출력 트랜지스터-상기 기본 출력 트랜지스터의 사이즈와 상기 기본 입력 트랜지스터의 사이즈는 동일함-; 및
    상기 기본 출력 트랜지스터와 병렬 접속되고, 상기 기준전압보다 높은 레벨의 상기 출력전압에 의해 온(on)되거나 사이즈 제어신호에 의해 턴오프되는 적어도 하나의 추가 출력 트랜지스터-상기 적어도 하나의 추가 출력 트랜지스터의 전체 사이즈와 상기 적어도 하나의 추가 입력 트랜지스터의 전체 사이즈는 동일함-
    를 포함하는 반도체 메모리 장치.
  26. 제22항에 있어서,
    상기 출력조절부는
    상기 비교증폭부의 제어신호에 기초하여 상기 기준전압이 상기 출력전압보다 높은 레벨이면 상기 출력전압을 상승시키고 상기 기준전압이 상기 출력전압보다 낮은 레벨이면 상기 출력전압을 하강시키는
    반도체 메모리 장치.
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