KR101175245B1

KR101175245B1 - 임피던스 조절회로 및 이를 포함하는 집적회로 칩

Info

Publication number: KR101175245B1
Application number: KR1020110017666A
Authority: KR
Inventors: 장동욱; 김용미
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-02-28
Filing date: 2011-02-28
Publication date: 2012-08-21
Also published as: US20120217991A1; US8476923B2

Abstract

임피던스 조절회로는, 제1임피던스 코드에 의해 결정되는 임피던스 값으로, 외부저항이 연결되는 제1노드를 제1레벨로 구동하는 제1임피던스부; 상기 제1임피던스부의 임피던스 값과 상기 외부저항의 임피던스 값이 X:Y(X와 Y는 서로 다른 수)의 비율이 되도록 상기 제1임피던스 코드를 생성하는 제1코드생성부; 상기 제1임피던스부와 동일하게 구성되며, 상기 제1임피던스 코드를 입력받아, 제2노드를 상기 제1레벨로 구동하는 다수의 더미 임피던스부; 제2임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제2노드를 제2레벨로 구동하는 제2임피던스부; 및 상기 다수의 더미 임피던스부의 전체 임피던스 값과 상기 제2임피던스부의 임피던스 값이 X:Y의 비율이 되도록 상기 제2임피던스 코드를 생성하는 제2코드생성부를 포함한다.

Description

임피던스 조절회로 및 이를 포함하는 집적회로 칩{CIRCUIT FOR IMPEDANCE ADJUSTING AND INTEGRARTED CIRCUIT CHIP INCLUDING THE SAME}

본 발명은 임피던스 조절회로에 관한 것이다.

CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체장치들(semiconductor devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품 내로 합체되어 진다. 대부분의 경우에, 반도체장치는 외부에서 전송되는 각종 신호들을 입력패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.

한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 반도체장치들간에 인터페이스되는 신호의 스윙(swing)폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedancd mismatching, '부정합'이라고도 함)에 따른 신호의 반사도 심각해진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생한다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.

특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션이 행해지고, 수신측에서는 상기 입력패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.

ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature) 조건이 변하더라도 임피던스 값을 항상 목표값으로 유지시켜 주기 위한 임피던스 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 임피던스 코드를 이용하여 터미네이션 임피던스 값을 조절하게 된다. 일반적으로 캘리브래이션 동작의 기준이 되는 기준저항(보통 칩 외부에 연결되므로 외부저항이라고도 함)이 연결되는 패드를 ZQ패드라 하는데, 이러한 이유로 ZQ캘리브래이션이라는 용어가 주로 사용된다.

이하, 임피던스 코드를 생성하는 임피던스 조절회로(캘리브래이션 회로 라고도 함)에 대해 알아보기로 한다.

도 1은 종래의 임피던스 조절회로의 구성도이다.

도 1에 도시된 바와 같이, 임피던스 조절회로는, 풀업 임피던스부(110), 더미 임피던스부(120), 풀다운 임피던스부(130), 비교부(102, 103), 카운터부(104, 105)를 포함한다.

도 1을 참조하여 캘리브래이션 회로의 동작을 살펴보면, 비교부(102)는 캘리브래이션 패드(ZQ PAD)에 연결된 외부저항(101, 이하 240Ω이라 가정함)과 풀업 임피던스부(110)의 전압분배에 의해 생성되는 캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF 보통 VDD/2로 설정됨)을 비교하여 비교결과에 따라 업/다운 신호(UP/DN)를 생성한다.

카운터부(104)는 업/다운 신호(UP/DN)에 응답하여 풀업 임피던스 코드(PCODE<0:N>)를 생성한다. 풀업 임피던스 코드(PCODE<0:N>)는 풀업 임피던스부(110) 내의 병렬저항들(각각의 임피던스 값은 binary weight에 맞게 설계됨)을 온/오프하여 풀업 임피던스부(110)의 임피던스 값을 조절한다. 조절된 풀업 임피던스부(110)의 임피던스 값은 다시 캘리브래이션 노드(ZQ)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 임피던스부(110)의 전체 임피던스 값이 외부저항(101)의 임피던스 값과 같아질 때까지 캘리브래이션 동작이 반복된다. (풀업 캘리브래이션)

풀업 임피던스 코드(PCODE<0:N>)는 더미 임피던스부(120)에 입력되어 더미 임피던스부(120)의 임피던스 값을 결정하게 된다. 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교부(103)와 카운터부(105)를 사용하여 노드(A)의 전압이 기준전압(VREF)과 같아지도록 캘리브래이션된다. (풀다운 캘리브래이션)

결국, 캘리브래이션 동작이 완료되면, 외부저항(101)과 풀업 임피던스부(110)가 동일한 임피던스 값을 갖도록 풀업 임피던스 코드(PCODE<0:N>)가 생성되고, 더미 임피던스부(120)와 풀다운 임피던스부(130)가 동일한 임피던스 값을 갖도록 풀다운 임피던스 코드(NCODE<0:N>)가 생성된다. 그리고 임피던스 조절회로에서 생성된 임피던스 코드(PCODE<0:N>, NCODE<0:N>)는 데이터(신호)가 입/출력되는 인터페이스 노드를 터미네이션하는 터미네이션 회로로 전달되어 터미네이션 회로의 임피던스 값을 조절한다.

도 1에 따르면, 외부저항(101)의 임피던스 값이 240Ω이고, 풀업 임피던스부(110)와 풀다운 임피던스부(130)의 목표 임피던스 값도 240Ω이다. 즉, 외부저항(101)의 임피던스 값과 풀업 및 풀다운 임피던스부(110, 130)의 목표 임피던스 값이 동일하다.

그런데, 풀업 임피던스부(110)와 풀다운 임피던스부(130)의 목표 임피던스 값과 다른 임피던스 값을 가지는 외부저항(101)이 ZQ노드에 연결될 가능성이 충분히 존재한다. 예를 들어, 풀업 임피던스부(110)와 풀다운 임피던스부(130)의 목표 임피던스 값은 240Ω이지만, ZQ노드에 960Ω의 외부저항(101)이 연결되는 경우도 있을 수 있다. 따라서 이러한 경우에도 정확한 값을 가지는 풀업 임피던스 코드(PCODE<0:N>)와 풀다운 임피던스 코드(NCODE<0:N>)를 생성해내기 위한 방안이 마련되어야 한다.

본 발명은 임피던스 조절회로에 연결되는 외부저항의 임피던스 값과 풀업 임피던스부와 풀다운 임피던스부의 목표 임피던스 값이 일치하지 않는 경우에도, 정확한 임피던스 코드를 생성하는 임피던스 조절회로를 제공하고자 하는데, 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 임피던스 조절회로는, 제1임피던스 코드에 의해 결정되는 임피던스 값으로, 외부저항이 연결되는 제1노드를 제1레벨로 구동하는 제1임피던스부; 상기 제1임피던스부의 임피던스 값과 상기 외부저항의 임피던스 값이 X:Y(X와 Y는 서로 다른 수)의 비율이 되도록 상기 제1임피던스 코드를 생성하는 제1코드 생성부; 상기 제1임피던스부와 동일하게 구성되며, 상기 제1임피던스 코드를 입력받아, 제2노드를 상기 제1레벨로 구동하는 다수의 더미 임피던스부; 제2임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제2노드를 제2레벨로 구동하는 제2임피던스부; 및 상기 다수의 더미 임피던스부의 전체 임피던스 값과 상기 제2임피던스부의 임피던스 값이 X:Y의 비율이 되도록 상기 제2임피던스 코드를 생성하는 제2코드 생성부를 포함한다.

여기서, X:Y의 비율은 (상기 제1임피던스부의 목표 임피던스 값):(상기 외부저항의 임피던스 값)의 비율일 수 있으며, 상기 다수의 더미 임피든스부의 개수는 Y/X개일 수 있다.

본 발명의 일실시예에 따른 집적회로 칩은, 제1임피던스 코드에 의해 결정되는 임피던스 값으로, 외부저항이 연결되는 제1노드를 제1레벨로 구동하는 제1임피던스부; 상기 제1임피던스부의 임피던스 값과 상기 외부저항의 임피던스 값이 X:Y(X와 Y는 서로 다른 수)의 비율이 되도록 상기 제1임피던스 코드를 생성하는 제1코드생성부; 상기 제1임피던스부와 동일하게 구성되며, 상기 제1임피던스 코드를 입력받아, 제2노드를 상기 제1레벨로 구동하는 다수의 더미 임피던스부; 제2임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제2노드를 제2레벨로 구동하는 제2임피던스부; 상기 다수의 더미 임피던스부의 전체 임피던스 값과 상기 제2임피던스부의 임피던스 값이 X:Y의 비율이 되도록 상기 제2임피던스 코드를 생성하는 제2코드생성부; 상기 제1임피던스 코드에 의해 결정되는 임피던스 값으로, 인터페이스 노드를 제1레벨로 구동하는 제1터미네이션부; 및 상기 제2임피던스 코드에 의해 결정되는 임피던스 값으로, 인터페이스 노드를 제2레벨로 구동하는 제2터미네이션부를 포함한다.

여기서, X:Y의 비율은 (상기 제1임피던스부의 목표 임피던스 값):(상기 외부저항의 임피던스 값)의 비율일 수 있으며, 상기 다수의 더미 임피던스부의 개수는 Y/X개일 수 있다.

본 발명의 다른 실시예에 따른 임피던스 조절회로는, 제1임피던스 코드에 의해 결정되는 임피던스 값으로, 외부저항이 연결되는 제1노드를 제1레벨로 구동하는 제1임피던스부; 상기 제1임피던스부의 임피던스 값과 상기 외부저항의 임피던스 값이 X:Y(X와 Y는 서로 다른 수)의 비율이 되도록 상기 제1임피던스 코드를 생성하는 제1코드생성부; 상기 제1임피던스 코드에 의해 결정되는 임피던스 값을 갖되, 동일한 코드값에서 {(상기 제1임피던스부의 임피던스 값)*(X/Y)}의 임피던스 값을 가지며, 제2노드를 제1레벨로 구동하는 더미 임피던스부; 제2임피던스 코드에 의해 결정되는 값으로, 상기 제2노드를 제2레벨로 구동하는 제2임피던스부; 및 상기 더미 임피던스부의 임피던스 값과 상기 제2임피던스부의 임피던스 값이 X:Y의 비율이 되도록 상기 제2임피던스 코드를 생성하는 제2코드생성부를 포함한다.

상기 제1임피던스부는 상기 제1임피던스 코드를 구성하는 신호들 각각에 의해 온/오프되는 다수의 제1트랜지스터 및 상기 다수의 제1트랜지스터 각각에 연결된 다수의 제1저항을 포함하고, 상기 더미 임피던스부는 상기 제1임피던스 코드를 구성하는 신호들 각각에 의해 온/오프되는 다수의 제2트랜지스터 및 상기 다수의 제2트랜지스터 각각에 연결된 다수의 제2저항을 포함하고, 상기 다수의 제1저항의 저항값과 상기 다수의 제2저항의 저항값은 X:Y의 비율을 가질 수 있다.

본 발명에 따르면, 임피던스 조절회로에 연결되는 외부저항이 풀업 임피던스부 및 풀다운 임피던스부의 목표 임피던스 값과 다른 임피던스 값을 가지더라도, 정확한 임피던스 코드의 생성을 가능하게 한다.

도 1은 종래의 임피던스 조절회로의 구성도.
도 2는 본 발명에 따른 임피던스 조절회로의 일실시예 구성도.
도 3은 임피던스 조절회로(도 2)에서 생성된 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 이용하여 인터페이스 노드(INTERFACE NODE)를 터미네이션하는 터미네이션 회로의 구성도.
도 4는 본 발명에 따른 임피던스 조절회로의 다른 실시예 구성도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 임피던스 조절회로의 일실시예 구성도이다.

도 2를 참조하면, 임피던스 조절회로는, 제1임피던스부(210), 제1코드생성부(220), 다수의 더미 임피던스부(230_0~3), 제2임피던스부(240), 및 제2코드생성부(250)를 포함한다.

본 발명은 제1임피던스부(210)와 제2임피던스부(240)의 목표 임피던스 값과 외부저항(201)의 임피던스 값이 서로 다른 경우에, 정확한 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 생성하는 것을 주 내용으로 하는데, 이하에서는 제1임피던스부(210)와 제2임피던스부(240)의 목표 임피던스 값은 240Ω이고 외부저항(201)의 임피던스 값은 960Ω이라 가정하고 설명하기로 한다. 또한, 제1레벨은 전원전압(VDD)의 레벨, 제2레벨은 접지전압(VSS)의 레벨이라 가정하고 설명하기로 한다.

제1임피던스부(210)는 제1임피던스 코드(PCODE<0:N>)에 의해 결정되는 임피던스 값으로, 외부저항(201)이 연결되는 제1노드(ZQ)를 제1레벨(VDD)로 구동한다. 제1임피던스부(210)는 제1임피던스 코드(PCODE<0:N>)를 구성하는 신호들 각각에 의해 온/오프되는 다수의 트랜지스터와 다수의 트랜지스터들 각각에 연결된 다수의 저항을 포함해 구성될 수 있다.

제1코드생성부(220)는 제1임피던스부(210)의 임피던스 값과 외부저항(201)의 임피던스 값이 X:Y의 비율이 되도록 제1임피던스 코드를 생성한다. X:Y의 비율은 (제1임피던스부의 목표 임피던스 값):(외부저항의 임피던스값)의 비율을 말한다. 본 실시예에서는 X:Y는 1:4로 예시된다. 제1코드생성부(220)는 제1노드(ZQ)의 전압 레벨과 기준전압(VREF)의 레벨을 비교하는 비교기(221)와, 비교기(221)의 비교 결과에 응답하여 제1임피던스 코드(PCODE<0:N>)를 생성하는 카운터(222)를 포함한다. 제1코드생성부는 (제1임피던스부의 임피던스 값):(외부저항의 임피던스 값)이 X:Y가 되도록 해야 하므로, 기준전압(VDD)의 레벨은 VDD*{Y/(X+Y)}이 되도록 설정된다(본 실시예에서는 VDD*0.8).

다수의 더미 임피던스부(230_0~3) 각각은 제1임피던스부(210)와 동일하게 구성된다. 다만, 제1노드(ZQ)가 아니라 제2노드(A)를 제1레벨(VDD)로 구동한다는 점이 제1임피던스부(210)와 다르다. 더미 임피던스부(230_0~3)는 Y/X개(본 실시예에서는 4개)가 구비된다. 그 이유는 (더미 임피던스부의 전체 임피던스 값):(제2임피던스부의 임피던스 값)의 비율을 X:Y로 하기 위함이다.

제2임피던스부(240)는 제2임피던스 코드(NCODE<0:N>)에 의해 결정되는 임피던스 값으로, 제2노드(A)를 제2레벨(VSS)로 구동한다. 제2임피던스부(240)는 제2임피던스 코드(NCODE<0:N>)를 구성하는 신호들 각각에 의해 온/오프되는 다수의 트랜지스터와 다수의 트랜지스터들 각각에 연결된 다수의 저항을 포함해 구성될 수 있다.

제2코드생성부(250)는 다수의 더미 임피던스부(230_0~3)의 전체 임피던스 값과 제2임피던스부(240)의 임피던스 값이 X:Y의 비율이 되도록 제2임피던스 코드(NCODE<0:N>)를 생성한다. 제2코드생성부(250)는 제2노드(A)의 전압 레벨과 기준전압(VREF)의 레벨을 비교하는 비교기(251)와, 비교기(251)의 비교 결과에 응답하여 제2임피던스 코드(NCODE<0:N>)를 생성하는 카운터(252)를 포함한다.

임피던스 조절회로의 전체적인 동작을 살펴보면, 제1코드생성부(220)는 제1노드(ZQ)의 전압 레벨이 기준전압(VREF)의 전압레벨과 같아지도록, 제1임피던스 코드(PCODE<0:N>)를 생성한다. 따라서 제1임피던스 코드(PCODE<0:N>)를 입력받는 제1임피던스부(210)는 240Ω의 임피던스 값을 갖게 된다. 제1임피던스 코드(PCODE<0:N>)는 더미 임피던스부(230_0~3)로 입력되고, 더미 임피던스부(230_0~3) 각각은 240Ω의 임피던스 값을 갖게 된다. 그리고 4개의 더미 임피던스부(230_0~3)는 서로 병렬로 연결되므로, 더미 임피던스부(230_0~3)의 전체 임피던스 값은 60Ω이 된다. 제2코드생성부(250)는 제2노드(A)의 전압 레벨이 기준전압(VREF)의 전압레벨과 같아지도록, 제2임피던스 코드(NCODE<0:N>)를 생성한다. 따라서 제2임피던스부(240)는 240Ω의 임피던스 값을 갖게 된다. 결국, 임피던스 조절회로의 동작에 의해 제1임피던스부(210)와 제2임피던스부(240)가 모두 목표 임피던스 값인 240Ω이 되도록, 제1임피던스 코드(PCODE<0:N>)와 제2임피던스 코드(NCODE<0:N>)가 생성된다. 즉, 본 발명은 외부저항(201)의 임피던스 값이 제1임피던스부(210)와 제2임피던스부(240)의 목표 임피던스 값과 달라지더라도, 기준전압(VREF)의 레벨과 더미 임피던스부(230_0~3)의 개수를 조절하여, 정확한 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 생성 가능하게 한다.

도 2의 실시예에서는 제1레벨은 전원전압(VDD)의 레벨, 제2레벨은 접지전압(VSS)의 레벨, 제1임피던스 코드는 풀업 임피던스 코드(PCODE<0:N>), 제2임피던스 코드는 풀다운 임피던스 코드(NCODE<0:N>)인 것으로 예시하였다. 그러나 이와 반대로, 외부저항(201)이 풀업 저항으로 제1노드(ZQ)에 연결되는 경우에는, 제1레벨은 접지전압(VSS)의 레벨, 제2레벨은 전원전압(VDD)의 레벨, 제1임피던스 코드는 풀다운 임피던스 코드(NCODE<0:N>), 제2임피던스 코드는 풀업 임피던스 코드(PCODE<0:N>)일 수 있다.

도 3은 임피던스 조절회로(도 2)에서 생성된 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 이용하여 인터페이스 노드(INTERFACE NODE)를 터미네이션하는 터미네이션 회로의 구성도이다.

인터페이스 노드는 데이터(신호)가 입출력되는 인터페이스 패드(INTERFACE)에 연결된 노드이다. 집적회로 칩에서 ZQ패드 측에는 임피던스 조절회로(도 2)가 구비되며, 인터페이스 패드(INTERFACE) 측에는 터미네이션 회로(도 3)가 구비된다.

터미네이션 회로는 제1터미네이션부(310)와 제2터미네이션부(320)를 포함한다. 제1터미네이션부(310)는 제1임피던스 코드(PCODE<0:N>)를 입력받으며, 제1임피던스 코드(PCODE<0:N>)에 의해 결정되는 임피던스 값을 갖는다. 도면의 PU_EN 신호는 제1터미네이션부(310)를 활성화하기 위한 신호이다. 즉, 제1터미네이션부(310)는 PU_EN 신호에 의해 활성화 여부가 결정되며, 활성화시에 제1임피던스 코드(PCODE<0:N>)에 의한 임피던스 값을 갖는다. 제2터미네이션부(320)는 제2임피던스 코드(NCODE<0:N>)를 입력받으며, 제2임피던스 코드(NCODE<0:N>)에 의해 결정되는 임피던스 값을 갖는다. 도면의 PD_EN 신호는 제2터미네이션부(320)를 활성화하기 위한 신호이다. 즉, 제2터미네이션부(320)는 PD_EN 신호에 의해 활성화 여부가 결정되며, 활성화시에 제2임피던스 코드(NCODE<0:N>)에 의한 임피던스 값을 갖는다.

도 3에서는 제1터미네이션부(310)와 제2터미네이션부(320)가 하나씩 구비되는 것을 도시하였으나, 임피던스 매칭을 위해 요구되는 임피던스 값에 따라 제1터미네이션부(310)와 제2터미네이션부(320) 각각은 다수개 구비될 수 있다. 예를 들어, 풀업 임피던스 값과 풀다운 임피던스 값이 각각 120Ω이 되어야 한다면, 240Ω의 임피던스 값을 갖는 제1터미네이션부(310) 2개가 인터페이스 노드(INTERFACE)에 병렬로 연결되고, 240Ω의 임피던스 값을 갖는 제2터미네이션부(320) 2개가 인터페이스 노드(INTERFACE)에 병렬로 연결될 수 있다.

참고로, 제1터미네이션부(310) 및 제2터미네이션부(320)의 내부는 기본적으로 제1임피던스부(210) 및 제2임피던스부(240)와 유사하게 구성되며, 제1임피던스부(210) 및 제2임피던스부(240)와 거의 동일한 임피던스 값을 갖는다.

도 4는 본 발명에 따른 임피던스 조절회로의 다른 실시예 구성도이다.

도 4를 참조하면, 임피던스 조절회로는, 제1임피던스 코드(PCODE<0:N>)에 의해 결정되는 임피던스 값으로, 외부저항(401)이 연결되는 제1노드(ZQ)를 제1레벨(VDD)로 구동하는 제1임피던스부(410); 제1임피던스부(410)의 임피던스 값과 외부저항(401)의 임피던스 값이 X:Y(X와 Y는 서로 다른 수)의 비율이 되도록 상기 제1임피던스 코드(PCODE<0:N>)를 생성하는 제1코드생성부(420); 제1임피던스 코드(PCODE<0:N>)에 의해 결정되는 임피던스 값을 갖되, 동일한 코드값에서 {(상기 제1임피던스부의 임피던스 값)*(X/Y)}의 임피던스 값을 가지며, 제2노드(A)를 제1레벨(VDD)로 구동하는 더미 임피던스부(430); 제2임피던스 코드(NCODE<0:N>)에 의해 결정되는 임피던스 값으로, 제2노드(A)를 제2레벨(VSS)로 구동하는 제2임피던스부(440); 및 더미 임피던스부(430)의 임피던스 값과 제2임피던스부(440)의 임피던스 값이 X:Y의 비율이 되도록 제2임피던스 코드(NCODE<0:N>)를 생성하는 제2코드생성부(450)를 포함한다.

도 4의 실시예와 도 2의 실시예의 차이점은 더미 임피던스부(430)가 하나만 구비된다는 점이다. 도 4의 더미 임피던스부(430)는 제1임피던스부(410)와 동일한 형태로 구성되지만 다른 저항값을 갖는다. 즉, 동일한 제1임피던스(PCODE<0:N>) 코드를 입력받았을 때 더미 임피던스부(430)는 {제1임피던스부의 임피던스 값*(X/Y)}의 임피던스 값을 갖는다. 즉, X:Y가 1:4라고 가정했을때, 더미 임피던스부(430)는 제1임피던스부(410)*1/4의 임피던스 값을 갖는다.

이를 위해 더미 임피던스부(430) 내부의 저항들은 제1임피던스부(410) 내부의 저항들보다 1/4의 저항값을 갖는다. 이는 코드(PCODE<0>)에 의해 온/오프되는 더미 임피던스부(430) 내부의 저항이 코드(PCODE<0>)에 의해 온/오프되는 제1임피던스부(410) 내부의 저항의 1/4배의 저항값을 가지며, 코드(PCODE<1>)에 의해 온/오프되는 더미 임피던스부(430) 내부의 저항이 코드(PCODE<1>)에 의해 온/오프되는 제1임피던스부(410) 내부의 저항의 1/4배의 저항값을 가진다는 것을 의미한다. 마찬가지로 더미 임피던스부(430) 내부의 저항들 각각은 대응되는 제1임피던스부(410) 내부의 저항들보다 1/4배의 저항값을 갖는다. 즉, 도 2의 실시예에서는 더미 임피던스부(230_0~3)를 4개 구비하여 더미 임피던스부(230_0~3)의 전체 임피던스 값이 제1임피던스부(210)의 임피던스 값*1/4이 되도록 했다면, 도 4의 실시예에서는 더미 임피던스부(430) 내부의 저항이 작은 임피던스를 갖도록 하여 더미 임피던스부(430)의 임피던스 값이 제1임피던스부(410)의 임피던스 값*1/4이 되도록 한다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

210: 제1임피던스부 220: 코드생성부
230_0~230_3: 더미 임피던스부 240: 제2임피던스부
250: 제2코드생성부

Claims

제1임피던스 코드에 의해 결정되는 임피던스 값으로, 외부저항이 연결되는 제1노드를 제1레벨로 구동하는 제1임피던스부;
상기 제1임피던스부의 임피던스 값과 상기 외부저항의 임피던스 값이 X:Y(X와 Y는 서로 다른 수)의 비율이 되도록 상기 제1임피던스 코드를 생성하는 제1코드생성부;
상기 제1임피던스부와 동일하게 구성되며, 상기 제1임피던스 코드를 입력받아, 제2노드를 상기 제1레벨로 구동하는 다수의 더미 임피던스부;
제2임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제2노드를 제2레벨로 구동하는 제2임피던스부; 및
상기 다수의 더미 임피던스부의 전체 임피던스 값과 상기 제2임피던스부의 임피던스 값이 X:Y의 비율이 되도록 상기 제2임피던스 코드를 생성하는 제2코드생성부
를 포함하는 임피던스 조절회로.
제 1항에 있어서,
X:Y의 비율은 (상기 제1임피던스부의 목표 임피던스 값):(상기 외부저항의 임피던스 값)의 비율인
임피던스 조절회로.
제 2항에 있어서,
상기 다수의 더미 임피던스부의 개수는 Y/X개인
임피던스 조절회로.
제 3항에 있어서,
상기 제1임피던스부의 목표 임피던스 값은 상기 제2임피던스부의 목표 임피던스 값과 동일한
임피던스 조절회로.
제 1항에 있어서,
상기 제1임피던스부는
상기 제1임피던스 코드를 구성하는 신호들 각각에 의해 온/오프되는 다수의 제1트랜지스터 및 상기 다수의 제1트랜지스터 각각에 연결된 다수의 제1저항을 포함하고,
상기 제2임피던스부는
상기 제2임피던스 코드를 구성하는 신호들 각각에 의해 온/오프되는 다수의 제2트랜지스터 및 상기 다수의 제2트랜지스터 각각에 연결된 다수의 제2저항을 포함하는
임피던스 조절회로.
제 1항에 있어서,
상기 제1코드생성부는
상기 제1노드의 레벨과 기준전압의 레벨을 비교하는 제1비교부; 및
상기 제1비교부의 비교결과에 응답하여 상기 제1임피던스 코드를 생성하는 제1카운터부를 포함하고,
상기 제2코드생성부는
상기 제2노드의 레벨과 상기 기준전압의 레벨을 비교하는 제2비교부; 및
상기 제2비교부의 비교결과에 응답하여 상기 제2임피던스 코드를 생성하는 제2카운터부를 포함하는
임피던스 조절회로.
제 6항에 있어서,
상기 기준전압은 전원전압*{Y/(X+Y)}의 전압 레벨을 갖는
임피던스 조절회로.
제 1항에 있어서,
상기 제1레벨은 전원전압의 레벨이고 상기 제2레벨은 접지전압의 레벨인
임피던스 조절회로.
제1임피던스 코드에 의해 결정되는 임피던스 값으로, 외부저항이 연결되는 제1노드를 제1레벨로 구동하는 제1임피던스부;
상기 제1임피던스부의 임피던스 값과 상기 외부저항의 임피던스 값이 X:Y(X와 Y는 서로 다른 수)의 비율이 되도록 상기 제1임피던스 코드를 생성하는 제1코드생성부;
상기 제1임피던스부와 동일하게 구성되며, 상기 제1임피던스 코드를 입력받아, 제2노드를 상기 제1레벨로 구동하는 다수의 더미 임피던스부;
제2임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제2노드를 제2레벨로 구동하는 제2임피던스부;
상기 다수의 더미 임피던스부의 전체 임피던스 값과 상기 제2임피던스부의 임피던스 값이 X:Y의 비율이 되도록 상기 제2임피던스 코드를 생성하는 제2코드생성부;
상기 제1임피던스 코드에 의해 결정되는 임피던스 값으로, 인터페이스 노드를 제1레벨로 구동하는 제1터미네이션부; 및
상기 제2임피던스 코드에 의해 결정되는 임피던스 값으로, 인터페이스 노드를 제2레벨로 구동하는 제2터미네이션부
를 포함하는 집적회로 칩.
제 9항에 있어서,
X:Y의 비율은 (상기 제1임피던스부의 목표 임피던스 값):(상기 외부저항의 임피던스 값)의 비율인
집적회로 칩.
제 10항에 있어서,
상기 다수의 더미 임피던스부의 개수는 Y/X개인
집적회로 칩.
제 11항에 있어서,
상기 제1임피던스부의 목표 임피던스 값은 상기 제2임피던스부의 목표 임피던스 값과 동일한
집적회로 칩.
제 9항에 있어서,
상기 제1터미네이션부와 상기 제2터미네이션부는 각각 다수개 구비되며,
그 개수는 집적회로 칩의 터미네이션 임피던스 값에 의해 결정되는
집적회로 칩.
제1임피던스 코드에 의해 결정되는 임피던스 값으로, 외부저항이 연결되는 제1노드를 제1레벨로 구동하는 제1임피던스부;
상기 제1임피던스부의 임피던스 값과 상기 외부저항의 임피던스 값이 X:Y(X와 Y는 서로 다른 수)의 비율이 되도록 상기 제1임피던스 코드를 생성하는 제1코드생성부;
상기 제1임피던스 코드에 의해 결정되는 임피던스 값을 갖되, 동일한 코드값에서 {(상기 제1임피던스부의 임피던스 값)*(X/Y)}의 임피던스 값을 가지며, 제2노드를 제1레벨로 구동하는 더미 임피던스부;
제2임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제2노드를 제2레벨로 구동하는 제2임피던스부; 및
상기 더미 임피던스부의 임피던스 값과 상기 제2임피던스부의 임피던스 값이 X:Y의 비율이 되도록 상기 제2임피던스 코드를 생성하는 제2코드생성부
를 포함하는 임피던스 조절회로.
제 14항에 있어서,
X:Y의 비율은 (상기 제1임피던스부의 목표 임피던스 값):(상기 외부저항의 임피던스 값)의 비율인
임피던스 조절회로.
제 15항에 있어서,
상기 제1임피던스부의 목표 임피던스 값은 상기 제2임피던스부의 목표 임피던스 값과 동일한
임피던스 조절회로.
제 14항에 있어서,
상기 제1임피던스부는
상기 제1임피던스 코드를 구성하는 신호들 각각에 의해 온/오프되는 다수의 제1트랜지스터 및 상기 다수의 제1트랜지스터 각각에 연결된 다수의 제1저항을 포함하고,
상기 더미 임피던스부는
상기 제1임피던스 코드를 구성하는 신호들 각각에 의해 온/오프되는 다수의 제2트랜지스터 및 상기 다수의 제2트랜지스터 각각에 연결된 다수의 제2저항을 포함하고,
상기 다수의 제1저항의 임피던스 값과 상기 다수의 제2저항의 임피던스 값은 X:Y의 비율을 갖는
임피던스 조절회로.