KR20100077556A - 반도체 메모리 장치 - Google Patents

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KR20100077556A KR1020080135524A KR20080135524A KR20100077556A KR 20100077556 A KR20100077556 A KR 20100077556A KR 1020080135524 A KR1020080135524 A KR 1020080135524A KR 20080135524 A KR20080135524 A KR 20080135524A KR 20100077556 A KR20100077556 A KR 20100077556A
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Abstract

입력 신호에 대한 인식 특성이 향상된 반도체 메모리 장치에 관한 기술이 개시된다. 이러한 기술에 따르면, 칩 외부로부터 기준전압을 인가받기 위한 기준전압 패드; 외부저항이 연결되는 캘리브래이션 노드에 연결되며, 캘리브래이션 코드에 따라 결정되는 저항값을 갖는 캘리브래이션 저항부; 및 상기 캘리브이션 노드의 전압과 상기 기준전압을 비교하여 상기 캘리브래이션 코드를 생성하는 캘리브래이션 코드 생성부를 포함하는 반도체 메모리 장치를 제공한다.
캘리브래이션, 터미네이션, 기준전압

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 온 다이 터미네이션 장치에 관한 것이다.
전기적 제품의 동작 스피드가 고속화 됨에 따라 반도체 장치간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호 전달에 걸리는 지연시간을 최소화하기 위해서이다. 신호의 스윙폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 부정합(impedance mismatching)에 따른 신호의 반사도 심각해진다. 임피던스 부정합은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 부정합이 발생되면 데이터의 고속전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다.
그래서 동작 속도의 고속화가 요구되는 반도체 장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 정합회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
한편, ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature)조건이 변함에 따라 변화하는 풀업 및 풀다운 캘리브래이션 코드를 생성하는 것을 말한다. ZQ캘리브래이션 결과로 생성된 풀업 및 풀다운 캘리브래이션 코드에 의해 온 다이 터미네이션 장치의 저항값(반도체 메모리 장치의 경우에는 DQ패드 쪽의 터미네이션 저항값)이 조절되고 임피던스 정합이 된다.
도 1은 종래의 반도체 메모리 장치의 온 다이 터미네이션 장치의 구성도이다.
도 1에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 제1캘리브래이션 저항부(101), 제1캘리브래이션 코드 생성부(103), 제2캘리브래이션 저항부(109), 제2캘리브래이션 코드 생성부(115), 기준전압 생성부(121) 및 터미네이션 저항부(127)로 구성된다. 제1캘리브래이션 저항부(101), 제1캘리브래이션 코드 생성부(103), 제2캘리브래이션 저항부(109), 제2캘리브래이션 코드 생성부(115), 기준전압 생성부(121)에 의해 ZQ캘리브래이션 동작이 수행되며, 터미네이션 저항부(127)에 의해 터미네이션 동작이 수행된다.
제1캘리브래이션 저항부(101) 및 제1캘리브래이션 코드 생성부(103)에 의해 제1캘리브래이션 코드(PCODE<1:N>)가 생성되며, 제2캘리브래이션 저항부(109) 및 제2캘리브래이션 코드 생성부(115)에 의해 제2캘리브래이션 코드(NCODE<1:N>)가 생성된다. 여기서, 제1캘리브래이션 코드(PCODE<1:N>)는 상기 풀업 캘리브래이션 코드와 대응되며, 제2캘리브래이션 코드(NCODE<1:N>)는 상기 풀다운 캘리브래이션 코드와 대응된다.
제1캘리브래이션 코드 생성부(103)는 비교기(105) 및 풀업 카운터(107)로 구성된다.
비교기(105)는 ZQ패드(123)와 제1캘리브래이션 저항부(101)가 연결되는 캘리브래이션 노드(ZQ)의 전압과 기준전압 생성부(121)에서 생성되는 기준전압(VREF_ZQ)을 비교하여 업/다운 신호(UP_1/DOWN_1)를 생성한다. ZQ패드(123)에는 외부저항(125, 일반적으로 240Ω)이 접속된다.
기준전압 생성부(121)은 전원전압(VDDQ)를 저항으로 분배하여 VDDQ/2의 기준전압(VREF_ZQ)을 생성한다.
풀업 카운터(107)는 업/다운 신호(UP_1/DOWN_1)에 응답해 제1캘리브래이션 코드(PCODE<1:N>)를 생성한다. 제1캘리브래이션 저항부(101)가 포함하는 복수의 저항수단은 제1캘리브래이션 코드(PCODE<1:N>)에 응답해 온/오프되며, 온/오프된 저항수단의 개수에 따라 제1캘리브래이션 저항부(101)의 저항값이 조절된다.
제1캘리브래이션 저항부(101)는 캘리브래이션 노드(ZQ)를 풀업 구동하며, 조절된 제1캘리브래이션 저항부(101)의 저항값에 의해 캘리브래이션 노드(ZQ)의 전압이 가변된다. 그리고 비교기(105)는 가변된 캘리브래이션 노드(ZQ)의 전압과 기 준전압(VREF_ZQ)을 다시 비교하고 업/다운 신호(UP_1/DOWN_1)를 출력한다. 상기 과정을 거쳐 제1캘리브래이션 저항부(101)의 저항값은 외부저항(125)의 저항값과 같아지며, 캘리브래이션 노드(ZQ)의 전압은 기준전압(VREF_ZQ)과 같아진다.
제1캘리브래이션 코드(PCODE<1:N>)는 제2캘리브래이션 저항부(109)의 더미 풀업 저항수단(111)으로 입력된다. 더미 풀업 저항수단(111)은 풀다운 저항수단(113)의 저항값이 제1캘리브래이션 저항부(101)의 저항값과 같아지도록 제1캘리브래이션 저항부(101)와 동일하게 구성된다. 따라서 더미 풀업 저항수단(111)을 구성하는 저항수단 각각의 저항값은 제1캘리브래이션 저항부(101)를 구성하는 저항수단 각각의 저항값과 동일하다. 이후 제2캘리브래이션 코드(NCODE<1:N>)가 생성되는 과정은 제1캘리브래이션 코드(PCOD<1:N>)가 생성되는 과정과 유사하다.
제2캘리브래이션 코드 생성부(115)는 비교기(117) 및 풀다운 카운터(119)로 구성된다.
비교기(117)는 기준전압(VREF_ZQ)과 노드 A의 전압을 비교하여 업/다운 신호(UP_2/DOWN_2)를 출력하고 풀다운 카운터(119)는 업/다운 신호(UP_2/DOWN_2)에 응답해 제2캘리브래이션 코드(NCODE<1:N>)를 생성한다. 제2캘리브래이션 저항부(109)의 풀다운 저항수단(113)는 노드 A를 풀다운 구동하며, 결국, 노드 A의 전압과 기준전압(VREF_ZQ)은 같아진다. 즉, 풀다운 저항수단(113)의 저항값은 더미 풀업 저항수단(111)의 저항값과 같아진다.
터미네이션 저항부(127)는 풀업 터미네이션 저항부(129)와 풀다운 터미네이션 저항부(131)를 포함하여 터미네이션 동작을 수행한다.
제1 및 제2캘리브래이션 코드(PCODE<1:N>, NCODE<1:N>)는 풀업 및 풀다운 터미네이션 저항부(129, 131) 각각에 입력되어 임피던스 정합을 위한 터미네이션 저항값을 결정한다. 제1캘리브래이션 코드(PCODE<1:N>)에 의해 풀업 터미네이션 저항부(129)의 저항값을 결정하는 풀업 터미네이션 동작이 이루어지고 풀다운 캘리브래이션 코드(NCODE<1:N>)에 의해 풀다운 터미네이션 저항부(131)의 저항값을 결정하는 풀다운 터미네이션 동작이 이루어진다. 터미네이션 저항부(127)에서 결정된 저항값에 의해 칩 외부와 임피던스 정합이 이루어진다.
도 2는 도 1에 도시된 온 다이 터미네이션 장치의 동작을 설명하기 위한 도면이다.
반도체 메모리 장치(201)는, 전송라인을 통해 전송되며 DQ패드(미도시)로 입력되는 데이터를 입력 버퍼(203)로 수신한다. 이 때, 입력 버퍼(203)는 칩 외부로부터 입력되는 기준전압(VREF_OUT)을 기준으로 상기 데이터의 논리레벨을 판단하여 입력받는다. 그리고 출력 드라이버(205)는 반도체 메모리 장치(201)에 저장된 데이터를 상기 DQ패드를 통해 상기 전송라인으로 출력한다.
도 1에 도시된 온 다이 터미네이션 장치의 터미네이션 저항부(127)는 출력 드라이버(205)의 출력노드와 연결되며, 상기 전송라인의 전압, 즉 출력 드라이버(205)의 출력노드의 전압을 소정 전압(VTT)으로 터미네이션한다. 따라서 출력 드라이버(205)의 출력노드의 전압(VTT)은 VDDQ/2가 된다. 기준전압 생성부(123)가 생성하는 VDDQ/2의 기준전압(VREF_ZQ)을 기준으로 캘리브래이션 동작 및 터미네이션 동작이 수행되었기 때문이다.
보다 자세히, 입력버퍼(203)는 도 3에 도시된 바와 같이 기준전압(VREF_OUT)을 기준으로 데이터의 논리레벨을 판단한다. 실선으로 표시된 기준전압(VREF_OUT)은 기준전압(VREF_OUT)과 전송라인의 전압(VTT)이 같은 경우를 나타내며, 점선으로 표시된 기준전압(VREF_OUT)은 전송라인의 전압(VTT)이 기준전압(VREF_OUT)보다 높은 경우를 나타낸다.
실선으로 표시된 기준전압(VREF_OUT)에 따라 입력버퍼(203)는 데이터의 하이레벨과 로우레벨을 충분한 마진을 가지고 인식할 수 있다. 그러나 전송라인의 전압(VTT)이 기준전압(VREF_OUT)보다 높은 경우에는 전송라인으로 전송되는 데이터의 전압이 상승하여, 입력버퍼(203)에서 데이터의 로우레벨을 인식하기 위한 마진이 부족해진다. 따라서 입력버퍼(203)는 로우레벨로 입력되는 데이터를 하이레벨로 인식할 수 있다. 반대로 전송라인의 전압(VTT)이 기준전압(VREF_OUT)보다 낮은 경우에는 입력버퍼(203)가 하이레벨의 데이터를 인식하기 어려워진다.
예를 들어, 기준전압(VREF_OUT)과 전송라인의 전압(VTT)이 1V이고 데이터가 0V에서 2V로 스윙하는 경우 입력버퍼(203)는 1V의 마진을 가지고 데이터의 논리레벨을 인식할 수 있다. 그러나 기준전압(VREF_OUT)이 1V이고 전송라인의 전압(VTT)이 1.5V인 경우 데이터의 전압도 상승하여 0.5V 에서 2.5V로 스윙한다. 따라서 입력버퍼(203)가 데이터의 로우레벨을 인식하기 위한 마진이 감소한다.
데이터의 스윙폭이 큰 경우에는 상기의 경우가 큰 문제가 되지 않으나, 반도체 장치의 고속 동작을 위해 신호의 스윙폭이 점점 감소되고 있는 상황에서 기준 전압(VREF_OUT)과 전송라인 전압(VTT)의 불일치는 큰 문제가 된다. 한편, 데이터뿐만 아니라 반도체 메모리 장치로 입력되는 어드레스 신호와 같은 제어신호의 경우에도 논리레벨이 정확하게 인식될 수 없는 문제가 발생할 수 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 반도체 메모리 장치로 입력되는 신호의 인식 특성이 향상된 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 칩 외부로부터 기준전압을 인가받기 위한 기준전압 패드; 외부저항이 연결되는 캘리브래이션 노드에 연결되며, 캘리브래이션 코드에 따라 결정되는 저항값을 갖는 캘리브래이션 저항부; 및 상기 캘리브이션 노드의 전압과 상기 기준전압을 비교하여 상기 캘리브래이션 코드를 생성하는 캘리브래이션 코드 생성부를 포함하는 반도체 메모리 장치를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 칩 외부로부터 기준전압을 인가받기 위한 기준전압 패드; 외부저항이 연결되는 캘리브래이션 노드에 연결되며, 제1캘리브래이션 코드에 따라 결정되는 저항값을 갖는 제1캘리브래이션 저항부; 상기 캘리브이션 노드의 전압과 상기 기준전압을 비교하여 상기 제1캘리브래이션 코드를 생성하는 제1캘리브래이션 코드 생성부; 소정 노드에 연결되며, 상기 제1캘리브래이션 코드 및 제2캘리브래이션 코드에 따라 결정되는 저항값을 갖는 제2캘리브래이션 저항부; 및 상기 기준전압과 상기 소정 노드의 전압을 비교하여 제2캘리브래이션 코드를 생성하는 제2캘리브래이션 코드 생성부 상기 제1 및 제2캘리브래이 션 코드를 입력받아 결정되는 저항값으로 임피던스 정합을 하기 위한 터미네이션 저항부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에 따르면, 온 다이 터미네이션 장치에서 칩 외부의 기준전압을 이용하여 캘리브래이션 동작을 수행한다. 따라서 온 다이 터미네이션 장치는 칩 외부의 기준전압을 기초로 터미네이션 동작을 수행하고 반도체 메모리 장치로 입력되는 신호 인식 특성이 향상될 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4에 도시된 바와 같이, 본 발명에 따른 온 다이 터미네이션 장치는 기준전압 패드(401), 제1캘리브래이션 저항부(403), 제1캘리브래이션 코드 생성부(405), 제2캘리브래이션 저항부(411), 제2캘리브래이션 코드 생성부(417) 및 터미네이션 저항부(427)를 포함한다.
종래와 달리 본 발명에 따른 반도체 메모리 장치의 온 다이 터미네이션 장치는 기준전압 패드(401)로부터 입력되는 기준전압(VREF_OUT)을 이용하여 캘리브래이션 동작 및 터미네이션 동작을 수행한다. 기준전압 패드(401)로부터 입력되는 기준전압(VREF_OUT)은 도 2에 도시된 바와 같이, 입력버퍼가 상기 입력버퍼로 입력되는 입력신호의 논리레벨을 판단하기 위한 기준으로 사용되는 전압이다. 따라서 도 2에 도시된 전송라인의 전압(VTT)이 기준전압(VREF_OUT)과 동일해지므로, 전송라인의 전압(VTT)과 기준전압(VREF_OUT)의 불일치에 따라 상기 입력버퍼가 입력신호의 논리레벨을 판단하기 위한 마진이 감소하는 것이 줄어들 수 있다. 결국, 본 발명에 따르면, 입력신호에 대한 인식 특성이 향상될 수 있다. 기준전압 패드(401)로 입력되는 기준전압(VREF_OUT)은 메모리 컨트롤러 또는 메인보드에서 생성될 수 있다.
이하 본 발명에 따른 반도체 메모리 장치에 대해 보다 자세히 설명하기로 한다.
제1캘리브래이션 코드 생성부(405)는 비교기(407) 및 풀업 카운터(409)를 포함한다.
비교기(407)는 ZQ패드(423)와 제1캘리브래이션 저항부(403)가 연결되는 캘리브래이션 노드(ZQ)의 전압과 기준전압 패드(401)로부터 입력되는 기준전압(VREF_OUT)을 비교하여 업/다운 신호(UP_1/DOWN_1)를 생성한다.
풀업 카운터(409)는 업/다운 신호(UP_1/DOWN_1)에 응답해 제1캘리브래이션 코드(PCODE<1:N>)를 생성한다. 제1캘리브래이션 저항부(403)가 포함하는 복수의 저항수단은 제1캘리브래이션 코드(PCODE<1:N>)에 응답해 온/오프되며, 제1캘리브래이 션 저항부(403)의 저항값이 조절된다.
상기 복수의 저항수단 각각은 캘리브래이션 노드(ZQ)를 풀업 구동하며, 제1캘리브래이션 저항부(403)의 저항값에 의해 캘리브래이션 노드(ZQ)의 전압이 가변된다. 그리고 비교기(407)는 가변된 캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF_ZQ)을 다시 비교하고 업/다운 신호(UP_1/DOWN_1)를 출력한다. 상기 과정을 거쳐 제1캘리브래이션 저항부(403)의 저항값은 ZQ패드에 연결된 외부저항(425)의 저항값과 같아지며, 캘리브래이션 노드(ZQ)의 전압은 기준전압(VREF_OUT)과 같아진다.
제1캘리브래이션 코드(PCODE<1:N>)는 제2캘리브래이션 저항부(111)의 더미 풀업 저항수단(413)으로 입력된다. 더미 풀업 저항수단(413)은 제1캘리브래이션 저항부(403)와 동일하게 제1캘리브래이션 코드(PCODE<1:N>)에 응답해 온/오프되는 복수의 저항수단을 포함하여 구성된다. 따라서 더미 풀업 저항수단(413)을 구성하는 복수의 저항수단 각각의 저항값은 제1캘리브래이션 저항부(403)를 구성하는 복수의 저항수단 각각의 저항값과 동일하다. 이후 제2캘리브래이션 코드(NCODE<1:N>)가 생성되는 과정은 제1캘리브래이션 코드(PCODE<1:N>)가 생성되는 과정과 유사하다.
제2캘리브래이션 코드 생성부(417)는 비교기(419) 및 풀다운 카운터(421)를 포함한다.
비교기(419)는 기준전압과 노드 A의 전압을 비교하여 업/다운 신호(UP_2/DOWN_2)를 출력하고 풀다운 카운터(421)는 업/다운 신호(UP_2/DOWN_2)에 응답해 제2캘리브래이션 코드(NCODE<1:N>)를 생성한다. 제2캘리브래이션 저항 부(411)의 풀다운 저항수단(415)를 구성하며, 제2캘리브래이션 코드(NCODE<1:N>)에 응답해 온/오프되는 복수의 저항수단은 노드 A를 풀다운 구동하며, 결국, 노드 A의 전압과 기준전압(VREF_OUT)은 같아진다. 즉, 풀다운 저항수단(415)의 저항값은 더미 풀업 저항수단(413)의 저항값과 같아진다.
터미네이션 저항부(427)는 풀업 터미네이션 저항부(429)와 풀다운 터미네이션 저항부(431)를 포함하여 터미네이션 동작을 수행한다.
제1 및 제2캘리브래이션 코드(PCODE<1:N>, NCODE<1:N>)는 풀업 및 풀다운 터미네이션 저항부(429, 431)에 입력되어 임피던스 정합을 위한 터미네이션 저항값을 결정한다. 제1캘리브래이션 코드(PCODE<1:N>)에 의해 풀업 터미네이션 저항부(429)의 저항값을 결정하는 풀업 터미네이션 동작이 이루어지고 제2 캘리브래이션 코드(NCODE<1:N>)에 의해 풀다운 터미네이션 저항부(431)의 저항값을 결정하는 풀다운 터미네이션 동작이 이루어진다.
결국, 본 발명에 따르면 터미네이션 동작에 의해 전송라인의 전압(VTT)이 기준전압(VREF_OUT)과 동일해진다. 따라서 기준전압(VREF_OUT)을 기준으로 신호의 논리레벨을 판단하는 입력버퍼의 신호 인식 특성이 향상될 수 있다.
한편, 터미네이션 저항부(427)가 채용되는 위치에 따라 터미네이션 저항부(427)는 풀업 터미네이션 저항부(429)와 풀다운 터미네이션 저항부(431) 중 하나만을 구비할 수 있다. 예를 들어 터미네이션 저항부(427)가 소정 반도체 장치에서 입력버퍼로 이용되는 경우 터미네이션 저항부(427)는 상기 입력버퍼로 입력되는 신호를 풀업 또는 풀다운 터미네이션할 수 있다. 이에 대응하여, 제1 및 제2캘리브래 이션 코드(PCODE<1:N>, NCODE<1:N>) 중 하나만 생성될 수 있다. 예를 들어 제1캘리브래이션 코드(PCODE<1:N>)만 생성될 필요가 있는 경우, 본 발명에 따른 반도체 메모리 장치는 기준전압 패드(401), 제1캘리브래이션 저항부(403), 제1캘리브래이션 코드 생성부(405) 및 풀업 터미네이션 저항부(429)를 포함하여 구성될 수 있다.
그리고 본 발명에 따른 반도체 메모리 장치의 다른 구성을 나타내는 도 5에 도시된 바와 같이, 외부저항(425)은 접지전압이 아닌 전원전압(VDDQ)에 접속될 수 있다. 이에 따라 제2캘리브래이션 코드(NCODE<1:N>)가 먼저 생성되고 제1캘리브래이션 코드(PCODE<1:N>)가 생성될 수 있다. 제1 및 제2캘리브래이션 코드(PCODE<1:N>, NCODE<1:N>)가 생성되는 과정은 도 4에 설명된 바, 도 5에서는 설명을 생략하기로 한다. 그리고 도 5에는 도시되지 않았지만 터미네이션 저항부의 구성은 도 4에 도시된 터미네이션 저항부(427)의 구성과 동일하다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 반도체 메모리 장치의 온 다이 터미네이션 장치의 구성도,
도 2는 도 1에 도시된 온 다이 터미네이션 장치의 동작을 설명하기 위한 도면,
도 3은 입력버퍼가 데이터의 논리레벨을 판단하는 것을 설명하기 위한 도면,
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면,
도 5는 본 발명에 따른 반도체 메모리 장치의 다른 구성을 나타내는 도면,

Claims (9)

  1. 칩 외부로부터 기준전압을 인가받기 위한 기준전압 패드;
    외부저항이 연결되는 캘리브래이션 노드에 연결되며, 캘리브래이션 코드에 따라 결정되는 저항값을 갖는 캘리브래이션 저항부; 및
    상기 캘리브이션 노드의 전압과 상기 기준전압을 비교하여 상기 캘리브래이션 코드를 생성하는 캘리브래이션 코드 생성부
    를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 기준전압은
    입력신호를 입력받는 입력버퍼가 상기 입력신호의 논리레벨을 판단하기 위한 기준으로 사용하는 기준전압인
    반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 캘리브래이션 저항부는
    상기 캘리브래이션 코드에 응답해 온/오프되며, 상기 캘리브래이션 노드를 풀업 또는 풀다운 구동하는 복수의 저항수단
    을 포함하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 캘리브래이션 코드를 입력받아 결정되는 저항값으로 임피던스 정합을 하기 위한 터미네이션 저항부
    를 더 포함하는 반도체 메모리 장치.
  5. 칩 외부로부터 기준전압을 인가받기 위한 기준전압 패드;
    외부저항이 연결되는 캘리브래이션 노드에 연결되며, 제1캘리브래이션 코드에 따라 결정되는 저항값을 갖는 제1캘리브래이션 저항부;
    상기 캘리브이션 노드의 전압과 상기 기준전압을 비교하여 상기 제1캘리브래이션 코드를 생성하는 제1캘리브래이션 코드 생성부;
    소정 노드에 연결되며, 상기 제1캘리브래이션 코드 및 제2캘리브래이션 코드에 따라 결정되는 저항값을 갖는 제2캘리브래이션 저항부; 및
    상기 기준전압과 상기 소정 노드의 전압을 비교하여 제2캘리브래이션 코드를 생성하는 제2캘리브래이션 코드 생성부
    상기 제1 및 제2캘리브래이션 코드를 입력받아 결정되는 저항값으로 임피 던스 정합을 하기 위한 터미네이션 저항부
    를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 기준전압은
    입력신호를 입력받는 입력버퍼가 상기 입력신호의 논리레벨을 판단하기 위한 기준으로 사용하는 기준전압인
    반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 제1캘리브래이션 저항부는
    상기 제1캘리브래이션 코드에 응답해 온/오프되며, 상기 캘리브래이션 노드를 풀업 구동하는 복수의 저항수단
    을 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 제2캘리브래이션 저항부는
    상기 제1캘리브래이션 코드에 응답해 온/오프되며, 상기 소정 노드를 풀업 구동하는 복수의 저항수단; 및
    상기 제2캘리브래이션 코드에 응답해 온/오프되며, 상기 소정 노드를 풀다운 구동하는 복수의 저항수단
    을 포함하는 반도체 메모리 장치.
  9. 제 5항에 있어서,
    상기 터미네이션 저항부는
    상기 제1캘리브래이션 코드에 응답해 풀업 터미네이션 동작을 수행하는 풀업 터미네이션 저항부; 및
    상기 제2캘리브래이션 코드에 응답해 풀다운 터미네이션 동작을 수행하는 풀다운 터미네이션 저항부
    를 포함하는 반도체 메모리 장치.
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